JP3190082B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP3190082B2 JP3190082B2 JP34882291A JP34882291A JP3190082B2 JP 3190082 B2 JP3190082 B2 JP 3190082B2 JP 34882291 A JP34882291 A JP 34882291A JP 34882291 A JP34882291 A JP 34882291A JP 3190082 B2 JP3190082 B2 JP 3190082B2
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- Japan
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- memory
- potential
- writing
- memory cell
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Description
【０００１】
【産業上の利用分野】この発明は、半導体不揮発性記憶
装置と書き込み方式に関し、例えばブロック毎の消去が
可能にされた一括消去型ＥＥＰＲＯＭ（エレクトリカリ
・イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に利用して有効な技術に関するものである。
装置と書き込み方式に関し、例えばブロック毎の消去が
可能にされた一括消去型ＥＥＰＲＯＭ（エレクトリカリ
・イレーザブル＆プログラマブル・リード・オンリー・
メモリ）に利用して有効な技術に関するものである。
【０００２】
【従来の技術】不揮発性記憶装置としては紫外線により
記憶情報の消去が可能なＥＰＲＯＭ（イレーザブル＆プ
ログラマブル・リード・オンリー・メモリ）と、電気的
に消去可能な上記のＥＥＰＲＯＭがある。ＥＰＲＯＭ
は、メモリセル面積が小さいため大記憶容量化に適して
はいるが、紫外線照射で記憶情報の消去を行うため窓付
きパッケージを必要とすること、プログラマーにて書き
込みを行うため書き換え時にシステムから取り外す必要
があること等の問題がある。
記憶情報の消去が可能なＥＰＲＯＭ（イレーザブル＆プ
ログラマブル・リード・オンリー・メモリ）と、電気的
に消去可能な上記のＥＥＰＲＯＭがある。ＥＰＲＯＭ
は、メモリセル面積が小さいため大記憶容量化に適して
はいるが、紫外線照射で記憶情報の消去を行うため窓付
きパッケージを必要とすること、プログラマーにて書き
込みを行うため書き換え時にシステムから取り外す必要
があること等の問題がある。
【０００３】ＥＥＰＲＯＭはシステム内で電気的に書き
換えが可能であるが、メモリセルの大きさがＥＰＲＯＭ
の約２．５倍から５倍程度と大きいため、大記憶容量化
には適していない。そこで、最近では両者の中間的な不
揮発性記憶装置として、電気的一括消去型ＥＥＰＲＯＭ
と呼ばれるものが開発されている。電気的一括消去型Ｅ
ＥＰＲＯＭは、チップ一括又はあるひとまとまりのメモ
リセル群を一括して電気的に消去する機能を持つ不揮発
性記憶装置である。メモリセルの大きさはＥＰＲＯＭ並
に小さくできる。このような一括消去型ＥＥＰＲＯＭに
関しては、１９８０年国際固体会議（ＩＳＳＣＣ）の頁
152 及び１９８７年国際固体会議（ＩＳＳＣＣ）の頁7
6、ならびにアイ・イー・イー・イー・ジャーナル オ
ブ ソリッドステート サーキッツ，第２３巻第５号
（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-S
tate Cicuits, vol.23(1988) pp.1157-1163)がある。
換えが可能であるが、メモリセルの大きさがＥＰＲＯＭ
の約２．５倍から５倍程度と大きいため、大記憶容量化
には適していない。そこで、最近では両者の中間的な不
揮発性記憶装置として、電気的一括消去型ＥＥＰＲＯＭ
と呼ばれるものが開発されている。電気的一括消去型Ｅ
ＥＰＲＯＭは、チップ一括又はあるひとまとまりのメモ
リセル群を一括して電気的に消去する機能を持つ不揮発
性記憶装置である。メモリセルの大きさはＥＰＲＯＭ並
に小さくできる。このような一括消去型ＥＥＰＲＯＭに
関しては、１９８０年国際固体会議（ＩＳＳＣＣ）の頁
152 及び１９８７年国際固体会議（ＩＳＳＣＣ）の頁7
6、ならびにアイ・イー・イー・イー・ジャーナル オ
ブ ソリッドステート サーキッツ，第２３巻第５号
（１９８８年）第1157頁から第1163頁(IEEE,J. Solid-S
tate Cicuits, vol.23(1988) pp.1157-1163)がある。
【０００４】図１４おいては、１９８７年国際電子デバ
イス会議（International ElectronDevice Meeting)に
おいて発表された電気的一括消去型ＥＥＰＲＯＭのメモ
リセルが示されている。同図のメモリセルは、通常のＥ
ＰＲＯＭとよく似た２層ゲート構造である。書き込み動
作は、ＥＰＲＯＭのメモリセルと同様にドレイン３接合
付近で発生させたホットキャリアをフローティングゲー
ト４に注入することにより行われる。書き込み動作によ
りメモリセルのコントロールゲート６からみたしいき値
電圧は高くなる。一方、消去動作は、コントロールゲー
ト６を接地し、ソース５に高電圧を印加することにより
フローティングゲート４とソース５の間に高電界を発生
させ、薄い酸化膜７を通したトンネル現象を利用してフ
ローティングゲート４に蓄積された電子をソース５に引
き抜くことによって行う。消去動作によりコントロール
ゲート６からみたしきい値電圧は低くなる。読み出しは
ドレイン３に弱い書き込みが起こりにくいよう１Ｖ程度
の低電圧を印加し、コントロールゲート６に５Ｖ程度を
印加し、流れるチャンネル電流の大小を情報の“０”と
“１”に対応させる。なお、同図において、８はＰ型シ
リコン基板、９はＮ型拡散層、１０は低濃度のＮ型拡散
層、１１はＰ型拡散層である。
イス会議（International ElectronDevice Meeting)に
おいて発表された電気的一括消去型ＥＥＰＲＯＭのメモ
リセルが示されている。同図のメモリセルは、通常のＥ
ＰＲＯＭとよく似た２層ゲート構造である。書き込み動
作は、ＥＰＲＯＭのメモリセルと同様にドレイン３接合
付近で発生させたホットキャリアをフローティングゲー
ト４に注入することにより行われる。書き込み動作によ
りメモリセルのコントロールゲート６からみたしいき値
電圧は高くなる。一方、消去動作は、コントロールゲー
ト６を接地し、ソース５に高電圧を印加することにより
フローティングゲート４とソース５の間に高電界を発生
させ、薄い酸化膜７を通したトンネル現象を利用してフ
ローティングゲート４に蓄積された電子をソース５に引
き抜くことによって行う。消去動作によりコントロール
ゲート６からみたしきい値電圧は低くなる。読み出しは
ドレイン３に弱い書き込みが起こりにくいよう１Ｖ程度
の低電圧を印加し、コントロールゲート６に５Ｖ程度を
印加し、流れるチャンネル電流の大小を情報の“０”と
“１”に対応させる。なお、同図において、８はＰ型シ
リコン基板、９はＮ型拡散層、１０は低濃度のＮ型拡散
層、１１はＰ型拡散層である。
【０００５】
【発明が解決しようとする課題】本願発明者等において
は、この発明に先立って図１６に示すように、１つのメ
モリアレイ（又はメモリマット）を複数ブロックに分割
してブロック毎に消去を可能にした不揮発性記憶装置を
考えた。同図において、例示的に示されているメモリセ
ルは上記図１４のような不揮発性記憶素子により構成さ
れる。
は、この発明に先立って図１６に示すように、１つのメ
モリアレイ（又はメモリマット）を複数ブロックに分割
してブロック毎に消去を可能にした不揮発性記憶装置を
考えた。同図において、例示的に示されているメモリセ
ルは上記図１４のような不揮発性記憶素子により構成さ
れる。
【０００６】同図において、メモリブロックＭＢ０のメ
モリセルＭ１に書き込み（１→０）行うときには、ワー
ド線Ｗ０を１２Ｖのようなハイレベルとし、データ線Ｄ
０にはこの活性化される書き込みアンプＷＡにより６Ｖ
のようなハイレベルが供給される。そして、メモリセル
のソースには、消去動作以外のときには各メモリブロッ
クＭＢ０〜ＭＢｎに対応して設けられる消去回路ＥＲＳ
０〜ＥＲＳｎを通して回路の接地電位０Ｖが与えられ
る。これにより、メモリブロックＭＢ０のメモリセルに
おいては上記のようなホットエレクトロンを発生させ、
それをフローティングゲートに注入して上記のようにし
きい値電圧を高く変化させる。
モリセルＭ１に書き込み（１→０）行うときには、ワー
ド線Ｗ０を１２Ｖのようなハイレベルとし、データ線Ｄ
０にはこの活性化される書き込みアンプＷＡにより６Ｖ
のようなハイレベルが供給される。そして、メモリセル
のソースには、消去動作以外のときには各メモリブロッ
クＭＢ０〜ＭＢｎに対応して設けられる消去回路ＥＲＳ
０〜ＥＲＳｎを通して回路の接地電位０Ｖが与えられ
る。これにより、メモリブロックＭＢ０のメモリセルに
おいては上記のようなホットエレクトロンを発生させ、
それをフローティングゲートに注入して上記のようにし
きい値電圧を高く変化させる。
【０００７】このとき、例示的に示されている書き込み
が行われないメモリブロックＭＢｎのうち、消去状態
（１状態）のメモリセルＭ５においては、ワード線Ｗ０
が１２Ｖのような高電圧にされることに応じて、フロー
ティングゲートが約７Ｖ程度に持ち上げられてしまう。
この結果、フローティングゲートとソースとの間に比較
的高電界が作用して、薄いトンネル酸化膜を通して弱い
トンネル電流が発生してフローティングゲートに電子の
注入を行ってしまう。上記のようなメモリブロック毎で
の消去を行うものにあっては、ワーストケースにおいて
メモリブロックＭＢｎを除く他のメモリブロックＭＢ０
等において消去と書き込みが繰り返して行われると、そ
の都度メモリブロックＭＢｎにおける消去状態のメモリ
セルに対してトンネル電流による弱い書き込み動作が繰
り返されてしまい、約１００００回程度の書き込み動作
によって、図１５に示すように１Ｖ付近に維持されるべ
きメモリセルの消去レベルが大幅に変化してしまうとい
う問題の生じることが判明した。このため、１つのメモ
リアレイを複数のメモリブロックに分割して、メモリブ
ロック毎での選択的な消去動作（書き換え）を行わせる
と、書き換え可能な回数が大幅に少なくなってしまい、
使い勝手が極めて悪くなってしまう。なお、図１５の特
性図は、本願発明者等よりコンピュータによるシュミレ
ーションを用いて求められたものである。
が行われないメモリブロックＭＢｎのうち、消去状態
（１状態）のメモリセルＭ５においては、ワード線Ｗ０
が１２Ｖのような高電圧にされることに応じて、フロー
ティングゲートが約７Ｖ程度に持ち上げられてしまう。
この結果、フローティングゲートとソースとの間に比較
的高電界が作用して、薄いトンネル酸化膜を通して弱い
トンネル電流が発生してフローティングゲートに電子の
注入を行ってしまう。上記のようなメモリブロック毎で
の消去を行うものにあっては、ワーストケースにおいて
メモリブロックＭＢｎを除く他のメモリブロックＭＢ０
等において消去と書き込みが繰り返して行われると、そ
の都度メモリブロックＭＢｎにおける消去状態のメモリ
セルに対してトンネル電流による弱い書き込み動作が繰
り返されてしまい、約１００００回程度の書き込み動作
によって、図１５に示すように１Ｖ付近に維持されるべ
きメモリセルの消去レベルが大幅に変化してしまうとい
う問題の生じることが判明した。このため、１つのメモ
リアレイを複数のメモリブロックに分割して、メモリブ
ロック毎での選択的な消去動作（書き換え）を行わせる
と、書き換え可能な回数が大幅に少なくなってしまい、
使い勝手が極めて悪くなってしまう。なお、図１５の特
性図は、本願発明者等よりコンピュータによるシュミレ
ーションを用いて求められたものである。
【０００８】この発明の目的は、ブロック単位での書き
換えを可能にするとともに実質的な書き換え回数を増加
させることができる不揮発性記憶装置と書き込み方式を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
換えを可能にするとともに実質的な書き換え回数を増加
させることができる不揮発性記憶装置と書き込み方式を
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、トンネル絶縁膜を介したト
ンネル電流によってフローティングゲートの蓄積電荷を
消去させる不揮発性記憶素子がマトリックス配置されて
なり、同一ワード線にコントロールゲートが結合される
複数からなる不揮発性記憶素子が複数ブロックに分割さ
れてブロック毎での上記消去が可能にされたメモリアレ
イを持つ不揮発性記憶装置において、各ブロック毎に共
通化された不揮発性記憶素子のソース線に対して、書き
込み時において選択されたブロックに対しては回路の接
地電位を与え、非選択のブロックに対してはフローティ
ングゲートとソース，ドレイン間の電位差を小さくする
ような所定のバイアス電圧を与え、消去時には所定の高
電圧を与えるソーススイッチ回路を設ける。あるいは、
１つのメモリブロックにおいて、書き込み時に非選択の
メモリブロックではワード線に高電圧が供給されないよ
うなワード線及びソース線の構成にする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、トンネル絶縁膜を介したト
ンネル電流によってフローティングゲートの蓄積電荷を
消去させる不揮発性記憶素子がマトリックス配置されて
なり、同一ワード線にコントロールゲートが結合される
複数からなる不揮発性記憶素子が複数ブロックに分割さ
れてブロック毎での上記消去が可能にされたメモリアレ
イを持つ不揮発性記憶装置において、各ブロック毎に共
通化された不揮発性記憶素子のソース線に対して、書き
込み時において選択されたブロックに対しては回路の接
地電位を与え、非選択のブロックに対してはフローティ
ングゲートとソース，ドレイン間の電位差を小さくする
ような所定のバイアス電圧を与え、消去時には所定の高
電圧を与えるソーススイッチ回路を設ける。あるいは、
１つのメモリブロックにおいて、書き込み時に非選択の
メモリブロックではワード線に高電圧が供給されないよ
うなワード線及びソース線の構成にする。
【００１０】
【作用】上記した手段によれば、書き込み時において非
選択のブロックに対してはフローティングゲートとソー
ス，ドレイン間の電位差を小さくするような所定のバイ
アス電圧が与えられること、あるいはブロック毎にワー
ド線とソース線が分割されることから、非選択のメモリ
ブロックにおいて書き込み動作による不所望なトンネル
電流の発生を防止又は低減させることができる。
選択のブロックに対してはフローティングゲートとソー
ス，ドレイン間の電位差を小さくするような所定のバイ
アス電圧が与えられること、あるいはブロック毎にワー
ド線とソース線が分割されることから、非選択のメモリ
ブロックにおいて書き込み動作による不所望なトンネル
電流の発生を防止又は低減させることができる。
【００１１】
【実施例】図１には、本発明が適用された電気的一括消
去型ＥＥＰＲＯＭ（以下、フラッシュメモリとも称す
る）の一実施例のブロック図が示されている。同図に示
されている各回路ブロックは、特に制限されないが、周
知の半導体集積回路技術によって、１個の半導体基板に
形成されている。また、同図において“○”印はフラッ
シュメモリに設けられた外部端子を示している。
去型ＥＥＰＲＯＭ（以下、フラッシュメモリとも称す
る）の一実施例のブロック図が示されている。同図に示
されている各回路ブロックは、特に制限されないが、周
知の半導体集積回路技術によって、１個の半導体基板に
形成されている。また、同図において“○”印はフラッ
シュメモリに設けられた外部端子を示している。
【００１２】同図において、複数のワード線と、これら
のワード線と交差するように配置された複数のデータ線
と、ワード線とデータ線との各交差部に設けられた不揮
発性記憶素子（以下、メモリセルという）がマトリック
ス配置されてなるメモリアレイ（又はメモリマット）
は、メモリブロックＭＢ０〜ＭＢｎのように分割されて
構成される。メモリアレイにおいて、横方向にワード線
が延長するよう配置され、ワード線にはメモリセルのコ
ントロールゲートが結合される。また、縦方向にデータ
線（又はビット線あるいはディジット線とも呼ばれる場
合がある。）とソース線が延長するよう配置され、これ
らのデータ線とソース線にはメモリセルのドレインとソ
ースがそれぞれに対応して共通に接続される。
のワード線と交差するように配置された複数のデータ線
と、ワード線とデータ線との各交差部に設けられた不揮
発性記憶素子（以下、メモリセルという）がマトリック
ス配置されてなるメモリアレイ（又はメモリマット）
は、メモリブロックＭＢ０〜ＭＢｎのように分割されて
構成される。メモリアレイにおいて、横方向にワード線
が延長するよう配置され、ワード線にはメモリセルのコ
ントロールゲートが結合される。また、縦方向にデータ
線（又はビット線あるいはディジット線とも呼ばれる場
合がある。）とソース線が延長するよう配置され、これ
らのデータ線とソース線にはメモリセルのドレインとソ
ースがそれぞれに対応して共通に接続される。
【００１３】ＡＤＢは、アドレスバッファであり、外部
端子を介して供給される外部アドレス信号Ａ０〜Ａｉを
受けて、Ｘ系のアドレス信号に応じた内部アドレス信号
ａｘとＹ系のアドレス信号に応じた内部アドレス信号ａ
ｙを形成する。ＸＤＣは、Ｘ系デコーダであり、上記ア
ドレスバッファＡＤＢにより形成された内部アドレス信
号ａｘを受け、この内部アドレス信号ａｘをデコードす
る。特に制限されないが、本実施例において、上記アド
レスバッファＡＤＢ及びＸ系デコーダＸＤＣは、上記メ
モリアレイの各メモリブロックＭＢ０〜ＭＢｎに対して
共通にされている。すなわち、上記Ｘ系デコーダＸＤＣ
は、内部アドレス信号ａｘをデコードすることによっ
て、上記メモリアレイ（メモリブロックＭＢ０〜ＭＢ
ｎ）のそれぞれにおける複数のワード線から、内部アド
レス信号ａｘによって指示された１本のワード線を選択
するワード線選択信号を形成する。これにより、各メモ
リブロックＭＢ０〜ＭＢｎに共通の１本のワード線が選
択される。
端子を介して供給される外部アドレス信号Ａ０〜Ａｉを
受けて、Ｘ系のアドレス信号に応じた内部アドレス信号
ａｘとＹ系のアドレス信号に応じた内部アドレス信号ａ
ｙを形成する。ＸＤＣは、Ｘ系デコーダであり、上記ア
ドレスバッファＡＤＢにより形成された内部アドレス信
号ａｘを受け、この内部アドレス信号ａｘをデコードす
る。特に制限されないが、本実施例において、上記アド
レスバッファＡＤＢ及びＸ系デコーダＸＤＣは、上記メ
モリアレイの各メモリブロックＭＢ０〜ＭＢｎに対して
共通にされている。すなわち、上記Ｘ系デコーダＸＤＣ
は、内部アドレス信号ａｘをデコードすることによっ
て、上記メモリアレイ（メモリブロックＭＢ０〜ＭＢ
ｎ）のそれぞれにおける複数のワード線から、内部アド
レス信号ａｘによって指示された１本のワード線を選択
するワード線選択信号を形成する。これにより、各メモ
リブロックＭＢ０〜ＭＢｎに共通の１本のワード線が選
択される。
【００１４】同図において、ＹＤＣはＹ系デコーダであ
り、上記アドレスバッファＡＤＢにより形成された内部
アドレス信号ａｙをデコードして、内部アドレス信号ａ
ｙに従ったデータ線選択信号を形成する。メモリアレイ
の各メモリブロックＭＢ０〜ＭＢｎに設けられる複数の
データ線のうちの上記内部アドレス信号ａｙによって指
示された１本のデータ線を、各メモリブロックに共通に
設けられる共通データ線（図示しない）に結合させるＹ
ゲートＹＧが設けられている。このＹゲートＹＧは、上
記Ｙ系デコーダにより形成されたデータ線選択信号を受
けて、上記１本のデータ線をそれに対応した共通データ
線に接続させる。
り、上記アドレスバッファＡＤＢにより形成された内部
アドレス信号ａｙをデコードして、内部アドレス信号ａ
ｙに従ったデータ線選択信号を形成する。メモリアレイ
の各メモリブロックＭＢ０〜ＭＢｎに設けられる複数の
データ線のうちの上記内部アドレス信号ａｙによって指
示された１本のデータ線を、各メモリブロックに共通に
設けられる共通データ線（図示しない）に結合させるＹ
ゲートＹＧが設けられている。このＹゲートＹＧは、上
記Ｙ系デコーダにより形成されたデータ線選択信号を受
けて、上記１本のデータ線をそれに対応した共通データ
線に接続させる。
【００１５】このようにして、メモリブロックＭＢ０〜
ＭＢｎからなるメモリアレイにおいて、上記外部から供
給されるアドレス信号Ａ０〜Ａｉに対応したＸ系の内部
アドレス信号ａｘとＹ系の内部アドレス信号ａｙに従っ
た１本のワード線と１本のデータ線が選択され、選択さ
れたワード線とデータ線との交差部に設けられたメモリ
セルが選択される。すなわち、選択されたワード線及び
データ線に結合されたメモリセルが、メモリアレイ内の
複数のメモリセルから選択される。
ＭＢｎからなるメモリアレイにおいて、上記外部から供
給されるアドレス信号Ａ０〜Ａｉに対応したＸ系の内部
アドレス信号ａｘとＹ系の内部アドレス信号ａｙに従っ
た１本のワード線と１本のデータ線が選択され、選択さ
れたワード線とデータ線との交差部に設けられたメモリ
セルが選択される。すなわち、選択されたワード線及び
データ線に結合されたメモリセルが、メモリアレイ内の
複数のメモリセルから選択される。
【００１６】１回のメモリアクセスにより複数個のメモ
リセルを選択するようにする場合、言い換えるならば、
複数ビットのデータの書き込み／読み出しを行うように
する場合、上記のようなメモリアレイが複数個設けられ
る。特に制限されないが、この実施例では、８ビットの
単位でのデータの書き込み／読み出しが行われるように
される。このときには、上記のようなメモリアレイが８
個設けられる。
リセルを選択するようにする場合、言い換えるならば、
複数ビットのデータの書き込み／読み出しを行うように
する場合、上記のようなメモリアレイが複数個設けられ
る。特に制限されないが、この実施例では、８ビットの
単位でのデータの書き込み／読み出しが行われるように
される。このときには、上記のようなメモリアレイが８
個設けられる。
【００１７】本実施例においては、上記のように８個か
らなるそれぞれのメモリアレイから選択されたメモリセ
ルに対して、ほゞ同時に書き込み動作あるいは読み出し
動作が行われる。すなわち、８ビット単位で情報の書き
込みあるいは読み出し動作が行われる。そのために、本
実施例のフラッシュメモリには、８個の外部入出力端子
Ｄ０〜Ｄ７が設けられており、８個からなるメモリアレ
イとそれに対応する外部入出力端子Ｄ０〜Ｄ７との間
に、データ入力バッファとデータ出力バッファからなる
入出力回路ＩＯＢ、読み出し系の回路としてセンスアン
プＳＡ、書き込み系の回路として書き込みアンプＷＡが
設けられている。これらのセンスアンプＳＡと書き込み
アンプは、上記のような８個からなるメモリアレイに応
じて８個ずつ用意されて、それぞれが外部入出力端子Ｄ
０〜Ｄ７に対応している。
らなるそれぞれのメモリアレイから選択されたメモリセ
ルに対して、ほゞ同時に書き込み動作あるいは読み出し
動作が行われる。すなわち、８ビット単位で情報の書き
込みあるいは読み出し動作が行われる。そのために、本
実施例のフラッシュメモリには、８個の外部入出力端子
Ｄ０〜Ｄ７が設けられており、８個からなるメモリアレ
イとそれに対応する外部入出力端子Ｄ０〜Ｄ７との間
に、データ入力バッファとデータ出力バッファからなる
入出力回路ＩＯＢ、読み出し系の回路としてセンスアン
プＳＡ、書き込み系の回路として書き込みアンプＷＡが
設けられている。これらのセンスアンプＳＡと書き込み
アンプは、上記のような８個からなるメモリアレイに応
じて８個ずつ用意されて、それぞれが外部入出力端子Ｄ
０〜Ｄ７に対応している。
【００１８】同図において、ＣＬＧは自動消去の制御機
能を含む制御回路であり、外部端子ＣＥＢ、ＯＥＢ及
び、ＷＥＢと高電圧ＶＰＰに供給される外部信号あるい
は電圧と、上記内部回路からの信号に応答して一連の消
去動作に必要なタイミング信号を形成する。端子ＣＥＢ
はチップイネーブル信号が入力される制御用入力端子で
あり、ＯＥＢはアウトプットイネーブル信号が入力され
る制御用入力端子であり、ＷＥＢはライトイネーブル信
号が入力される制御用入力端子である。また、ＶＣＣ
は、各回路に約５Ｖのような電源電圧ＶＣＣを供給する
ための外部端子であり、ＧＮＤは各回路ブロックに回路
の接地電位０Ｖを供給するための外部端子である。ＶＰ
Ｐは、書き込み時と消去時に１２Ｖのような高電圧が入
力される高電圧端子である。
能を含む制御回路であり、外部端子ＣＥＢ、ＯＥＢ及
び、ＷＥＢと高電圧ＶＰＰに供給される外部信号あるい
は電圧と、上記内部回路からの信号に応答して一連の消
去動作に必要なタイミング信号を形成する。端子ＣＥＢ
はチップイネーブル信号が入力される制御用入力端子で
あり、ＯＥＢはアウトプットイネーブル信号が入力され
る制御用入力端子であり、ＷＥＢはライトイネーブル信
号が入力される制御用入力端子である。また、ＶＣＣ
は、各回路に約５Ｖのような電源電圧ＶＣＣを供給する
ための外部端子であり、ＧＮＤは各回路ブロックに回路
の接地電位０Ｖを供給するための外部端子である。ＶＰ
Ｐは、書き込み時と消去時に１２Ｖのような高電圧が入
力される高電圧端子である。
【００１９】この実施例では、ブロック毎での消去を可
能にするため、各メモリブロックＭＢ０〜ＭＢｎに設け
られるメモリセルのソースが共通化される共通ソース線
に対してソーススイッチ回路ＳＳ０〜ＳＳｎが設けられ
る。このソーススイッチ回路ＳＳ０〜ＳＳｎは、３値出
力機能を持ち、制御回路ＣＬＧにより形成された書き込
み制御信号ＰＲＯＧ、消去制御信号ＥＲＡＳＥ及びブロ
ック選択信号Ｓ０〜Ｓｎとにより、動作モードに応じて
バイアス電圧発生回路ＢＶＧにより形成されたバイアス
電圧ＶＳ、高電圧ＶＰＰ、回路の接地電位０Ｖの中から
１つの電圧を選択的に出力させる。
能にするため、各メモリブロックＭＢ０〜ＭＢｎに設け
られるメモリセルのソースが共通化される共通ソース線
に対してソーススイッチ回路ＳＳ０〜ＳＳｎが設けられ
る。このソーススイッチ回路ＳＳ０〜ＳＳｎは、３値出
力機能を持ち、制御回路ＣＬＧにより形成された書き込
み制御信号ＰＲＯＧ、消去制御信号ＥＲＡＳＥ及びブロ
ック選択信号Ｓ０〜Ｓｎとにより、動作モードに応じて
バイアス電圧発生回路ＢＶＧにより形成されたバイアス
電圧ＶＳ、高電圧ＶＰＰ、回路の接地電位０Ｖの中から
１つの電圧を選択的に出力させる。
【００２０】制御回路ＣＬＧは、上記のように複数のメ
モリブロックに対する選択信号Ｓ０〜Ｓｎを生成するた
めに、Ｙ系のアドレス信号ａｙの中から各メモリブロッ
クＭＢ０〜ＭＢｎを指定するＹ系のアドレス信号が入力
される。制御回路ＣＬＧは、書き込みと読み出し動作の
制御のために、入出力回路ＩＯＢに信号線ＩＯＣを通し
て制御信号を送出することの他、特に制限されないが、
特定の入力モードのときに端子Ｄ０〜Ｄ７から入力され
るコマンドを受け取り、多様な内部シーケンス動作のモ
ード信号を形成する。また、上記制御信号ＣＬＧは、書
き込みアンプＷＡに制御信号ＰＲＯＧを供給する。
モリブロックに対する選択信号Ｓ０〜Ｓｎを生成するた
めに、Ｙ系のアドレス信号ａｙの中から各メモリブロッ
クＭＢ０〜ＭＢｎを指定するＹ系のアドレス信号が入力
される。制御回路ＣＬＧは、書き込みと読み出し動作の
制御のために、入出力回路ＩＯＢに信号線ＩＯＣを通し
て制御信号を送出することの他、特に制限されないが、
特定の入力モードのときに端子Ｄ０〜Ｄ７から入力され
るコマンドを受け取り、多様な内部シーケンス動作のモ
ード信号を形成する。また、上記制御信号ＣＬＧは、書
き込みアンプＷＡに制御信号ＰＲＯＧを供給する。
【００２１】端子ＣＥＢがハイレベルで、端子ＶＰＰに
高電圧が供給されない状態ではＥＥＰＲＯＭは非選択状
態である。端子ＣＥＢがロウレベルで、端子ＯＥＢがロ
ウレベルで、端子ＷＥＢがハイレベルならば読み出しモ
ードとされる。端子ＶＰＰに高電圧が供給された状態
で、端子ＣＥＢがロウレベルで、端子ＷＥＢがロウレベ
ルならコマンド入力モードとされ、端子Ｄ０〜Ｄ７から
入力される入力ビットパターンにより、各種のプログラ
ムモードが実行される。このプログラムモードの中に
は、例えば、書き込みモード、全ブロック一括消去、ブ
ロック毎の選択消去モード等がある。なお、制御端子数
を増加させて、上記のようなコマンドを用いないで、制
御端子の組み合わせのみで内部動作モードの指示を行う
ような構成にするものであってもよい。
高電圧が供給されない状態ではＥＥＰＲＯＭは非選択状
態である。端子ＣＥＢがロウレベルで、端子ＯＥＢがロ
ウレベルで、端子ＷＥＢがハイレベルならば読み出しモ
ードとされる。端子ＶＰＰに高電圧が供給された状態
で、端子ＣＥＢがロウレベルで、端子ＷＥＢがロウレベ
ルならコマンド入力モードとされ、端子Ｄ０〜Ｄ７から
入力される入力ビットパターンにより、各種のプログラ
ムモードが実行される。このプログラムモードの中に
は、例えば、書き込みモード、全ブロック一括消去、ブ
ロック毎の選択消去モード等がある。なお、制御端子数
を増加させて、上記のようなコマンドを用いないで、制
御端子の組み合わせのみで内部動作モードの指示を行う
ような構成にするものであってもよい。
【００２２】図２には、この発明が適用されたＥＥＰＲ
ＯＭの一実施例であるメモリアレイ部と主要な周辺回路
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回
路の製造技術によって、１個の単結晶シリコンのような
半導体基板上において形成される。同図において、Ｐチ
ャンネルＭＯＳＦＥＴは、そのチャンネル（バックゲー
ト）部に矢印が付加されることによってＮチャンネルＭ
ＯＳＦＥＴと区別される。このことは他の図面において
も同様である。
ＯＭの一実施例であるメモリアレイ部と主要な周辺回路
の回路図が示されている。同図の各回路素子は、特に制
限されないが、公知のＣＭＯＳ（相補型ＭＯＳ）集積回
路の製造技術によって、１個の単結晶シリコンのような
半導体基板上において形成される。同図において、Ｐチ
ャンネルＭＯＳＦＥＴは、そのチャンネル（バックゲー
ト）部に矢印が付加されることによってＮチャンネルＭ
ＯＳＦＥＴと区別される。このことは他の図面において
も同様である。
【００２３】特に制限されないが、集積回路は、単結晶
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧Ｖccに
結合される。ただし、高電圧回路であれば、それに対応
するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェル
領域は、外部から与えられる高電圧ＶＰＰ、内部発生高
電圧等に接続される。あるいは、集積回路は、単結晶Ｎ
型シリコンからなる半導体基板上に形成してもよい。こ
の場合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子
はＰ型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥ
ＴはＮ型基板上に形成される。なお、この発明におい
て、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジスタ
（ＩＧＦＥＴ）の意味で用いている。
Ｐ型シリコンからなる半導体基板に形成される。Ｎチャ
ンネルＭＯＳＦＥＴは、かかる半導体基板表面に形成さ
れたソース領域、ドレイン領域及びソース領域とドレイ
ン領域との間の半導体基板表面に薄い厚さのゲート絶縁
膜を介して形成されたポリシリコンからなるようなゲー
ト電極から構成される。ＰチャンネルＭＯＳＦＥＴは、
上記半導体基板表面に形成されたＮ型ウェル領域に形成
される。これによって、半導体基板は、その上に形成さ
れた複数のＮチャンネルＭＯＳＦＥＴの共通の基板ゲー
トを構成し、回路の接地電位が供給される。Ｎ型ウェル
領域は、その上に形成されたＰチャンネルＭＯＳＦＥＴ
の基板ゲートを構成する。ＰチャンネルＭＯＳＦＥＴの
基板ゲートすなわちＮ型ウェル領域は、電源電圧Ｖccに
結合される。ただし、高電圧回路であれば、それに対応
するＰチャンネルＭＯＳＦＥＴが形成されるＮ型ウェル
領域は、外部から与えられる高電圧ＶＰＰ、内部発生高
電圧等に接続される。あるいは、集積回路は、単結晶Ｎ
型シリコンからなる半導体基板上に形成してもよい。こ
の場合、ＮチャンネルＭＯＳＦＥＴと不揮発性記憶素子
はＰ型ウェル領域に形成され、ＰチャンネルＭＯＳＦＥ
ＴはＮ型基板上に形成される。なお、この発明におい
て、ＭＯＳＦＥＴは絶縁ゲート型電界効果トランジスタ
（ＩＧＦＥＴ）の意味で用いている。
【００２４】上記メモリアレイとして、代表として例示
的に２つのメモリブロックＭＢ０とＭＢｎが例示的に示
されている。このメモリアレイは、例示的に示されてい
るコントロールゲートとフローティングゲートを有する
スタックドゲート構造のメモリセル（不揮発性メモリ素
子…ＭＯＳＦＥＴＭ１〜Ｍ８）と、ワード線Ｗ０〜Ｗｍ
及びデータ線Ｄ０、Ｄ１〜Ｄｊ、Ｄｊ＋１により構成さ
れている。上記メモリセルＭ１〜Ｍ８は、特に制限され
ないが、図１４と同様な構造とされる。すなわち、これ
らのメモリセルＭ１〜Ｍ８は、前述のように従来のＥＰ
ＲＯＭのメモリセルと類似の構造であるが、その消去動
作が後述するようにフローティングゲートとソース線に
結合されるソース間のトンネル現象を利用して電気的に
行われる点が、従来の紫外線を用いたＥＰＲＯＭの消去
方法と異なるものである。
的に２つのメモリブロックＭＢ０とＭＢｎが例示的に示
されている。このメモリアレイは、例示的に示されてい
るコントロールゲートとフローティングゲートを有する
スタックドゲート構造のメモリセル（不揮発性メモリ素
子…ＭＯＳＦＥＴＭ１〜Ｍ８）と、ワード線Ｗ０〜Ｗｍ
及びデータ線Ｄ０、Ｄ１〜Ｄｊ、Ｄｊ＋１により構成さ
れている。上記メモリセルＭ１〜Ｍ８は、特に制限され
ないが、図１４と同様な構造とされる。すなわち、これ
らのメモリセルＭ１〜Ｍ８は、前述のように従来のＥＰ
ＲＯＭのメモリセルと類似の構造であるが、その消去動
作が後述するようにフローティングゲートとソース線に
結合されるソース間のトンネル現象を利用して電気的に
行われる点が、従来の紫外線を用いたＥＰＲＯＭの消去
方法と異なるものである。
【００２５】上記例示的に示されているメモリブロック
ＭＢ０とＭＢｎて、同じ行に配置されたメモリセルＭ１
とＭ２及びＭ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）の
コントロールゲートは、それぞれ対応するワード線Ｗ０
（Ｗｍ）に接続さされる。ワード線Ｗ０，Ｗｍは、ワー
ドドライバを構成するレベル変換回路ＬＶＣ０，ＬＶＣ
ｍにより駆動される。上記デコーダ回路ＤＥＣの出力が
ロウレベルにされると、カット用ＭＯＳＦＥＴＱ１０を
通してロウレベルが伝えられてＮチャンネル型ＭＯＳＦ
ＥＴＱ８をオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ
７をオン状態にする。これにより、高電圧ＶＰＰがワー
ド線Ｗ０に伝えられる。上記デコーダ回路ＤＥＣの出力
信号がハイレベルのときには、カット用ＭＯＳＦＥＴＱ
１０を通してＮチャンネル型ＭＯＳＦＥＴＱ８をオン状
態にし、ワード線Ｗ０を回路の接地電位のようなロウレ
ベルに低下させる。このロウレベルにより帰還用のＰチ
ャンネル型ＭＯＳＦＥＴＱ９がオン状態となって、入力
信号を高電圧ＶＰＰまで高くする。これにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ７をオフ状態にすることができ
る。このような入力信号の上昇に伴いカット用ＭＯＳＦ
ＥＴＱ１０がオフ状態になるため、高電圧ＶＰＰから電
源電圧ＶＣＣで動作してハイレベルの出力信号を形成し
ているデコーダ回路ＤＥＣ向かって直流電流が流れるの
が防止される。なお、読み出し動作のときには、ＶＰＰ
はＶＣＣに切り替えられる。
ＭＢ０とＭＢｎて、同じ行に配置されたメモリセルＭ１
とＭ２及びＭ５とＭ６（Ｍ３とＭ４及びＭ７とＭ８）の
コントロールゲートは、それぞれ対応するワード線Ｗ０
（Ｗｍ）に接続さされる。ワード線Ｗ０，Ｗｍは、ワー
ドドライバを構成するレベル変換回路ＬＶＣ０，ＬＶＣ
ｍにより駆動される。上記デコーダ回路ＤＥＣの出力が
ロウレベルにされると、カット用ＭＯＳＦＥＴＱ１０を
通してロウレベルが伝えられてＮチャンネル型ＭＯＳＦ
ＥＴＱ８をオフ状態に、Ｐチャンネル型ＭＯＳＦＥＴＱ
７をオン状態にする。これにより、高電圧ＶＰＰがワー
ド線Ｗ０に伝えられる。上記デコーダ回路ＤＥＣの出力
信号がハイレベルのときには、カット用ＭＯＳＦＥＴＱ
１０を通してＮチャンネル型ＭＯＳＦＥＴＱ８をオン状
態にし、ワード線Ｗ０を回路の接地電位のようなロウレ
ベルに低下させる。このロウレベルにより帰還用のＰチ
ャンネル型ＭＯＳＦＥＴＱ９がオン状態となって、入力
信号を高電圧ＶＰＰまで高くする。これにより、Ｐチャ
ンネル型ＭＯＳＦＥＴＱ７をオフ状態にすることができ
る。このような入力信号の上昇に伴いカット用ＭＯＳＦ
ＥＴＱ１０がオフ状態になるため、高電圧ＶＰＰから電
源電圧ＶＣＣで動作してハイレベルの出力信号を形成し
ているデコーダ回路ＤＥＣ向かって直流電流が流れるの
が防止される。なお、読み出し動作のときには、ＶＰＰ
はＶＣＣに切り替えられる。
【００２６】同じ列に配置されたメモリセルＭ１，Ｍ３
とＭ２とＭ４ドレインは、それぞれ対応するデータ線Ｄ
０とＤ１に接続され、メモリセルＭ５，Ｍ７とＭ６とＭ
８ドレインは、それぞれ対応するデータ線ＤｊとＤｊ＋
１に接続されている。メモリブロックＭＢ０のメモリセ
ルＭ１〜Ｍ４のソースは、それに対応した共通ソース線
ＣＳ０に接続され、メモリブロックＭＢｎのメモリセル
Ｍ５〜Ｍ８のソースは、それに対応した共通ソース線Ｃ
Ｓｎに接続される。
とＭ２とＭ４ドレインは、それぞれ対応するデータ線Ｄ
０とＤ１に接続され、メモリセルＭ５，Ｍ７とＭ６とＭ
８ドレインは、それぞれ対応するデータ線ＤｊとＤｊ＋
１に接続されている。メモリブロックＭＢ０のメモリセ
ルＭ１〜Ｍ４のソースは、それに対応した共通ソース線
ＣＳ０に接続され、メモリブロックＭＢｎのメモリセル
Ｍ５〜Ｍ８のソースは、それに対応した共通ソース線Ｃ
Ｓｎに接続される。
【００２７】特に制限されないが、８ビット（あるいは
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、そのうちの１ビット分の回路が
示されている。
１６ビット等）のような複数ビットの単位での書き込み
／読み出しを行うため、上記メモリアレイは、合計で８
組（あるいは１６組等）のように複数組設けられるよう
構成される。同図には、そのうちの１ビット分の回路が
示されている。
【００２８】上記１つのメモリアレイを構成する各デー
タ線Ｄ０〜Ｄｊ＋１は、前記Ｙ系デコーダＹＤＣによっ
て形成された選択信号Ｙ０，Ｙ１〜Ｙｊ，Ｙｊ＋１を受
けるカラム（列）選択スイッチＭＯＳＦＥＴＱ２０，Ｑ
２１〜Ｑ２４，Ｑ２５を介して、共通データ線ＣＤに接
続される。共通データ線ＣＤは、書き込みアンプＷＡ０
の出力端子に接続される。この書き込みアンプＷＡ０
は、外部端子Ｄ０〜Ｄ７のうち、対応するＤ０端子から
入力される書込み信号を受ける書込み用のデータ入力バ
ッファの出力信号Ｄｉを受けるＭＯＳＦＥＴＱ１５、バ
イアス電圧ＶＰを受けるＭＯＳＦＥＴＱ１６及び制御信
号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる直列回
路から構成され、高電圧端子ＶＰＰの電圧を共通データ
線ＣＤに伝える。ＭＯＳＦＥＴＱ１６は、ＭＯＳＦＥＴ
Ｑ１７やＱ１５のドレインとゲート間に高電圧ＶＰＰの
ような高電圧が直接印加されるのを防ぐためのものであ
り、中間的な高電圧ＶＰがゲートに供給されるＭＯＳＦ
ＥＴＱ１６の挿入によって、これらの電圧を分割して個
々のＭＯＳＦＥＴＱ１７，Ｑ１５に印加される電圧を低
減させる。
タ線Ｄ０〜Ｄｊ＋１は、前記Ｙ系デコーダＹＤＣによっ
て形成された選択信号Ｙ０，Ｙ１〜Ｙｊ，Ｙｊ＋１を受
けるカラム（列）選択スイッチＭＯＳＦＥＴＱ２０，Ｑ
２１〜Ｑ２４，Ｑ２５を介して、共通データ線ＣＤに接
続される。共通データ線ＣＤは、書き込みアンプＷＡ０
の出力端子に接続される。この書き込みアンプＷＡ０
は、外部端子Ｄ０〜Ｄ７のうち、対応するＤ０端子から
入力される書込み信号を受ける書込み用のデータ入力バ
ッファの出力信号Ｄｉを受けるＭＯＳＦＥＴＱ１５、バ
イアス電圧ＶＰを受けるＭＯＳＦＥＴＱ１６及び制御信
号ＰＲＯＧを受けるＭＯＳＦＥＴＱ１７からなる直列回
路から構成され、高電圧端子ＶＰＰの電圧を共通データ
線ＣＤに伝える。ＭＯＳＦＥＴＱ１６は、ＭＯＳＦＥＴ
Ｑ１７やＱ１５のドレインとゲート間に高電圧ＶＰＰの
ような高電圧が直接印加されるのを防ぐためのものであ
り、中間的な高電圧ＶＰがゲートに供給されるＭＯＳＦ
ＥＴＱ１６の挿入によって、これらの電圧を分割して個
々のＭＯＳＦＥＴＱ１７，Ｑ１５に印加される電圧を低
減させる。
【００２９】上記共通データ線ＣＤには、他方において
スイッチＭＯＳＦＥＴＱ１１を介してセンスアンプＳＡ
０の入力段回路の入力端子に結合される。入力段の増幅
動作を行うＭＯＳＦＥＴＱ１２〜Ｑ１４と、その制御用
インバータ回路Ｎ２，Ｎ３とＣＭＯＳインバータ回路Ｎ
４とで構成される回路をセンスアンプＳＡ０と呼ぶ事と
する。センスアンプＳＡ０の動作電圧ＶＣＣ’は、特に
制限されないが、通常読み出し時には５Ｖのような電源
電圧ＶＣＣが供給され、後述するような消去ベリファイ
時には上記５Ｖより低い電圧となる所定の電圧に切り替
えられる。上記ＭＯＳＦＥＴＱ１１は、制御信号ＰＲＯ
Ｇを受けるインバータ回路Ｎ１の出力信号によって制御
され、書き込み動作のときにはオフ状態にされる。これ
により、書き込み時のおける共通データ線ＣＤの比較的
高い電位がセンスアンプＳＡ０の入力に供給されること
はない。
スイッチＭＯＳＦＥＴＱ１１を介してセンスアンプＳＡ
０の入力段回路の入力端子に結合される。入力段の増幅
動作を行うＭＯＳＦＥＴＱ１２〜Ｑ１４と、その制御用
インバータ回路Ｎ２，Ｎ３とＣＭＯＳインバータ回路Ｎ
４とで構成される回路をセンスアンプＳＡ０と呼ぶ事と
する。センスアンプＳＡ０の動作電圧ＶＣＣ’は、特に
制限されないが、通常読み出し時には５Ｖのような電源
電圧ＶＣＣが供給され、後述するような消去ベリファイ
時には上記５Ｖより低い電圧となる所定の電圧に切り替
えられる。上記ＭＯＳＦＥＴＱ１１は、制御信号ＰＲＯ
Ｇを受けるインバータ回路Ｎ１の出力信号によって制御
され、書き込み動作のときにはオフ状態にされる。これ
により、書き込み時のおける共通データ線ＣＤの比較的
高い電位がセンスアンプＳＡ０の入力に供給されること
はない。
【００３０】共通データ線ＣＤに読み出されたメモリセ
ルの記憶レベルは、読み出し時にオン状態にされるＭＯ
ＳＦＥＴＱ１１を通して、そのソースが接続されたＮチ
ャンネル型の増幅ＭＯＳＦＥＴＱ１２のソースに接続さ
れる。この増幅ＭＯＳＦＥＴＱ１２のドレインと電源電
圧端子ＶＣＣ’との間には、そのゲートとソースが接続
されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１３が設け
られる。上記負荷ＭＯＳＦＥＴＱ１３は、読み出し動作
のために共通データ線ＣＤにプリチャージ電流を流すよ
うな動作を行う。
ルの記憶レベルは、読み出し時にオン状態にされるＭＯ
ＳＦＥＴＱ１１を通して、そのソースが接続されたＮチ
ャンネル型の増幅ＭＯＳＦＥＴＱ１２のソースに接続さ
れる。この増幅ＭＯＳＦＥＴＱ１２のドレインと電源電
圧端子ＶＣＣ’との間には、そのゲートとソースが接続
されたＰチャンネル型の負荷ＭＯＳＦＥＴＱ１３が設け
られる。上記負荷ＭＯＳＦＥＴＱ１３は、読み出し動作
のために共通データ線ＣＤにプリチャージ電流を流すよ
うな動作を行う。
【００３１】上記増幅ＭＯＳＦＥＴＱ１２の感度を高く
するため、スイッチＭＯＳＦＥＴＱ１１を介した共通デ
ータ線ＣＤの電圧は、反転増幅回路として作用するイン
バータ回路Ｎ２，Ｎ３の入力に供給される。反転増幅回
路としてのインバータ回路Ｎ３の出力信号は、上記増幅
ＭＯＳＦＥＴＱ１２のゲートに供給される。また、上記
ソース入力には、リミッタとして作用するＭＯＳＦＥＴ
Ｑ１４を介して電源端子ＶＣＣ’からチャージアップが
行われる。このＭＯＳＦＥＴＱ１４のゲートには、反転
増幅回路としてのインバータ回路Ｎ２の出力信号が供給
される。
するため、スイッチＭＯＳＦＥＴＱ１１を介した共通デ
ータ線ＣＤの電圧は、反転増幅回路として作用するイン
バータ回路Ｎ２，Ｎ３の入力に供給される。反転増幅回
路としてのインバータ回路Ｎ３の出力信号は、上記増幅
ＭＯＳＦＥＴＱ１２のゲートに供給される。また、上記
ソース入力には、リミッタとして作用するＭＯＳＦＥＴ
Ｑ１４を介して電源端子ＶＣＣ’からチャージアップが
行われる。このＭＯＳＦＥＴＱ１４のゲートには、反転
増幅回路としてのインバータ回路Ｎ２の出力信号が供給
される。
【００３２】メモリセルの読み出し時において、メモリ
セルは、フローティングゲートに蓄積された情報電荷に
従って、ワード線の選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。前記Ｘ系
とＹ系のデコーダＸＤＣ，ＹＤＣによって選択されたメ
モリセルがワード線が選択レベルにされているにもかか
わらずオフ状態にされている場合、共通データ線ＣＤ
は、ＭＯＳＦＥＴＱ１２とＱ１４からの電流供給によっ
て比較的ハイレベルにされる。一方、選択されたメモリ
セルがワード線選択レベルによってオン状態にされてい
る場合、共通データ線ＣＤは比較的ロウレベルにされ
る。
セルは、フローティングゲートに蓄積された情報電荷に
従って、ワード線の選択レベルに対して高いしきい値電
圧か又は低いしきい値電圧を持つものである。前記Ｘ系
とＹ系のデコーダＸＤＣ，ＹＤＣによって選択されたメ
モリセルがワード線が選択レベルにされているにもかか
わらずオフ状態にされている場合、共通データ線ＣＤ
は、ＭＯＳＦＥＴＱ１２とＱ１４からの電流供給によっ
て比較的ハイレベルにされる。一方、選択されたメモリ
セルがワード線選択レベルによってオン状態にされてい
る場合、共通データ線ＣＤは比較的ロウレベルにされ
る。
【００３３】この場合、共通データ線ＣＤのハイレベル
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１４のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
４のゲートに供給されることによって比較的高い電位に
制限される。このような共通データ線ＣＤのレベル制限
作用によって、メモリセルから連続して読み出される記
憶情報が１レベルから０レベルに変化するとき、あるは
０レベルから１レベルに変化するときの信号変化速度を
実質的に速くできる。
は、このハイレベルの電位を受ける反転増幅回路により
形成された比較的低いレベルの出力電圧がＭＯＳＦＥＴ
Ｑ１４のゲートに供給されることによって比較的低い電
位に制限される。一方、共通データ線ＣＤのロウレベル
は、このロウレベルの電位を受ける反転増幅回路により
形成された比較的高いレベルの電圧がＭＯＳＦＥＴＱ１
４のゲートに供給されることによって比較的高い電位に
制限される。このような共通データ線ＣＤのレベル制限
作用によって、メモリセルから連続して読み出される記
憶情報が１レベルから０レベルに変化するとき、あるは
０レベルから１レベルに変化するときの信号変化速度を
実質的に速くできる。
【００３４】上記増幅用のＭＯＳＦＥＴＱ１２は、ゲー
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ４の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ４は、増幅ＭＯＳＦＥＴＱ１２のドレ
イン出力信号を波形整形して対応したデータ出力バッフ
ァＤＯＢの入力に伝える。データ出力バッファＤＯＢ
は、上記センスアンプＳＡ０からの信号を増幅して対応
する外部端子Ｄ０から送出させる。また、同図では省略
されているが、上記外部端子Ｄ０から供給される書き込
み信号は、データ入力バッファに入力され、その出力信
号Ｄｉが書き込みアンプＷＡ０のＭＯＳＦＥＴＱ１５の
ゲートに供給される。
ト接地型ソース入力の増幅動作を行い、その出力信号を
ＣＭＯＳインバータ回路Ｎ４の入力に伝える。ＣＭＯＳ
インバータ回路Ｎ４は、増幅ＭＯＳＦＥＴＱ１２のドレ
イン出力信号を波形整形して対応したデータ出力バッフ
ァＤＯＢの入力に伝える。データ出力バッファＤＯＢ
は、上記センスアンプＳＡ０からの信号を増幅して対応
する外部端子Ｄ０から送出させる。また、同図では省略
されているが、上記外部端子Ｄ０から供給される書き込
み信号は、データ入力バッファに入力され、その出力信
号Ｄｉが書き込みアンプＷＡ０のＭＯＳＦＥＴＱ１５の
ゲートに供給される。
【００３５】この実施例では、各メモリブロックＭＢ０
〜ＭＢｎ毎の選択的な消去動作を可能にするため、各メ
モリブロックＭＢ０〜ＭＢｎの共通ソース線ＣＳ０〜Ｃ
Ｓｎにそれぞれ対応して消去制御回路としてのソースス
イッチ回路ＳＳ０〜ＳＳｎが設けられる。同図において
は、ソーススイッチ回路ＳＳ０の具体的回路が代表とし
て例示的に示されている。
〜ＭＢｎ毎の選択的な消去動作を可能にするため、各メ
モリブロックＭＢ０〜ＭＢｎの共通ソース線ＣＳ０〜Ｃ
Ｓｎにそれぞれ対応して消去制御回路としてのソースス
イッチ回路ＳＳ０〜ＳＳｎが設けられる。同図において
は、ソーススイッチ回路ＳＳ０の具体的回路が代表とし
て例示的に示されている。
【００３６】ソーススイッチ回路ＳＳ０は、消去時にソ
ース線ＣＳ０に高電圧ＶＰＰを供給するＰチャンネル型
ＭＯＳＦＥＴＱ６と、書き込み時に共通ソース線ＣＳ０
に接地電位０Ｖを供給するＮチャンネル型ＭＯＳＦＥＴ
Ｑ５及び後述するようなバイアス電圧発生回路ＢＶＧに
より形成された中間バイアス電圧ＶＳを供給するＰチャ
ンネル型ＭＯＳＦＥＴＱ４が設けられる。このＭＯＳＦ
ＥＴＱ４とＱ５は、書き込み時においては相補的にスイ
ッチ制御される。
ース線ＣＳ０に高電圧ＶＰＰを供給するＰチャンネル型
ＭＯＳＦＥＴＱ６と、書き込み時に共通ソース線ＣＳ０
に接地電位０Ｖを供給するＮチャンネル型ＭＯＳＦＥＴ
Ｑ５及び後述するようなバイアス電圧発生回路ＢＶＧに
より形成された中間バイアス電圧ＶＳを供給するＰチャ
ンネル型ＭＯＳＦＥＴＱ４が設けられる。このＭＯＳＦ
ＥＴＱ４とＱ５は、書き込み時においては相補的にスイ
ッチ制御される。
【００３７】Ｐチャンネル型ＭＯＳＦＥＴＱ６のゲート
には、ブロック選択信号Ｓ０と消去制御信号ＥＲＡＳＥ
を受けるナンドゲート回路Ｇ１の出力信号が供給され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ４のゲートには、上
記ブロック選択信号Ｓ０を受けるインバータ回路Ｎの出
力信号と書き込み制御信号ＰＲＯＧとを受けるナンドゲ
ート回路Ｇ２の出力信号が供給される。そして、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ５のゲートには、オアゲート回
路Ｇ５の出力信号が供給される。このオアゲート回路Ｇ
５の入力には、消去制御信号ＥＲＡＳＥと書き込み制御
信号ＰＲＯＧを受けるノアゲート回路Ｇ３の出力信号と
書き込み制御信号ＰＲＯＧとブロック選択信号Ｓ０を受
けるアンドゲート回路Ｇ４の出力信号が供給される。
には、ブロック選択信号Ｓ０と消去制御信号ＥＲＡＳＥ
を受けるナンドゲート回路Ｇ１の出力信号が供給され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ４のゲートには、上
記ブロック選択信号Ｓ０を受けるインバータ回路Ｎの出
力信号と書き込み制御信号ＰＲＯＧとを受けるナンドゲ
ート回路Ｇ２の出力信号が供給される。そして、Ｎチャ
ンネル型ＭＯＳＦＥＴＱ５のゲートには、オアゲート回
路Ｇ５の出力信号が供給される。このオアゲート回路Ｇ
５の入力には、消去制御信号ＥＲＡＳＥと書き込み制御
信号ＰＲＯＧを受けるノアゲート回路Ｇ３の出力信号と
書き込み制御信号ＰＲＯＧとブロック選択信号Ｓ０を受
けるアンドゲート回路Ｇ４の出力信号が供給される。
【００３８】書き込み／消去以外の読み出し動作等にお
いては、上記各制御信号ＥＲＡＳＥとＰＲＯＧは、共に
ロウレベルの“０”にされる。それ故、ノアゲート回路
Ｇ３の出力信号がハイレベルの“１”となり、オアゲー
ト回路Ｇ５の出力信号をハイレベルにするので、このＭ
ＯＳＦＥＴＱ５がオン状態にされる。このとき、ナンド
ゲート回路Ｇ１とＧ２の出力信号は、上記信号ＥＲＡＳ
ＥとＰＲＯＧのロウレベルの“０”に応じてハイレベル
にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＱ６とが共
にオフ状態にされる。その結果、共通ソース線ＣＳ０に
は、オン状態にされたＭＯＳＦＥＴＱ５により回路の接
地電位が供給される。
いては、上記各制御信号ＥＲＡＳＥとＰＲＯＧは、共に
ロウレベルの“０”にされる。それ故、ノアゲート回路
Ｇ３の出力信号がハイレベルの“１”となり、オアゲー
ト回路Ｇ５の出力信号をハイレベルにするので、このＭ
ＯＳＦＥＴＱ５がオン状態にされる。このとき、ナンド
ゲート回路Ｇ１とＧ２の出力信号は、上記信号ＥＲＡＳ
ＥとＰＲＯＧのロウレベルの“０”に応じてハイレベル
にされ、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＱ６とが共
にオフ状態にされる。その結果、共通ソース線ＣＳ０に
は、オン状態にされたＭＯＳＦＥＴＱ５により回路の接
地電位が供給される。
【００３９】書き込み動作においては、上記消去制御信
号ＥＲＡＳＥがロウレベルで、書き込み制御信号ＰＲＯ
Ｇがハイレベルにされる。書き込みが行われるメモリブ
ロックＭＢ０においては、書き込み制御信号ＰＲＯＧの
ハイレベルとブロック選択信号Ｓ０のハイレベルによ
り、アンドゲート回路Ｇ４の出力信号がハイレベルとな
り、上記同様にオアゲート回路Ｇ５の出力信号をハイレ
ベルにする。この結果、ＭＯＳＦＥＴＱ５がオン状態と
なって共通ソース線ＣＳ０には回路の接地電位を供給す
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のハイレベルによりインバータ回路
Ｎの出力信号がロウレベルにされるので、ナンドゲート
回路Ｇ２の出力信号がハイレベルにされる。この結果、
ＭＯＳＦＥＴＱ４もオフ状態にされている。
号ＥＲＡＳＥがロウレベルで、書き込み制御信号ＰＲＯ
Ｇがハイレベルにされる。書き込みが行われるメモリブ
ロックＭＢ０においては、書き込み制御信号ＰＲＯＧの
ハイレベルとブロック選択信号Ｓ０のハイレベルによ
り、アンドゲート回路Ｇ４の出力信号がハイレベルとな
り、上記同様にオアゲート回路Ｇ５の出力信号をハイレ
ベルにする。この結果、ＭＯＳＦＥＴＱ５がオン状態と
なって共通ソース線ＣＳ０には回路の接地電位を供給す
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のハイレベルによりインバータ回路
Ｎの出力信号がロウレベルにされるので、ナンドゲート
回路Ｇ２の出力信号がハイレベルにされる。この結果、
ＭＯＳＦＥＴＱ４もオフ状態にされている。
【００４０】上記消去制御信号ＥＲＡＳＥがロウレベル
で、書き込み制御信号ＰＲＯＧがハイレベルにされる書
き込み動作おいて、他のメモリブロックにおいて書き込
みが行われることにより上記メモリブロックＭＢ０に書
き込みが行われないときには、ブロック選択信号Ｓ０の
ロウレベルを受けるインバータ回路Ｎの出力信号のハイ
レベルと、書き込み制御信号ＰＲＯＧのハイレベルによ
りナンドゲート回路Ｇ２の出力信号がロウレベルとな
る。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ４がオ
ン状態となって、バイアス電圧発生回路ＢＶＧで形成さ
れたバイアス電圧ＶＳが共通ソース線ＣＳ０に与えられ
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のロウレベルによりアンドゲート回
路Ｇ４の出力信号はロウレベルであり、書き込み制御信
号ＰＲＯＧのハイレベルによりノアゲート回路Ｇ３の出
力信号がロウレベルであることから、オアゲート回路Ｇ
５の出力信号もロウレベルなってＭＯＳＦＥＴＱ５がオ
フ状態とされている。
で、書き込み制御信号ＰＲＯＧがハイレベルにされる書
き込み動作おいて、他のメモリブロックにおいて書き込
みが行われることにより上記メモリブロックＭＢ０に書
き込みが行われないときには、ブロック選択信号Ｓ０の
ロウレベルを受けるインバータ回路Ｎの出力信号のハイ
レベルと、書き込み制御信号ＰＲＯＧのハイレベルによ
りナンドゲート回路Ｇ２の出力信号がロウレベルとな
る。これにより、Ｐチャンネル型ＭＯＳＦＥＴＱ４がオ
ン状態となって、バイアス電圧発生回路ＢＶＧで形成さ
れたバイアス電圧ＶＳが共通ソース線ＣＳ０に与えられ
る。このとき、消去用制御信号ＥＲＡＳＥのロウレベル
により、ナンドゲート回路Ｇ１の出力信号がハイレベル
されてＭＯＳＦＥＴＱ６がオフ状態とされる。また、ブ
ロック選択信号Ｓ０のロウレベルによりアンドゲート回
路Ｇ４の出力信号はロウレベルであり、書き込み制御信
号ＰＲＯＧのハイレベルによりノアゲート回路Ｇ３の出
力信号がロウレベルであることから、オアゲート回路Ｇ
５の出力信号もロウレベルなってＭＯＳＦＥＴＱ５がオ
フ状態とされている。
【００４１】消去動作においては、上記消去制御信号Ｅ
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。消去が行われるメモリブロックＭ
Ｂ０においては、消去制御信号ＥＲＡＳＥのハイレベル
とブロック選択信号Ｓ０のハイレベルにより、ナンドゲ
ート回路Ｇ１の出力信号がロウレベルとなり、Ｐチャン
ネル型ＭＯＳＦＥＴＱ６をオン状態にする。これによ
り、共通ソース線ＣＳ０には高電圧ＶＰＰが供給され
る。このとき、書き込み制御信号ＰＲＯＧのロウレベル
により、ナンドゲート回路Ｇ２の出力信号がハイレベル
されてＭＯＳＦＥＴＱ４がオフ状態とされる。また、書
き込み制御信号ＰＲＯＧのロウレベルによりノアゲート
回路Ｇ３とアンドゲート回路Ｇ４の出力信号が共にロウ
レベルにされるので、オアゲート回路Ｇ５の出力信号も
ロウレベルとなり、ＭＯＳＦＥＴＱ５もオフ状態にされ
ている。
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。消去が行われるメモリブロックＭ
Ｂ０においては、消去制御信号ＥＲＡＳＥのハイレベル
とブロック選択信号Ｓ０のハイレベルにより、ナンドゲ
ート回路Ｇ１の出力信号がロウレベルとなり、Ｐチャン
ネル型ＭＯＳＦＥＴＱ６をオン状態にする。これによ
り、共通ソース線ＣＳ０には高電圧ＶＰＰが供給され
る。このとき、書き込み制御信号ＰＲＯＧのロウレベル
により、ナンドゲート回路Ｇ２の出力信号がハイレベル
されてＭＯＳＦＥＴＱ４がオフ状態とされる。また、書
き込み制御信号ＰＲＯＧのロウレベルによりノアゲート
回路Ｇ３とアンドゲート回路Ｇ４の出力信号が共にロウ
レベルにされるので、オアゲート回路Ｇ５の出力信号も
ロウレベルとなり、ＭＯＳＦＥＴＱ５もオフ状態にされ
ている。
【００４２】消去動作においては、上記消去制御信号Ｅ
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。他のメモリブロックが消去される
ことに応じてメモリブロックＭＢ０の消去が行われない
ときには、共通ソース線ＣＳ０はハイインピーダンス状
態に置かれる。すなわち、書き込み制御信号ＰＲＯＧの
ロウレベルによりナンドゲート回路Ｇ２の出力信号がハ
イレベルになるのでＭＯＳＦＥＴＱ４はオフ状態であ
り、消去制御信号ＥＲＡＳＥのハイレベルに応じてノア
ゲート回路Ｇ３の出力信号がロウレベルであり、書き込
み制御信号ＰＲＯＧのロウレベルに応じてアンドゲート
回路Ｇ４の出力信号がロウレベルであることからＭＯＳ
ＦＥＴＱ５はオフ状態であり、ブロック選択信号Ｓ０の
ロウレベル応じてナンドゲート回路Ｇ１の出力信号がハ
イレベルであることからＭＯＳＦＥＴＱ６はオフ状態で
ある。この構成に代えて、消去動作において、消去され
ないメモリブロックの共通ソース線ＣＳ０を回路の接地
電位にするものであってもよい。すなわち、消去制御信
号ＥＲＡＳＥとインバータ回路により反転されたブロッ
ク選択信号をアンドゲート回路に供給し、その出力信号
を上記オアゲート回路Ｇ５の入力に供給すればよい。具
体的回路を図示しない他のソーススイッチ回路ＳＳ１〜
ＳＳｎの構成及び動作も、上記回路と同様であるのでそ
の説明を省略する。
ＲＡＳＥがハイレベルで、書き込み制御信号ＰＲＯＧが
ロウレベルにされる。他のメモリブロックが消去される
ことに応じてメモリブロックＭＢ０の消去が行われない
ときには、共通ソース線ＣＳ０はハイインピーダンス状
態に置かれる。すなわち、書き込み制御信号ＰＲＯＧの
ロウレベルによりナンドゲート回路Ｇ２の出力信号がハ
イレベルになるのでＭＯＳＦＥＴＱ４はオフ状態であ
り、消去制御信号ＥＲＡＳＥのハイレベルに応じてノア
ゲート回路Ｇ３の出力信号がロウレベルであり、書き込
み制御信号ＰＲＯＧのロウレベルに応じてアンドゲート
回路Ｇ４の出力信号がロウレベルであることからＭＯＳ
ＦＥＴＱ５はオフ状態であり、ブロック選択信号Ｓ０の
ロウレベル応じてナンドゲート回路Ｇ１の出力信号がハ
イレベルであることからＭＯＳＦＥＴＱ６はオフ状態で
ある。この構成に代えて、消去動作において、消去され
ないメモリブロックの共通ソース線ＣＳ０を回路の接地
電位にするものであってもよい。すなわち、消去制御信
号ＥＲＡＳＥとインバータ回路により反転されたブロッ
ク選択信号をアンドゲート回路に供給し、その出力信号
を上記オアゲート回路Ｇ５の入力に供給すればよい。具
体的回路を図示しない他のソーススイッチ回路ＳＳ１〜
ＳＳｎの構成及び動作も、上記回路と同様であるのでそ
の説明を省略する。
【００４３】バイアス電圧発生回路ＢＶＧは、次の回路
から構成される。ツェナーダイオードＺＤと電流制限用
ＭＯＳＦＥＴＱ２が直列形態に接続される。この直列回
路には、書き込み制御信号ＰＲＯＧを受けるインバータ
回路の出力信号によってスイッチ制御されるＰチャンネ
ル型ＭＯＳＦＥＴＱ１を介して高電圧ＶＰＰが供給され
る。特に制限されないが、ツェナー電圧にＭＯＳＦＥＴ
Ｑ２のゲート，ソース間のしきい値電圧を加えて電圧
は、直列抵抗Ｒ１，Ｒ２により分圧される。この分圧電
圧は、ソースフォロワ出力ＭＯＳＦＥＴＱ３のゲートに
伝えられる。このＭＯＳＦＥＴＱ３のドレインは電源電
圧ＶＣＣに接続され、ソースからバイアス電圧ＶＳが出
力される。
から構成される。ツェナーダイオードＺＤと電流制限用
ＭＯＳＦＥＴＱ２が直列形態に接続される。この直列回
路には、書き込み制御信号ＰＲＯＧを受けるインバータ
回路の出力信号によってスイッチ制御されるＰチャンネ
ル型ＭＯＳＦＥＴＱ１を介して高電圧ＶＰＰが供給され
る。特に制限されないが、ツェナー電圧にＭＯＳＦＥＴ
Ｑ２のゲート，ソース間のしきい値電圧を加えて電圧
は、直列抵抗Ｒ１，Ｒ２により分圧される。この分圧電
圧は、ソースフォロワ出力ＭＯＳＦＥＴＱ３のゲートに
伝えられる。このＭＯＳＦＥＴＱ３のドレインは電源電
圧ＶＣＣに接続され、ソースからバイアス電圧ＶＳが出
力される。
【００４４】この実施例では、ＭＯＳＦＥＴＱ２とＱ３
のしきい値電圧がほぼ等しいとすると、ツェナーダイオ
ードＺＤによるツェナー定電圧を抵抗Ｒ１とＲ２で分圧
するので、電源電圧ＶＣＣや高電圧ＶＰＰに対して依存
性を持たない定電圧を形成することができる。このよう
な定電圧ＶＳを書き込み動作において、書き込みが行わ
れないメモリブロックの共通ソース線に供給することに
より、書き込み非選択のメモリブロックにおいて、消去
状態のメモリセルのフローティングゲートとソース間の
電圧差を小さくして、そこに流れるトンネル注入電流を
実質的に防止するようにするものである。
のしきい値電圧がほぼ等しいとすると、ツェナーダイオ
ードＺＤによるツェナー定電圧を抵抗Ｒ１とＲ２で分圧
するので、電源電圧ＶＣＣや高電圧ＶＰＰに対して依存
性を持たない定電圧を形成することができる。このよう
な定電圧ＶＳを書き込み動作において、書き込みが行わ
れないメモリブロックの共通ソース線に供給することに
より、書き込み非選択のメモリブロックにおいて、消去
状態のメモリセルのフローティングゲートとソース間の
電圧差を小さくして、そこに流れるトンネル注入電流を
実質的に防止するようにするものである。
【００４５】図３には、ブロック選択信号発生回路の一
実施例の回路図が示されている。同図には、１つのメモ
リブロックＭＢ０とＭＢｎに対応した選択信号Ｓ０とＳ
ｎを形成する回路が代表として例示的に示されている。
この回路は、特に制限されないが、図１の制御回路ＣＬ
Ｇに含まれる。メモリアレイが分割されなる複数のブロ
ックに対応したＹ系のアドレス信号ａｙは、デコード回
路としてのナンドゲート回路ＮＡＮＤ１，ＮＡＮＤ２に
供給される。
実施例の回路図が示されている。同図には、１つのメモ
リブロックＭＢ０とＭＢｎに対応した選択信号Ｓ０とＳ
ｎを形成する回路が代表として例示的に示されている。
この回路は、特に制限されないが、図１の制御回路ＣＬ
Ｇに含まれる。メモリアレイが分割されなる複数のブロ
ックに対応したＹ系のアドレス信号ａｙは、デコード回
路としてのナンドゲート回路ＮＡＮＤ１，ＮＡＮＤ２に
供給される。
【００４６】例えば、メモリアレイが８個のメモリブロ
ックに分割されている場合、複数ビットからなるＹ系の
アドレス信号のうちの上位３ビットのアドレス信号が用
いられ、その組み合わせにより８通りのデコード信号が
形成される。書き込み制御信号ＰＲＯＧと消去制御信号
ＥＲＡＳＥは、ノアゲート回路ＮＯＲ３に入力される。
このノアゲート回路ＮＯＲ３の出力信号は、上記ナンド
ゲート回路ＮＡＮＤ１，ＮＡＮＤ２の出力信号を出力す
るノアゲート回路ＮＯＲ１，ＮＯＲ２のゲート制御信号
として用いられる。すなわち、上記のデコード信号は、
書き込み制御信号ＰＲＯＧ又は消去制御信号ＥＲＡＳＥ
により書き込み動作あるいは消去動作が指示されたとき
のみ、有効とされてＹ系のアドレス信号ａｙに対応した
いずれか１つの選択信号が出力される。一括消去機能を
付加する場合には、一括消去制御信号によりデコード出
力を無効にして全信号Ｓ０〜Ｓｎをハイレベルの選択レ
ベルにするような論理ゲートを付加すればよい。
ックに分割されている場合、複数ビットからなるＹ系の
アドレス信号のうちの上位３ビットのアドレス信号が用
いられ、その組み合わせにより８通りのデコード信号が
形成される。書き込み制御信号ＰＲＯＧと消去制御信号
ＥＲＡＳＥは、ノアゲート回路ＮＯＲ３に入力される。
このノアゲート回路ＮＯＲ３の出力信号は、上記ナンド
ゲート回路ＮＡＮＤ１，ＮＡＮＤ２の出力信号を出力す
るノアゲート回路ＮＯＲ１，ＮＯＲ２のゲート制御信号
として用いられる。すなわち、上記のデコード信号は、
書き込み制御信号ＰＲＯＧ又は消去制御信号ＥＲＡＳＥ
により書き込み動作あるいは消去動作が指示されたとき
のみ、有効とされてＹ系のアドレス信号ａｙに対応した
いずれか１つの選択信号が出力される。一括消去機能を
付加する場合には、一括消去制御信号によりデコード出
力を無効にして全信号Ｓ０〜Ｓｎをハイレベルの選択レ
ベルにするような論理ゲートを付加すればよい。
【００４７】図４には、バイアス電圧発生回路の他の一
実施例の回路図が示されている。同図においては、図面
の簡略化のために、回路素子に付された回路記号が他の
ものと一部重複しているが、それぞれは別個の回路機能
を持つものであると理解されたい。このことは、以下の
他の図面においても同様である。この実施例では、図２
に示したバイアス電圧発生回路ＢＶＧの抵抗Ｒ１，Ｒ２
に代えてＭＯＳＦＥＴＱ４，Ｑ５を用いている。すなわ
ち、Ｎチャンネル型ＭＯＳＦＥＴＱ４及びＱ５のゲート
とドレインを共通接続して抵抗素子として用いるように
するものである。この実施例では、ＭＯＳＦＥＴＱ４と
Ｑ５のチャンネル幅の比に対応したコンダクタンス比に
より分圧比を設定するものである。
実施例の回路図が示されている。同図においては、図面
の簡略化のために、回路素子に付された回路記号が他の
ものと一部重複しているが、それぞれは別個の回路機能
を持つものであると理解されたい。このことは、以下の
他の図面においても同様である。この実施例では、図２
に示したバイアス電圧発生回路ＢＶＧの抵抗Ｒ１，Ｒ２
に代えてＭＯＳＦＥＴＱ４，Ｑ５を用いている。すなわ
ち、Ｎチャンネル型ＭＯＳＦＥＴＱ４及びＱ５のゲート
とドレインを共通接続して抵抗素子として用いるように
するものである。この実施例では、ＭＯＳＦＥＴＱ４と
Ｑ５のチャンネル幅の比に対応したコンダクタンス比に
より分圧比を設定するものである。
【００４８】図５には、バイアス電圧発生回路の他の一
実施例の回路図が示されている。この実施例では、図２
に示したツェナーダイオードＺＤによりいったん定電圧
を形成して、それを分圧してバイアス電圧を得るものに
代えて、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＮチャンネ
ル型ＭＯＳＦＥＴＱ５のコンダクタンス比により高電圧
ＶＰＰを分圧して所望の電圧を得るようにするものであ
る。分圧比を高くするため、ＭＯＳＦＥＴＱ４とＱ５
は、比較的大きなサイズに形成される。それ故、電流制
限用ＭＯＳＦＥＴＱ１を直列に挿入してＭＯＳＦＥＴＱ
４とＱ５に流れる直流電流を制限するものである。ま
た、書き込み動作のときにのみバイアス電圧が出力され
るよう、書き込み制御信号ＰＲＯＧによりＮチャンネル
型ＭＯＳＦＥＴＱ５が制御され、インバータ回路Ｎ１に
より反転された信号によりＰチャンネル型ＭＯＳＦＥＴ
Ｑ４が制御される。この構成では、半導体基板上にツェ
ナーダイオードを形成するための特別な製造プロセスを
省略できる。
実施例の回路図が示されている。この実施例では、図２
に示したツェナーダイオードＺＤによりいったん定電圧
を形成して、それを分圧してバイアス電圧を得るものに
代えて、Ｐチャンネル型ＭＯＳＦＥＴＱ４とＮチャンネ
ル型ＭＯＳＦＥＴＱ５のコンダクタンス比により高電圧
ＶＰＰを分圧して所望の電圧を得るようにするものであ
る。分圧比を高くするため、ＭＯＳＦＥＴＱ４とＱ５
は、比較的大きなサイズに形成される。それ故、電流制
限用ＭＯＳＦＥＴＱ１を直列に挿入してＭＯＳＦＥＴＱ
４とＱ５に流れる直流電流を制限するものである。ま
た、書き込み動作のときにのみバイアス電圧が出力され
るよう、書き込み制御信号ＰＲＯＧによりＮチャンネル
型ＭＯＳＦＥＴＱ５が制御され、インバータ回路Ｎ１に
より反転された信号によりＰチャンネル型ＭＯＳＦＥＴ
Ｑ４が制御される。この構成では、半導体基板上にツェ
ナーダイオードを形成するための特別な製造プロセスを
省略できる。
【００４９】図６には、バイアス電圧発生回路の更に他
の一実施例の回路図が示されている。この実施例では、
電流制限用素子として図５のＮチャンネル型ＭＯＳＦＥ
ＴＱ１に代えて、デプレッション型ＭＯＳＦＥＴＱ６を
用いるものである。このようにデプレッション型ＭＯＳ
ＦＥＴＱ６を用いた場合には、そのゲートとソースを接
続することにより定電流により電流制限動作を行わせる
とともに、高電圧ＶＰＰをＭＯＳＦＥＴＱ４とＱ５によ
り分圧するので、図５のようにＭＯＳＦＥＴＱ１のしき
い値電圧のバラツキの影響を受けなくできる。
の一実施例の回路図が示されている。この実施例では、
電流制限用素子として図５のＮチャンネル型ＭＯＳＦＥ
ＴＱ１に代えて、デプレッション型ＭＯＳＦＥＴＱ６を
用いるものである。このようにデプレッション型ＭＯＳ
ＦＥＴＱ６を用いた場合には、そのゲートとソースを接
続することにより定電流により電流制限動作を行わせる
とともに、高電圧ＶＰＰをＭＯＳＦＥＴＱ４とＱ５によ
り分圧するので、図５のようにＭＯＳＦＥＴＱ１のしき
い値電圧のバラツキの影響を受けなくできる。
【００５０】図９は、この発明に係るフラッシュメモリ
の書き換え回数と消去状態のしきい値電圧の関係を示す
特性図である。図２のフラッシュタメモリにおいて、前
記同様に例えばメモリブロックＭＢ０のメモリセルＭ１
に書き込み（１→０）行うときには、ワード線Ｗ０を１
２Ｖのようなハイレベルとし、データ線Ｄ０にはこの活
性化される書き込みアンプＷＡにより６Ｖのようなハイ
レベルが供給される。メモリブロックＭＢ０のメモリセ
ルにおいては上記のようなホットエレクトロンを発生さ
せ、それをフローティングゲートに注入して上記のよう
にしきい値電圧を高く変化させる。このとき、書き込み
が行われない他のメモリブロックＭＢ１〜ＭＢｎにおい
ては、ソーススイッチ回路ＳＳ１〜ＳＳｎを通して所定
のバイアス電圧ＶＳが与えられる。これにより、書き込
みが行われないメモリブロックＭＢ１〜ＭＢｎのワード
線Ｗ０に結合され、消去状態の“１”に置かれてメモリ
セルＭ５，Ｍ６等においてはフローティングゲートとソ
ースとの電位差が小さくされてトンネル酸化膜を通した
トンネル電流が防止ないし大幅に制限できる。
の書き換え回数と消去状態のしきい値電圧の関係を示す
特性図である。図２のフラッシュタメモリにおいて、前
記同様に例えばメモリブロックＭＢ０のメモリセルＭ１
に書き込み（１→０）行うときには、ワード線Ｗ０を１
２Ｖのようなハイレベルとし、データ線Ｄ０にはこの活
性化される書き込みアンプＷＡにより６Ｖのようなハイ
レベルが供給される。メモリブロックＭＢ０のメモリセ
ルにおいては上記のようなホットエレクトロンを発生さ
せ、それをフローティングゲートに注入して上記のよう
にしきい値電圧を高く変化させる。このとき、書き込み
が行われない他のメモリブロックＭＢ１〜ＭＢｎにおい
ては、ソーススイッチ回路ＳＳ１〜ＳＳｎを通して所定
のバイアス電圧ＶＳが与えられる。これにより、書き込
みが行われないメモリブロックＭＢ１〜ＭＢｎのワード
線Ｗ０に結合され、消去状態の“１”に置かれてメモリ
セルＭ５，Ｍ６等においてはフローティングゲートとソ
ースとの電位差が小さくされてトンネル酸化膜を通した
トンネル電流が防止ないし大幅に制限できる。
【００５１】同図には、バイアス電圧ＶＳを０Ｖ、１
Ｖ、２Ｖ及び３Ｖにしたときのコンピータシュミレーシ
ョン結果が示されている。すなわち、上記バイアス電圧
ＶＳを従来のように０Ｖにしたときには、１０００回程
度の書き換えからしきい値電圧が増加して実質的に誤書
き込み状態にされてしまう。これに対して、バイアス電
圧ＶＳを１Ｖ、２Ｖ及び３Ｖに増加させると、その電圧
の増加に伴いしきい値電圧の上昇が減少し、３Ｖではし
きい値電圧の変化はみとめられない。
Ｖ、２Ｖ及び３Ｖにしたときのコンピータシュミレーシ
ョン結果が示されている。すなわち、上記バイアス電圧
ＶＳを従来のように０Ｖにしたときには、１０００回程
度の書き換えからしきい値電圧が増加して実質的に誤書
き込み状態にされてしまう。これに対して、バイアス電
圧ＶＳを１Ｖ、２Ｖ及び３Ｖに増加させると、その電圧
の増加に伴いしきい値電圧の上昇が減少し、３Ｖではし
きい値電圧の変化はみとめられない。
【００５２】図１０には、この発明に係るフラッシュメ
モリの書き換え回数と書き込み状態のしきい値電圧の関
係を示す特性図が示されている。同図においては、書き
込みが行われないメモリブロックの非選択のワード線で
の書き込みレベルの特性を求めたものである。すなわ
ち、バイアス電圧ＶＳを３Ｖ、４Ｖ、５Ｖ及び６Ｖのよ
うに高くした場合の影響を調べたものである。上記のよ
うな書き込みが行われない非選択のメモリブロックにお
ける共通ソース線の電位を高くすると、非選択のワード
線に結合されるメモリセルにおいては逆方向の電界が作
用する。すなわち、非選択のワード線の電位は０Ｖであ
り、ソースの電位が上記のように３Ｖ以上に高くされる
と、フローティングゲートとソース間に逆方向に電界が
作用して書き込み動作により書き込み状態“０”に置か
れたメモリセルのしきい値電圧が低下してしまう。言い
換えるならば、実質的に消去動作が行われることになっ
てしまう。
モリの書き換え回数と書き込み状態のしきい値電圧の関
係を示す特性図が示されている。同図においては、書き
込みが行われないメモリブロックの非選択のワード線で
の書き込みレベルの特性を求めたものである。すなわ
ち、バイアス電圧ＶＳを３Ｖ、４Ｖ、５Ｖ及び６Ｖのよ
うに高くした場合の影響を調べたものである。上記のよ
うな書き込みが行われない非選択のメモリブロックにお
ける共通ソース線の電位を高くすると、非選択のワード
線に結合されるメモリセルにおいては逆方向の電界が作
用する。すなわち、非選択のワード線の電位は０Ｖであ
り、ソースの電位が上記のように３Ｖ以上に高くされる
と、フローティングゲートとソース間に逆方向に電界が
作用して書き込み動作により書き込み状態“０”に置か
れたメモリセルのしきい値電圧が低下してしまう。言い
換えるならば、実質的に消去動作が行われることになっ
てしまう。
【００５３】以上のことから、ブロック消去動作を行う
フラッシュメモリにおいて、書き込み動作のときに非選
択のメモリブロックの共通ソース線に与えるバイアス電
圧には上限が存在することが判る。このことから、メモ
リセルのトンネル絶縁膜の膜圧や膜質及び、コントロー
ルゲートとフローティングゲートの寄生容量とフローテ
ィングゲートとソースとの寄生容量との容量比等を考慮
して、バイアス電圧ＶＳは一定の上限を持った電圧に設
定される。
フラッシュメモリにおいて、書き込み動作のときに非選
択のメモリブロックの共通ソース線に与えるバイアス電
圧には上限が存在することが判る。このことから、メモ
リセルのトンネル絶縁膜の膜圧や膜質及び、コントロー
ルゲートとフローティングゲートの寄生容量とフローテ
ィングゲートとソースとの寄生容量との容量比等を考慮
して、バイアス電圧ＶＳは一定の上限を持った電圧に設
定される。
【００５４】上記バイアス電圧ＶＳとして、ツェナーダ
イオード等を用いて定電圧とした場合には、電源電圧Ｖ
ＣＣの影響を受けない一定の電圧となる。上記のように
ソース電位が高くなりすぎると、書き込み状態のメモリ
セルに悪影響を及ぼしたり、ソース電位が低くなると消
去状態のメモリセルの保持特性の改善が弱くなる。それ
故、書き換え回数の保証のためには定電圧を用いること
が望ましい。
イオード等を用いて定電圧とした場合には、電源電圧Ｖ
ＣＣの影響を受けない一定の電圧となる。上記のように
ソース電位が高くなりすぎると、書き込み状態のメモリ
セルに悪影響を及ぼしたり、ソース電位が低くなると消
去状態のメモリセルの保持特性の改善が弱くなる。それ
故、書き換え回数の保証のためには定電圧を用いること
が望ましい。
【００５５】図７には、この発明に係るフラッシュメモ
リの他の一実施例の要部回路図が示されている。この実
施例では、メモリアレイが２つに分割されて２つのメモ
リブロックＭＢ０とＭＢ１の２つとされる。ワード線を
中央で分割して左右に切り離し、それぞれにワードドラ
イバとしてのレベル変換回路ＬＶＣ０ＬとＬＶＣ０Ｒを
設ける。上記のように２つに分けられたメモリブロック
ＭＢ０とＭＢ１に応じてソーススイッチ回路ＳＳ０とＳ
Ｓ１が設けられる。
リの他の一実施例の要部回路図が示されている。この実
施例では、メモリアレイが２つに分割されて２つのメモ
リブロックＭＢ０とＭＢ１の２つとされる。ワード線を
中央で分割して左右に切り離し、それぞれにワードドラ
イバとしてのレベル変換回路ＬＶＣ０ＬとＬＶＣ０Ｒを
設ける。上記のように２つに分けられたメモリブロック
ＭＢ０とＭＢ１に応じてソーススイッチ回路ＳＳ０とＳ
Ｓ１が設けられる。
【００５６】この構成では、例えはメモリブロックＭＢ
０に対して書き込みを行うときには、非選択にされるメ
モリブロックＭＢ１のワード線は全て非選択のロウレベ
ルにすることができる。それ故、非選択のメモリブロッ
クＭＢ１において、消去状態のメモリセルにおいてトン
ネル電流が流れることはない。これにより、非選択のメ
モリブロックＭＢ１では、前記のような中間バイアス電
圧ＶＳを与えることなく、書き込み動作のときにも読み
出し動作と同様にソース線の電位を回路の接地電位に設
定してもよい。このことから、ソーススイッチ回路ＳＳ
０は、大幅に簡略化できる。すなわち、消去動作以外の
ときには、ソース線の電位は回路の接地電位でよいか
ら、高電圧ＶＰＰを伝えるＰチャンネル型ＭＯＳＦＥＴ
Ｑ６のゲートには、ブロック選択信号Ｓ０と消去制御信
号ＥＲＡＳＥを受けるナンドゲート回路Ｇ１の出力信号
が供給され、回路の接地電位を伝えるＰチャンネル型Ｍ
ＯＳＦＥＴＱ５のゲートには、消去制御信号ＥＲＡＳＥ
を受けるインバータ回路Ｎ０の出力信号が供給される。
０に対して書き込みを行うときには、非選択にされるメ
モリブロックＭＢ１のワード線は全て非選択のロウレベ
ルにすることができる。それ故、非選択のメモリブロッ
クＭＢ１において、消去状態のメモリセルにおいてトン
ネル電流が流れることはない。これにより、非選択のメ
モリブロックＭＢ１では、前記のような中間バイアス電
圧ＶＳを与えることなく、書き込み動作のときにも読み
出し動作と同様にソース線の電位を回路の接地電位に設
定してもよい。このことから、ソーススイッチ回路ＳＳ
０は、大幅に簡略化できる。すなわち、消去動作以外の
ときには、ソース線の電位は回路の接地電位でよいか
ら、高電圧ＶＰＰを伝えるＰチャンネル型ＭＯＳＦＥＴ
Ｑ６のゲートには、ブロック選択信号Ｓ０と消去制御信
号ＥＲＡＳＥを受けるナンドゲート回路Ｇ１の出力信号
が供給され、回路の接地電位を伝えるＰチャンネル型Ｍ
ＯＳＦＥＴＱ５のゲートには、消去制御信号ＥＲＡＳＥ
を受けるインバータ回路Ｎ０の出力信号が供給される。
【００５７】図８には、この発明に係るフラッシュメモ
リの更に他の一実施例の要部回路図が示されている。こ
の実施例では、メモリアレイがワード線毎に複数ブロッ
クに分割される。すなわち、複数のワード線を単位とし
て１つのメモリブロックが構成される。このメモリブロ
ック内のメモリセルのソースは、共通化されてソース線
に接続される。それ故、特に制限されないが、ソース線
は前記実施例のようにデータ線と平行に延長されるので
はなく、ワード線と平行に延長されることがレイアウト
上便利となる。この構成では、ブロック選択信号は前記
のようなデータ線に対応したＹ系のアドレス信号に代え
て、Ｘ系のアドレス信号が用いられる。図示しないが、
メモリアレイのワード線を８分割して８個のメモリブロ
ックを構成するとき、ブロック選択信号は、Ｘ系のアド
レス信号のうちの上位３ビットのアドレス信号にを用い
て８通りのブロック選択信号が形成される。
リの更に他の一実施例の要部回路図が示されている。こ
の実施例では、メモリアレイがワード線毎に複数ブロッ
クに分割される。すなわち、複数のワード線を単位とし
て１つのメモリブロックが構成される。このメモリブロ
ック内のメモリセルのソースは、共通化されてソース線
に接続される。それ故、特に制限されないが、ソース線
は前記実施例のようにデータ線と平行に延長されるので
はなく、ワード線と平行に延長されることがレイアウト
上便利となる。この構成では、ブロック選択信号は前記
のようなデータ線に対応したＹ系のアドレス信号に代え
て、Ｘ系のアドレス信号が用いられる。図示しないが、
メモリアレイのワード線を８分割して８個のメモリブロ
ックを構成するとき、ブロック選択信号は、Ｘ系のアド
レス信号のうちの上位３ビットのアドレス信号にを用い
て８通りのブロック選択信号が形成される。
【００５８】この構成では、メモリアレイにおいて、選
択されるワード線は常に１本であるから、例えばメモリ
ブロックＭＢ０に対して書き込みを行うときには、非選
択にされる他のメモリブロックＭＢｎ等のワード線は全
て非選択のロウレベルにされる。それ故、他の非選択の
メモリブロックＢｎ等において、消去状態のメモリセル
においてトンネル電流が流れることはない。これによ
り、非選択のメモリブロックＭＢｎ等では、図２のよう
な中間バイアス電圧ＶＳを与えることなく、書き込み動
作のときにも読み出し動作と同様にソース線の電位を回
路の接地電位に設定してもよい。このことから、ソース
スイッチ回路ＳＳ０は、図７の実施例と同様に大幅に簡
略化できる。すなわち、消去動作以外のときには、ソー
ス線の電位は回路の接地電位でよいから、高電圧ＶＰＰ
を伝えるＰチャンネル型ＭＯＳＦＥＴＱ６のゲートに
は、ブロック選択信号Ｓ０と消去制御信号ＥＲＡＳＥを
受けるナンドゲート回路Ｇ１の出力信号が供給され、回
路の接地電位を伝えるＰチャンネル型ＭＯＳＦＥＴＱ５
のゲートには、消去制御信号ＥＲＡＳＥを受けるインバ
ータ回路Ｎ０の出力信号が供給される。
択されるワード線は常に１本であるから、例えばメモリ
ブロックＭＢ０に対して書き込みを行うときには、非選
択にされる他のメモリブロックＭＢｎ等のワード線は全
て非選択のロウレベルにされる。それ故、他の非選択の
メモリブロックＢｎ等において、消去状態のメモリセル
においてトンネル電流が流れることはない。これによ
り、非選択のメモリブロックＭＢｎ等では、図２のよう
な中間バイアス電圧ＶＳを与えることなく、書き込み動
作のときにも読み出し動作と同様にソース線の電位を回
路の接地電位に設定してもよい。このことから、ソース
スイッチ回路ＳＳ０は、図７の実施例と同様に大幅に簡
略化できる。すなわち、消去動作以外のときには、ソー
ス線の電位は回路の接地電位でよいから、高電圧ＶＰＰ
を伝えるＰチャンネル型ＭＯＳＦＥＴＱ６のゲートに
は、ブロック選択信号Ｓ０と消去制御信号ＥＲＡＳＥを
受けるナンドゲート回路Ｇ１の出力信号が供給され、回
路の接地電位を伝えるＰチャンネル型ＭＯＳＦＥＴＱ５
のゲートには、消去制御信号ＥＲＡＳＥを受けるインバ
ータ回路Ｎ０の出力信号が供給される。
【００５９】上記の構成では消去動作のときで、消去さ
れないメモリブロックに対しては、前記同様にソース線
がハイインピーダンス状態にされる。消去動作において
消去されないメモリブロックのソース線の電位を回路の
接地電位にしたいなら、例えば消去制御信号ＥＲＡＳＥ
とブロック選択の反転信号を受けるアンドゲート回路を
設け、その出力と上記インバータ回路Ｎ０の出力信号を
オアゲート回路を通してＭＯＳＦＥＴＱ５のゲートに供
給すればよい。
れないメモリブロックに対しては、前記同様にソース線
がハイインピーダンス状態にされる。消去動作において
消去されないメモリブロックのソース線の電位を回路の
接地電位にしたいなら、例えば消去制御信号ＥＲＡＳＥ
とブロック選択の反転信号を受けるアンドゲート回路を
設け、その出力と上記インバータ回路Ｎ０の出力信号を
オアゲート回路を通してＭＯＳＦＥＴＱ５のゲートに供
給すればよい。
【００６０】図１１には、この実施例のフラッシュメモ
リにおける消去モードのアルゴリズムの一例のフローチ
ャート図が示されている。同図において、実際の消去動
作に先立って同図に点線で示すような一連のプレライト
動作が実行される。すなわち、消去する前のメモリブロ
ックにおけるメモリセルの記憶情報、言い換えるなら
ば、記憶素子のしきい値電圧は、前記のような書き込み
の有無に従って高低さまざまである。上記のプレライト
動作は、電気的消去動作に先立って全記憶素子に対して
書き込みを行うことにより、未書き込みのメモリセルで
あるいわば消去状態のメモリセルに対して、この実施例
による内部自動消去動作が行われることによって負のし
きい値電圧になるメモリセルが発生するのを防ぐもので
ある。
リにおける消去モードのアルゴリズムの一例のフローチ
ャート図が示されている。同図において、実際の消去動
作に先立って同図に点線で示すような一連のプレライト
動作が実行される。すなわち、消去する前のメモリブロ
ックにおけるメモリセルの記憶情報、言い換えるなら
ば、記憶素子のしきい値電圧は、前記のような書き込み
の有無に従って高低さまざまである。上記のプレライト
動作は、電気的消去動作に先立って全記憶素子に対して
書き込みを行うことにより、未書き込みのメモリセルで
あるいわば消去状態のメモリセルに対して、この実施例
による内部自動消去動作が行われることによって負のし
きい値電圧になるメモリセルが発生するのを防ぐもので
ある。
【００６１】一般に電気的消去では消去を長時間続けた
ときのしきい値電圧は、熱平衡状態のしきい値電圧とは
異なり負の値となり得る。ＥＰＲＯＭのように紫外線で
消去を行う場合にはその記憶装置を製造した時のしきい
値に落ち着き、製造法により制御し得るとは対照的であ
る。上記のメモリセルではしきい値が負になると読み出
しに悪影響がでる。このプレライト動作は、ステップ
（１）において、個々のメモリセルを選択するためのア
ドレス信号をアドレスカウンタ回路で発生させるという
アドレス設定が行われる。
ときのしきい値電圧は、熱平衡状態のしきい値電圧とは
異なり負の値となり得る。ＥＰＲＯＭのように紫外線で
消去を行う場合にはその記憶装置を製造した時のしきい
値に落ち着き、製造法により制御し得るとは対照的であ
る。上記のメモリセルではしきい値が負になると読み出
しに悪影響がでる。このプレライト動作は、ステップ
（１）において、個々のメモリセルを選択するためのア
ドレス信号をアドレスカウンタ回路で発生させるという
アドレス設定が行われる。
【００６２】ステップ（２）において、書き込みパルス
を発生させて書き込み（プレライト）を行う。この書き
込みの後にステップ（３）において、上記アドレスカウ
ンタ回路をインクリメント（＋１）動作させるという、
アドレスインクリメントを行う。そして、ステップ
（４）において、最終アドレスか否かを判定して、最終
アドレスまで上記のプレライトが行われていない（Ｎ
Ｏ）の場合は、上記書き込みのステップ（２）に戻り書
き込みを行う。これを１つのメモリブロックの最終アド
レスまで繰り返して行うものである。なお、上記のよう
にアドレスインクリメント（３）の後に最終アドレスの
判定の有無を行うものであるため、実際に判定されるア
ドレスは最終アドレス＋１となるものである。
を発生させて書き込み（プレライト）を行う。この書き
込みの後にステップ（３）において、上記アドレスカウ
ンタ回路をインクリメント（＋１）動作させるという、
アドレスインクリメントを行う。そして、ステップ
（４）において、最終アドレスか否かを判定して、最終
アドレスまで上記のプレライトが行われていない（Ｎ
Ｏ）の場合は、上記書き込みのステップ（２）に戻り書
き込みを行う。これを１つのメモリブロックの最終アド
レスまで繰り返して行うものである。なお、上記のよう
にアドレスインクリメント（３）の後に最終アドレスの
判定の有無を行うものであるため、実際に判定されるア
ドレスは最終アドレス＋１となるものである。
【００６３】上記のようなプレライトが終了すると、以
下のような消去動作が実行される。ステップ（５）にお
いては、消去動作のためのアドレスの初期設定を行う。
この実施例では、ブロック単位での消去を行うため、こ
のアドレスの初期設定が是非とも必要とされる。このア
ドレス設定は、その後に行われる消去ベリファイのため
にも必要とされる。
下のような消去動作が実行される。ステップ（５）にお
いては、消去動作のためのアドレスの初期設定を行う。
この実施例では、ブロック単位での消去を行うため、こ
のアドレスの初期設定が是非とも必要とされる。このア
ドレス設定は、その後に行われる消去ベリファイのため
にも必要とされる。
【００６４】ステップ（６）では、ブロック一括消去の
ための消去パルスが発生される。この後、上記アドレス
設定に従いステップ（７）において、ベリファイ動作が
行われる。このベリファイ動作では、動作電圧が低電圧
ＶＣＣより更に低い、例えば３．５Ｖのような低い電圧
に切り替えられて前記のような読み出し動作が行われ
る。この読み出し動作において、読み出し信号が“０”
ならば、しきい値電圧が上記３．５Ｖ以下の消去状態に
されたものと認められるから、ステップ（８）において
アドレスインクリメントを行う。
ための消去パルスが発生される。この後、上記アドレス
設定に従いステップ（７）において、ベリファイ動作が
行われる。このベリファイ動作では、動作電圧が低電圧
ＶＣＣより更に低い、例えば３．５Ｖのような低い電圧
に切り替えられて前記のような読み出し動作が行われ
る。この読み出し動作において、読み出し信号が“０”
ならば、しきい値電圧が上記３．５Ｖ以下の消去状態に
されたものと認められるから、ステップ（８）において
アドレスインクリメントを行う。
【００６５】前記のプレライト動作と同様に最終アドレ
スか否かの判定を行い、最終アドレスでない場合（Ｎ
Ｏ）にはステップ（７）に戻り、上記同様なベリファイ
動作を行う。これを最終アドレスまで繰り返して行うこ
とにより、消去動作を終了する。この消去動作では、前
記のようにメモリブロックを一括消去するものであるた
め、ブロック内のメモリセルのうち書き込み動作によっ
て最もしきい値電圧が高くされたメモリセルにより消去
回数が決められる。すなわち、最もしきい値電圧が高く
されたメモリセルが、上記３．５Ｖで読み出しが可能、
すなわち低いしきい値電圧を持つまでステップ（６）に
おける消去パルスが、ステップ（７）のベリファイ結果
に基づいて行われるものとなる。このような制御された
消去動作により、メモリセルのしきい値電圧を負にする
ことなく、正確に所定の電圧に設定することができる。
スか否かの判定を行い、最終アドレスでない場合（Ｎ
Ｏ）にはステップ（７）に戻り、上記同様なベリファイ
動作を行う。これを最終アドレスまで繰り返して行うこ
とにより、消去動作を終了する。この消去動作では、前
記のようにメモリブロックを一括消去するものであるた
め、ブロック内のメモリセルのうち書き込み動作によっ
て最もしきい値電圧が高くされたメモリセルにより消去
回数が決められる。すなわち、最もしきい値電圧が高く
されたメモリセルが、上記３．５Ｖで読み出しが可能、
すなわち低いしきい値電圧を持つまでステップ（６）に
おける消去パルスが、ステップ（７）のベリファイ結果
に基づいて行われるものとなる。このような制御された
消去動作により、メモリセルのしきい値電圧を負にする
ことなく、正確に所定の電圧に設定することができる。
【００６６】図１２には、この発明に係るフラッシュメ
モリを用いたマイクロコンピュータシステムの一実施例
のブロック図が示されている。この実施例のマイクロコ
ンピュータシステムは、マイクロプロセッサＣＰＵを中
心として、プログラム等が格納されたＲＯＭ（リード・
オンリー・メモリ）、主メモリ装置として用いられるＲ
ＡＭ（ランダム・アクセス・メモリ）、入出力ポートＩ
／ＯＰＯＲＴ、この発明に係る前記一括消去型ＥＥＰＲ
ＯＭ、制御回路ＣＯＮＴＲＯＬＬＥＲを介して接続され
るモニターとして液晶表示装置又はＣＲＴ（陰極線管）
がアドレスバスＡＤＤＲＥＳＳ、データバスＤＡＴＡ
と、例示的に示され制御信号ＣＯＮＴＲＯＬを伝える制
御バスとによって相互に接続されてなる。
モリを用いたマイクロコンピュータシステムの一実施例
のブロック図が示されている。この実施例のマイクロコ
ンピュータシステムは、マイクロプロセッサＣＰＵを中
心として、プログラム等が格納されたＲＯＭ（リード・
オンリー・メモリ）、主メモリ装置として用いられるＲ
ＡＭ（ランダム・アクセス・メモリ）、入出力ポートＩ
／ＯＰＯＲＴ、この発明に係る前記一括消去型ＥＥＰＲ
ＯＭ、制御回路ＣＯＮＴＲＯＬＬＥＲを介して接続され
るモニターとして液晶表示装置又はＣＲＴ（陰極線管）
がアドレスバスＡＤＤＲＥＳＳ、データバスＤＡＴＡ
と、例示的に示され制御信号ＣＯＮＴＲＯＬを伝える制
御バスとによって相互に接続されてなる。
【００６７】この実施例では、上記表示装置ＬＣＤやＣ
ＲＴの動作に必要な１２Ｖ系電源ＲＧＵを、上記ＥＥＰ
ＲＯＭの高電圧ＶＰＰとしても利用する。このため、こ
の実施例では、電源ＲＧＵはマイクロプロセッサＣＰＵ
からの制御信号によって、読み出し動作のときに端子Ｖ
ＰＰをＶＣＣのような５Ｖに切り換える機能が付加され
る。また、図１３には、マイクロプロセッサＣＰＵとＥ
ＥＰＲＯＭに着目した各信号の接続関係が示されてい
る。
ＲＴの動作に必要な１２Ｖ系電源ＲＧＵを、上記ＥＥＰ
ＲＯＭの高電圧ＶＰＰとしても利用する。このため、こ
の実施例では、電源ＲＧＵはマイクロプロセッサＣＰＵ
からの制御信号によって、読み出し動作のときに端子Ｖ
ＰＰをＶＣＣのような５Ｖに切り換える機能が付加され
る。また、図１３には、マイクロプロセッサＣＰＵとＥ
ＥＰＲＯＭに着目した各信号の接続関係が示されてい
る。
【００６８】フラッシュメモリの端子ＣＥＢには、シス
テムアドレスのうちＥＥＰＲＯＭに割り当てられたアド
レス空間を示すアドレス信号をデコーダ回路ＤＥＣに供
給し、チップイネーブル信号ＣＥＢを発生させる。ま
た、タイミング制御回路ＴＣは、マイクロプロセッサＣ
ＰＵからのＲ／Ｗ（リード／ライト）信号、ＤＳＢ（デ
ータストローブ）信号及びＷＡＩＴ（ウエイト）信号を
受け、出力イネーブル信号ＯＥＢ、ライトイネーブル信
号ＷＥＢを発生させる。
テムアドレスのうちＥＥＰＲＯＭに割り当てられたアド
レス空間を示すアドレス信号をデコーダ回路ＤＥＣに供
給し、チップイネーブル信号ＣＥＢを発生させる。ま
た、タイミング制御回路ＴＣは、マイクロプロセッサＣ
ＰＵからのＲ／Ｗ（リード／ライト）信号、ＤＳＢ（デ
ータストローブ）信号及びＷＡＩＴ（ウエイト）信号を
受け、出力イネーブル信号ＯＥＢ、ライトイネーブル信
号ＷＥＢを発生させる。
【００６９】この実施例のマイクロコンピュータシステ
ムでは、フラッシュメモリが前記のような自動消去機能
を持つものであるため、マイクロプロセッサＣＰＵは、
フラッシュメモリをアドレス指定して信号ＣＥＢを発生
させるとともに上記信号Ｒ／Ｗ、ＤＳＢ及びＷＡＩＴの
組み合わせにモードを指定する信号ＯＥＢ、ＷＥＢ及び
信号ＣＥＢとデータバスＤＡＴＡを通してコマンドを発
生させる。この後は、フラッシュメモリが前記のように
内部で自動的な消去モードに入る。フラッシュメモリが
消去モードに入ると、前記のようにアドレス端子、デー
タ端子及び全コントロール端子がフリーになり、マイク
ロプロセッサＣＰＵから分離するものとなる。
ムでは、フラッシュメモリが前記のような自動消去機能
を持つものであるため、マイクロプロセッサＣＰＵは、
フラッシュメモリをアドレス指定して信号ＣＥＢを発生
させるとともに上記信号Ｒ／Ｗ、ＤＳＢ及びＷＡＩＴの
組み合わせにモードを指定する信号ＯＥＢ、ＷＥＢ及び
信号ＣＥＢとデータバスＤＡＴＡを通してコマンドを発
生させる。この後は、フラッシュメモリが前記のように
内部で自動的な消去モードに入る。フラッシュメモリが
消去モードに入ると、前記のようにアドレス端子、デー
タ端子及び全コントロール端子がフリーになり、マイク
ロプロセッサＣＰＵから分離するものとなる。
【００７０】したがって、マイクロプロセッサＣＰＵ
は、フラッシュメモリに対しては消去モードを指示する
だけで、その後はシステムバスを用いて他のメモリ装置
ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で情報の
授受を伴うデータ処理を実行することができる。これに
より、システムのスループットを犠牲にすることなく、
フラッシュメモリを、フルファンクション（バイト毎の
書き換え可能）のＥＥＰＲＯＭと同様にシステム中に置
いた状態での消去が可能になる。マイクロプロセッサＣ
ＰＵは、上記のような消去モードの指示をした後は、適
当な時間間隔で上記ＥＥＰＲＯＭに対してデータポーリ
ングモードを指定して、例えばデータバスのうちの端子
Ｄ７のレベルがロウレベル／ハイレベルの判定を行い消
去動作の終了の有無を判定し、消去が完了しフラッシュ
メモリに書き込むべきデータが存在するなら書き込みを
指示するものである。
は、フラッシュメモリに対しては消去モードを指示する
だけで、その後はシステムバスを用いて他のメモリ装置
ＲＯＭやＲＡＭ、あるいは入出力ポートとの間で情報の
授受を伴うデータ処理を実行することができる。これに
より、システムのスループットを犠牲にすることなく、
フラッシュメモリを、フルファンクション（バイト毎の
書き換え可能）のＥＥＰＲＯＭと同様にシステム中に置
いた状態での消去が可能になる。マイクロプロセッサＣ
ＰＵは、上記のような消去モードの指示をした後は、適
当な時間間隔で上記ＥＥＰＲＯＭに対してデータポーリ
ングモードを指定して、例えばデータバスのうちの端子
Ｄ７のレベルがロウレベル／ハイレベルの判定を行い消
去動作の終了の有無を判定し、消去が完了しフラッシュ
メモリに書き込むべきデータが存在するなら書き込みを
指示するものである。
【００７１】上記の実施例から得られる作用効果は、下
記の通りである。すわなち、 （１） トンネル絶縁膜を介したトンネル電流によって
フローティングゲートの蓄積電荷を消去させる不揮発性
記憶素子がマトリックス配置されてなり、同一ワード線
にコントロールゲートが結合される複数からなる不揮発
性記憶素子が複数ブロックに分割されてブロック毎での
上記消去が可能にされたメモリアレイを持つ不揮発性記
憶装置において、各ブロック毎に共通化された不揮発性
記憶素子のソース線に対して、書き込み時おいて選択さ
れたブロックに対しては回路の接地電位を与え、非選択
のブロックに対してはフローティングゲートとソース，
ドレイン間の電位差を小さくするような所定のバイアス
電圧を与え、消去時には所定の高電圧を与えるソースス
イッチ回路を設ける。この構成では、書き込み時におい
て非選択のブロックに対してはフローティングゲートと
ソース，ドレイン間の電位差を小さくするような所定の
バイアス電圧が与えられること、あるいはブロック毎に
ワード線とソース線が分割されることから、非選択のメ
モリブロックにおいて書き込み動作による不所望なトン
ネル電流の発生を防止又は低減させることができるとい
う効果が得られる。
記の通りである。すわなち、 （１） トンネル絶縁膜を介したトンネル電流によって
フローティングゲートの蓄積電荷を消去させる不揮発性
記憶素子がマトリックス配置されてなり、同一ワード線
にコントロールゲートが結合される複数からなる不揮発
性記憶素子が複数ブロックに分割されてブロック毎での
上記消去が可能にされたメモリアレイを持つ不揮発性記
憶装置において、各ブロック毎に共通化された不揮発性
記憶素子のソース線に対して、書き込み時おいて選択さ
れたブロックに対しては回路の接地電位を与え、非選択
のブロックに対してはフローティングゲートとソース，
ドレイン間の電位差を小さくするような所定のバイアス
電圧を与え、消去時には所定の高電圧を与えるソースス
イッチ回路を設ける。この構成では、書き込み時におい
て非選択のブロックに対してはフローティングゲートと
ソース，ドレイン間の電位差を小さくするような所定の
バイアス電圧が与えられること、あるいはブロック毎に
ワード線とソース線が分割されることから、非選択のメ
モリブロックにおいて書き込み動作による不所望なトン
ネル電流の発生を防止又は低減させることができるとい
う効果が得られる。
【００７２】（２） 分割されてなる１つのメモリブロ
ックにおいて、書き込み時に非選択のメモリブロックで
はワード線に高電圧が供給されないようなワード線及び
ソース線の構成にすることにより、非選択のメモリブロ
ックにおいて書き込み動作による不所望なトンネル電流
の発生を防止ができるという効果が得られる。 （３） 上記バイアス電圧として、書き込み時における
非選択のメモリブロックの不揮発性記憶素子において実
質的にトンネル放出電流が生じないような電位を上限と
することにより、ブロック消去が行われるフラッシュＥ
ＥＰＲＯＭにおける消去状態及び書き込み状態の情報保
持特性の改善を図ることができるという効果が得られ
る。
ックにおいて、書き込み時に非選択のメモリブロックで
はワード線に高電圧が供給されないようなワード線及び
ソース線の構成にすることにより、非選択のメモリブロ
ックにおいて書き込み動作による不所望なトンネル電流
の発生を防止ができるという効果が得られる。 （３） 上記バイアス電圧として、書き込み時における
非選択のメモリブロックの不揮発性記憶素子において実
質的にトンネル放出電流が生じないような電位を上限と
することにより、ブロック消去が行われるフラッシュＥ
ＥＰＲＯＭにおける消去状態及び書き込み状態の情報保
持特性の改善を図ることができるという効果が得られ
る。
【００７３】（４） 上記バイアス電圧として、電源電
圧及び書き込み電圧に対して実質的に依存性を持たない
ようにされた定電圧とすることにより、高い精度で不所
望なトンネル電流の発生を防止することができるという
効果が得られる。 （５） 消去が行われるメモリブロックは、消去に先立
ってメモリブロック内の全ての不揮発性記憶素子に対し
て書き込み動作を行うようにすることにより、未書き込
みのメモリセルが消去動作の実行によって負のしきい値
電圧を持つようにされることが防止できるという効果が
得られる。
圧及び書き込み電圧に対して実質的に依存性を持たない
ようにされた定電圧とすることにより、高い精度で不所
望なトンネル電流の発生を防止することができるという
効果が得られる。 （５） 消去が行われるメモリブロックは、消去に先立
ってメモリブロック内の全ての不揮発性記憶素子に対し
て書き込み動作を行うようにすることにより、未書き込
みのメモリセルが消去動作の実行によって負のしきい値
電圧を持つようにされることが防止できるという効果が
得られる。
【００７４】（６） トンネル絶縁膜を介したトンネル
電流によってフローティングゲートの蓄積電荷を消去さ
せる不揮発性記憶素子がマトリックス配置されてなり、
同一ワード線にコントロールゲートが結合される複数か
らなる不揮発性記憶素子が複数ブロックに分割されてブ
ロック毎での上記消去が可能にされたメモリアレイに対
して、上記１つのメモリブロックの不揮発性記憶素子の
書き込み動作のときに、非選択のメモリブロックにおけ
る不揮発性記憶素子が結合されるソース又はドレインに
フローティングゲートとソース，ドレイン間の電位差を
小さくするよう一定のバイアス電圧を与えるようにして
書き込みを行う方法を採ることにより、書き込み時にお
いて非選択のブロックに対してはフローティングゲート
とソース，ドレイン間の電位差を小さくするような所定
のバイアス電圧が与えられること、あるいはブロック毎
にワード線とソース線が分割されることから、非選択の
メモリブロックにおいて書き込み動作による不所望なト
ンネル電流の発生を防止又は低減させることができると
いう効果が得られる。
電流によってフローティングゲートの蓄積電荷を消去さ
せる不揮発性記憶素子がマトリックス配置されてなり、
同一ワード線にコントロールゲートが結合される複数か
らなる不揮発性記憶素子が複数ブロックに分割されてブ
ロック毎での上記消去が可能にされたメモリアレイに対
して、上記１つのメモリブロックの不揮発性記憶素子の
書き込み動作のときに、非選択のメモリブロックにおけ
る不揮発性記憶素子が結合されるソース又はドレインに
フローティングゲートとソース，ドレイン間の電位差を
小さくするよう一定のバイアス電圧を与えるようにして
書き込みを行う方法を採ることにより、書き込み時にお
いて非選択のブロックに対してはフローティングゲート
とソース，ドレイン間の電位差を小さくするような所定
のバイアス電圧が与えられること、あるいはブロック毎
にワード線とソース線が分割されることから、非選択の
メモリブロックにおいて書き込み動作による不所望なト
ンネル電流の発生を防止又は低減させることができると
いう効果が得られる。
【００７５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
記憶素子としては、ＥＰＲＯＭに用いられるスタックド
ゲート構造のＭＯＳトランジスタの他、書き込み動作も
トンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶素
子を用いるものであってもよい。書き込み／消去用の高
電圧ＶＰＰは、外部から供給される高電圧を用いるもの
に限定されない。すなわち、書き込み／消去時に流れる
電流が小さいならば、ＥＥＰＲＯＭの内部で低電圧ＶＣ
Ｃから公知のチャージポンプ回路等により昇圧したもの
を利用するものであってもよい。また、この内部昇圧電
源と外部高電圧ＶＰＰとを併用するものとしてもよい。
例に基づき具体的に説明したが、この発明は上記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。例えば、
記憶素子としては、ＥＰＲＯＭに用いられるスタックド
ゲート構造のＭＯＳトランジスタの他、書き込み動作も
トンネル現象を用いるＦＬＯＴＯＸ型の不揮発性記憶素
子を用いるものであってもよい。書き込み／消去用の高
電圧ＶＰＰは、外部から供給される高電圧を用いるもの
に限定されない。すなわち、書き込み／消去時に流れる
電流が小さいならば、ＥＥＰＲＯＭの内部で低電圧ＶＣ
Ｃから公知のチャージポンプ回路等により昇圧したもの
を利用するものであってもよい。また、この内部昇圧電
源と外部高電圧ＶＰＰとを併用するものとしてもよい。
【００７６】フラッシュメモリは、通常の書き込み／読
み出し等の制御を行う回路部分や、消去アルゴリズムを
制御する回路部分の構成は、上記のような動作シーケン
スを行うものであればどのような回路であってもかまわ
ない。前記のような消去アルゴリズムは、外部のマイク
ロプロセッサ等の指示により行うものであってもよい。
また、消去アルゴリズムを制御する回路は、ランダムロ
ジック回路によるもの他、プログラマブルロジックアレ
イ（ＰＬＡ）、マイクロコンピュータとソフトウェアの
組み込み、あるいは前記実施例のような非同期回路で構
成したが同期回路で構成しても構わない。このように、
上記の動作シーケンスを実現する回路は、種々の実施形
態を採ることができるものである。フラッシュＥＥＰＲ
ＯＭを構成するメモリアレイやその周辺回路の具体的回
路構成は、種々の実施形態を採ることができるものであ
る。さらに、ＥＥＰＲＯＭ等は、マイクロコンピュータ
等のようなディジタル半導体集積回路装置に内蔵されて
もよい。
み出し等の制御を行う回路部分や、消去アルゴリズムを
制御する回路部分の構成は、上記のような動作シーケン
スを行うものであればどのような回路であってもかまわ
ない。前記のような消去アルゴリズムは、外部のマイク
ロプロセッサ等の指示により行うものであってもよい。
また、消去アルゴリズムを制御する回路は、ランダムロ
ジック回路によるもの他、プログラマブルロジックアレ
イ（ＰＬＡ）、マイクロコンピュータとソフトウェアの
組み込み、あるいは前記実施例のような非同期回路で構
成したが同期回路で構成しても構わない。このように、
上記の動作シーケンスを実現する回路は、種々の実施形
態を採ることができるものである。フラッシュＥＥＰＲ
ＯＭを構成するメモリアレイやその周辺回路の具体的回
路構成は、種々の実施形態を採ることができるものであ
る。さらに、ＥＥＰＲＯＭ等は、マイクロコンピュータ
等のようなディジタル半導体集積回路装置に内蔵されて
もよい。
【００７７】この発明は、トンネル電流によりブロック
毎での選択的な消去動作が行われる不揮発性記憶装置及
び書き込み方式に広く利用できる。
毎での選択的な消去動作が行われる不揮発性記憶装置及
び書き込み方式に広く利用できる。
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、トンネル絶縁膜を介したト
ンネル電流によってフローティングゲートの蓄積電荷を
消去させる不揮発性記憶素子がマトリックス配置されて
なり、同一ワード線にコントロールゲートが結合される
複数からなる不揮発性記憶素子が複数ブロックに分割さ
れてブロック毎での上記消去が可能にされたメモリアレ
イを持つ不揮発性記憶装置において、各ブロック毎に共
通化された不揮発性記憶素子のソース線に対して、書き
込み時おいて選択されたブロックに対しては回路の接地
電位を与え、非選択のブロックに対してはフローティン
グゲートとソース，ドレイン間の電位差を小さくするよ
うな所定のバイアス電圧を与え、消去時には所定の高電
圧を与えるソーススイッチ回路を設けるるか、１つのメ
モリブロックにおいて、書き込み時に非選択のメモリブ
ロックではワード線に高電圧が供給されないようなワー
ド線及びソース線の構成にすることにより、書き込み時
において非選択のブロックに対してはフローティングゲ
ートとソース，ドレイン間の電位差を小さくするような
所定のバイアス電圧が与えられること、あるいはブロッ
ク毎にワード線とソース線が分割されることから、非選
択のメモリブロックにおいて書き込み動作による不所望
なトンネル電流の発生を防止又は低減させることができ
る。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、トンネル絶縁膜を介したト
ンネル電流によってフローティングゲートの蓄積電荷を
消去させる不揮発性記憶素子がマトリックス配置されて
なり、同一ワード線にコントロールゲートが結合される
複数からなる不揮発性記憶素子が複数ブロックに分割さ
れてブロック毎での上記消去が可能にされたメモリアレ
イを持つ不揮発性記憶装置において、各ブロック毎に共
通化された不揮発性記憶素子のソース線に対して、書き
込み時おいて選択されたブロックに対しては回路の接地
電位を与え、非選択のブロックに対してはフローティン
グゲートとソース，ドレイン間の電位差を小さくするよ
うな所定のバイアス電圧を与え、消去時には所定の高電
圧を与えるソーススイッチ回路を設けるるか、１つのメ
モリブロックにおいて、書き込み時に非選択のメモリブ
ロックではワード線に高電圧が供給されないようなワー
ド線及びソース線の構成にすることにより、書き込み時
において非選択のブロックに対してはフローティングゲ
ートとソース，ドレイン間の電位差を小さくするような
所定のバイアス電圧が与えられること、あるいはブロッ
ク毎にワード線とソース線が分割されることから、非選
択のメモリブロックにおいて書き込み動作による不所望
なトンネル電流の発生を防止又は低減させることができ
る。
【図１】この発明が適用された電気的一括消去型ＥＥＰ
ＲＯＭの一実施例を示すブロック図である。
ＲＯＭの一実施例を示すブロック図である。
【図２】この発明が適用されたフラッシュメモリの一実
施例を示すメモリアレイ部と主要な周辺回路の回路図で
ある。
施例を示すメモリアレイ部と主要な周辺回路の回路図で
ある。
【図３】ブロック選択信号発生回路の一実施例を示す回
路図である。
路図である。
【図４】バイアス電圧発生回路の他の一実施例を示す回
路図である。
路図である。
【図５】バイアス電圧発生回路の他の一実施例を示す回
路図である。
路図である。
【図６】バイアス電圧発生回路の更に他の一実施例を示
す回路図である。
す回路図である。
【図７】この発明が適用されたフラッシュメモリの他の
一実施例を示すメモリアレイ部と主要な周辺回路の回路
図である。
一実施例を示すメモリアレイ部と主要な周辺回路の回路
図である。
【図８】この発明が適用されたフラッシュメモリの更に
他の一実施例を示すメモリアレイ部と主要な周辺回路の
回路図である。
他の一実施例を示すメモリアレイ部と主要な周辺回路の
回路図である。
【図９】この発明に係るフラッシュメモリの書き換え回
数と消去状態のしきい値電圧の関係を示す特性図であ
る。
数と消去状態のしきい値電圧の関係を示す特性図であ
る。
【図１０】この発明に係るフラッシュメモリの書き換え
回数と書き込み状態のしきい値電圧の関係を示す特性図
が示されている。
回数と書き込み状態のしきい値電圧の関係を示す特性図
が示されている。
【図１１】この発明に係るフラッシュメモリにおける消
去モードのアルゴリズムの一例を示すフローチャート図
である。
去モードのアルゴリズムの一例を示すフローチャート図
である。
【図１２】この発明に係るフラッシュメモリを用いたマ
イクロコンピュータシステムの一実施例を示すブロック
図である。
イクロコンピュータシステムの一実施例を示すブロック
図である。
【図１３】マイクロプロセッサＣＰＵとフラッシュメモ
リとの接続関係を示すブロック図である。
リとの接続関係を示すブロック図である。
【図１４】従来技術のメモリセルの一例を説明するため
の構造断面図である。
の構造断面図である。
【図１５】ブロック単位での消去を行ったときの書き換
え回数と消去状態のしきい値電圧の関係を示す特性図で
ある。
え回数と消去状態のしきい値電圧の関係を示す特性図で
ある。
【図１６】この発明に先立って考えられたブロック単位
での消去を行うようにしたフラッシュメモリの一例を示
す要部回路図である。
での消去を行うようにしたフラッシュメモリの一例を示
す要部回路図である。
ＡＤＢ…アドレスバッファ、ＸＤＣ…Ｘ系デコーダ、Ｙ
ＤＣ…Ｙ系デコーダ、ＭＢ０〜ＭＢｎ…メモリブロッ
ク、ＹＧ…Ｙゲート、ＳＡ…センスアンプ、ＷＡ…書き
込みアンプ、ＩＯＢ…入出力回路、ＳＳ０〜ＳＳｎ…ソ
ーススイッチ回路、ＢＶＧ…バイアス電圧発生回路、Ｃ
ＬＧ…制御回路、ＬＶＣ０，ＬＶＣｍ…レベル変換回
路、ＣＰＵ…マイクロプロセッサ、ＲＯＭ…リード・オ
ンリー・メモリ、ＲＡＭ…ランダム・アクセス・メモ
リ、Ｉ／ＯＰＯＲＴ…入出力ポート、ＥＥＰＲＯＭ（Ｆ
ＬＡＳＨ）…フラッシュ不揮発性記憶装置、ＲＧＵ…１
２Ｖ系電源装置、ＬＣＤ…液晶表示装置、ＣＲＴ…陰極
線管、ＡＤＤＲＥＳＳ…アドレスバス、ＤＡＴＡ…デー
タバス、ＤＥＣ…デコーダ回路、ＴＣ…タイミング制御
回路、３…ドレイン、４…フローティングゲート、５…
ソース、６…コントロールゲート、７…薄い酸化膜（ト
ンネル酸化膜）、８…Ｐ型シリコン基板、９…Ｎ型拡散
層、１０…低濃度のＮ型拡散層、１１…Ｐ型拡散層。
ＤＣ…Ｙ系デコーダ、ＭＢ０〜ＭＢｎ…メモリブロッ
ク、ＹＧ…Ｙゲート、ＳＡ…センスアンプ、ＷＡ…書き
込みアンプ、ＩＯＢ…入出力回路、ＳＳ０〜ＳＳｎ…ソ
ーススイッチ回路、ＢＶＧ…バイアス電圧発生回路、Ｃ
ＬＧ…制御回路、ＬＶＣ０，ＬＶＣｍ…レベル変換回
路、ＣＰＵ…マイクロプロセッサ、ＲＯＭ…リード・オ
ンリー・メモリ、ＲＡＭ…ランダム・アクセス・メモ
リ、Ｉ／ＯＰＯＲＴ…入出力ポート、ＥＥＰＲＯＭ（Ｆ
ＬＡＳＨ）…フラッシュ不揮発性記憶装置、ＲＧＵ…１
２Ｖ系電源装置、ＬＣＤ…液晶表示装置、ＣＲＴ…陰極
線管、ＡＤＤＲＥＳＳ…アドレスバス、ＤＡＴＡ…デー
タバス、ＤＥＣ…デコーダ回路、ＴＣ…タイミング制御
回路、３…ドレイン、４…フローティングゲート、５…
ソース、６…コントロールゲート、７…薄い酸化膜（ト
ンネル酸化膜）、８…Ｐ型シリコン基板、９…Ｎ型拡散
層、１０…低濃度のＮ型拡散層、１１…Ｐ型拡散層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小森 和宏 東京都小平市上水本町５丁目20番１号 株式会社 日立製作所 武蔵工場内 (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 平３−230397（ＪＰ，Ａ) 特開 平３−250495（ＪＰ，Ａ) 特開 昭64−59698（ＪＰ，Ａ) 特開 昭62−40699（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 16/00 - 16/34
Claims (30)
- 【請求項１】 複数のワード線と、複数のデータ線と、
複数のソース線及び複数のメモリセルを具備するメモリ
アレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロック毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 上記ソース線に選択的に電位を供給する手段をさらに有
し、 上記手段は、上記メモリセルのいずれかに書き込みを行
なう時には、該書き込みの行なわれるメモリセルの属す
るメモリブロックのソース線に第１の電位を与え、上記
書き込みの行なわれるメモリセルの属さないメモリブロ
ックのソース線には第２の電位を与え、 上記複数のメモリセルのいずれかを消去する場合には、
消去を行なうメモリセルの属するメモリブロックのソー
ス線に第３の電位を与えるように構成されることを特徴
とする半導体記憶装置。 - 【請求項２】 請求項１において、 上記第２の電位は上記メモリセルのいずれかに書き込み
を行なう時に、上記書き込みが行なわれないメモリセル
のコントロールゲート電極とソース電極間の電位差を減
少させる電位であることを特徴とする半導体記憶装置。 - 【請求項３】 請求項１において、 上記半導体記憶装置は、メモリセルに情報を書き込む場
合に該メモリセルのコントロールゲート電極が結合され
たワード線に所定の電位を与えるものであり、上記第２
の電位は上記ワード線の電位よりも小さく、上記第１の
電位よりも大きくされることを特徴とする半導体記憶装
置。 - 【請求項４】 請求項１において、 上記第１の電位は回路の接地電位とされ、 上記第２の電位は３ボルトとされ、 上記第３の電位は１２ボルトとされることを特徴とする
半導体記憶装置。 - 【請求項５】 複数のワード線と、複数のデータ線と、
複数のソース線及び複数のメモリセルを具備するメモリ
アレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロック毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 バイアス電圧を発生する第１の手段と、 上記ソース線に選択的に電位を供給する第２の手段とを
さらに有し、 上記第１の手段は外部から電源電圧を受け、該電源電圧
の変動に依存しない一定電圧を発生し、 上記第２の手段は上記メモリセルのいずれかに書き込み
を行なう場合に、該書き込みが行なわれるメモリセルが
属するメモリブロック以外のメモリブロックのソース線
に上記一定電圧を供給することを特徴とする半導体記憶
装置。 - 【請求項６】 請求項５において、 上記第１の手段が発生する一定電圧は、書き込みの行な
われないメモリセルのコントロールゲート電極とソース
電極の電位差を小さくする値であることを特徴とする半
導体記憶装置。 - 【請求項７】 請求項６において、 上記第２の手段はさらに、上記メモリセルのいずれかに
書き込みを行なう場合に、該書き込みが行なわれるメモ
リセルが属するメモリブロックのソース線には回路の接
地電位を与え、上記メモリセルのいずれかを消去する場
合には、該消去されるメモリセルが属するメモリブロッ
クのソース線に所定の高電位を供給することを特徴とす
る半導体記憶装置。 - 【請求項８】 請求項５ないし請求項７のいずれかにお
いて、 上記第２の手段は、ツェナーダイオードを有し、上記ツ
ェナーダイオードはその一方の電極が接地電位にされ、
他方の電極が外部電源電圧を受けるようにされ、該ツェ
ナーダイオードが形成する電圧を抵抗手段により分圧す
ることにより上記一定電圧を得ることを特徴とする半導
体記憶装置。 - 【請求項９】 請求項５ないし請求項７のいずれかにお
いて、 上記第１の手段は、第１の電源と第２の電源の間に直列
に結合されたツェナーダイオードと、第１のＭＯＳＦＥ
Ｔと、第２のＭＯＳＦＥＴを有し、さらに第１の抵抗、
第２の抵抗及び第３のＭＯＳＦＥＴを有し、上記第３の
ＭＯＳＦＥＴのソースフォロワ出力を上記一定電圧とす
るバイアス発生回路を含み、 上記第１のＭＯＳＦＥＴは外部からの制御信号によりス
イッチ制御され、 上記第２のＭＯＳＦＥＴはそのゲート電極がドレイン電
極と接続されたダイオード形態にされ、 上記第１の抵抗及び第２の抵抗は上記第２のＭＯＳＦＥ
Ｔドレイン電極と上記第２の電源の間に直列に結合さ
れ、 上記第３のＭＯＳＦＥＴは、そのゲート電極が上記第１
及び第２の抵抗の接続点に結合されることを特徴とする
半導体記憶装置。 - 【請求項１０】 複数のワード線と、複数のデータ線
と、複数のソース線及び複数のメモリセルを具備するメ
モリアレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロック毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 上記ソース線に選択的に電位を供給する手段と、 外部からアドレス信号及び外部制御信号を受ける制御手
段とをさらに有し、 上記制御手段は、上記メモリセルのいずれかに書き込み
を行なう時には、該書き込みの行なわれるメモリセルの
属するメモリブロックのソース線に第１の電位を与え、 上記書き込みの行なわれるメモリセルの属さないメモリ
ブロックのソース線には第２の電位を与え、 上記複数のメモリセルのいずれかを消去する場合には、
消去を行なうメモリセルの属するメモリブロックのソー
ス線に第３の電位を与えるように上記手段を制御するこ
とを特徴とする半導体記憶装置。 - 【請求項１１】 請求項１０において、 上記制御手段は、アドレス信号を受け、上記複数のメモ
リブロックから該アドレス信号に対応したメモリブロッ
クを選択するブロック選択信号を発生し、 外部制御信号を受け、書き込みモードであることを示す
書き込み制御信号及び、消去モードであることを示す消
去制御信号を発生し、 上記手段は、上記ブロック選択信号、書き込み制御信号
及び消去制御信号を受け、上記書き込み制御信号が書き
込みモードであることを示す場合に、上記ブロック選択
信号により選択されたメモリブロックには第１の電位を
供給し、選択されないメモリブロックには第２の電位を
供給し、 上記消去制御信号により消去モードが示されている場合
には、上記共通ソース線に第３の電位を供給することを
特徴とする半導体記憶装置。 - 【請求項１２】 請求項１０又は請求項１１において、 上記第２の電位は上記メモリセルのいずれかに書き込み
を行う時に、上記書き込みの行なわれないメモリセルの
コントロールゲート電極とソース電極の電位差を小さく
する値であることを特徴とする半導体記憶装置。 - 【請求項１３】 請求項１０又は請求項１１において、 上記第１の電位は回路の接地電位とされ、 上記第２の電位は３ボルトとされ、 上記第３の電位は１２ボルトとされることを特徴とする
半導体記憶装置。 - 【請求項１４】 請求項１０において、 上記手段は電圧発生手段をさらに有し、 上記電圧発生手段は、上記制御手段から書き込み制御信
号を受け、上記書き込み制御信号により書き込みモード
が示された場合に、上記第２の電位としての電圧を発生
し、 該電圧は外部電源電圧の変動に依存しないものであるこ
とを特徴とする半導体記憶装置。 - 【請求項１５】 請求項１０において、 上記制御手段はさらに、外部信号を受け、上記アドレス
信号によって形成されるブロック選択信号を無効とし、
上記複数のメモリブロック全てを選択するブロック選択
信号を発生することを特徴とする半導体記憶装置。 - 【請求項１６】 複数のワード線と、複数のデータ線
と、複数のソース線及び複数のメモリセルを具備するメ
モリアレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロック毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 上記ソース線に選択的に電位を供給する手段をさらに有
し、 上記手段は、上記メモリセルのいずれかに書き込みを行
なう時には、該書き込みの行なわれるメモリセルの属す
るメモリブロックのソース線に第１の電位を与え、上記
書き込みの行なわれるメモリセルの属さないメモリブロ
ックのソース線には第２の電位を与え、 上記複数のメモリセルのいずれかを消去する場合には、
消去を行なうメモリセルの属するメモリブロックのソー
ス線に第３の電位を与え、 上記書き込みの行われるメモリセル以外のメモリセルに
接続される上記データ線は、信号が供給されないように
構成されることを特徴とする半導体記憶装置。 - 【請求項１７】 請求項１６において、 上記第２の電位は上記メモリセルのいずれかに書き込み
を行なう時に、上記書き込みが行なわれないメモリセル
のコントロールゲート電極とソース電極間の電位差を減
少させる電位であることを特徴とする半導体記憶装置。 - 【請求項１８】 請求項１６において、 上記半導体記憶装置は、メモリセルに情報を書き込む場
合に該メモリセルのコントロールゲート電極が結合され
たワード線に所定の電位を与えるものであり、上記第２
の電位は上記ワード線の電位よりも小さく、上記第１の
電位よりも大きくされることを特徴とする半導体記憶装
置。 - 【請求項１９】 請求項１６において、 上記第１の電位は回路の接地電位とされ、 上記第２の電位は３ボルトとされ、 上記第３の電位は１２ボルトとされることを特徴とする
半導体記憶装置。 - 【請求項２０】 複数のワード線と、複数のデータ線
と、複数のソース線及び複数のメモリセルを具備するメ
モリアレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロック毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 バイアス電圧を発生する第１の手段と、 上記データ線に選択的に書き込み電位を供給する電位供
給手段と、 上記ソース線に選択的に電位を供給する第２の手段とを
さらに有し、 上記第１の手段は外部から電源電圧を受け、該電源電圧
の変動に依存しない一定電圧を発生し、 上記第２の手段は上記メモリセルのいずれかに書き込み
を行なう場合に、該書き込みが行なわれるメモリセルが
属するメモリブロック以外のメモリブロックのソース線
に上記一定電圧を供給し、 上記電位供給手段は、上記メモリセルのいずれかに書き
込みを行う場合に、上記書き込みが行われるメモリセル
に接続される上記データ線に書き込み情報を供給し、該
書き込みが行われるメモリセル以外のメモリセルに接続
される上記データ線をオープン回路とすることを特徴と
する半導体記憶装置。 - 【請求項２１】 請求項２０において、 上記第１の手段が発生する一定電圧は、書き込みの行な
われないメモリセルのコントロールゲート電極とソース
電極の電位差を小さくする値であることを特徴とする半
導体記憶装置。 - 【請求項２２】 請求項２１において、 上記第２の手段はさらに、上記メモリセルのいずれかに
書き込みを行なう場合に、該書き込みが行なわれるメモ
リセルが属するメモリブロックのソース線には回路の接
地電位を与え、上記メモリセルのいずれかを消去する場
合には、該消去されるメモリセルが属するメモリブロッ
クのソース線に所定の高電位を供給することを特徴とす
る半導体記憶装置。 - 【請求項２３】 請求項２０ないし請求項２２のいずれ
かにおいて、 上記第１の手段は、ツェナーダイオードを有し、上記ツ
ェナーダイオードはその一方の電極が接地電位にされ、
他方の電極が外部電源電圧を受けるようにされ、該ツェ
ナーダイオードが形成する電圧を抵抗手段により分圧す
ることにより上記一定電圧を得ることを特徴とする半導
体記憶装置。 - 【請求項２４】 請求項２０ないし請求項２２のいずれ
かにおいて、 上記第１の手段は、第１の電源と第２の電源の間に直列
に結合されたツェナーダイオードと、第１のＭＯＳＦＥ
Ｔと、第２のＭＯＳＦＥＴを有し、さらに第１の抵抗、
第２の抵抗及び第３のＭＯＳＦＥＴを有し、上記第３の
ＭＯＳＦＥＴのソースフォロワ出力を上記一定電圧とす
るバイアス発生回路を含み、 上記第１のＭＯＳＦＥＴは外部からの制御信号によりス
イッチ制御され、 上記第２のＭＯＳＦＥＴはそのゲート電極がドレイン電
極と接続されたダイオード形態にされ、 上記第１の抵抗及び第２の抵抗は上記第２のＭＯＳＦＥ
Ｔドレイン電極と上記第２の電源の間に直列に結合さ
れ、 上記第３のＭＯＳＦＥＴは、そのゲート電極が上記第１
及び第２の抵抗の接続点に結合されることを特徴とする
半導体記憶装置。 - 【請求項２５】 複数のワード線と、複数のデータ線
と、複数のソース線及び複数のメモリセルを具備するメ
モリアレイを有し、 上記メモリセルはそのコントロール電極が上記ワード線
に結合され、そのドレイン電極が上記データ線に結合さ
れ、 上記メモリアレイは、複数のメモリブロックに分割さ
れ、上記ワード線は該複数のメモリブロックにかけて延
在され、 上記ソース線は上記メモリブロツク毎に該メモリブロッ
ク内のメモリセルのソース電極に共通に結合され、 上記ワード線及びソース線の電位変化により電気的に消
去及び書き込みが可能な半導体記憶装置であって、 上記ソース線に選択的に電位を供給する手段と、 上記複数のデータ線のそれぞれに接続されるスイッチ手
段と、 外部からアドレス信号及び外部制御信号を受ける制御手
段とをさらに有し、 上記制御手段は、上記メモリセルのいずれかに書き込み
を行なう時には、該書き込みの行なわれるメモリセルの
属するメモリブロックのソース線に第１の電位を与え、 上記書き込みの行なわれるメモリセルの属さないメモリ
ブロックのソース線には第２の電位を与え、 上記複数のメモリセルのいずれかを消去する場合には、
消去を行なうメモリセルの属するメモリブロックのソー
ス線に第３の電位を与えるように上記手段が制御され、 上記書き込みの行われるメモリセルに接続されるデータ
線に接続される上記スイッチ手段は、データ線に書き込
みデータを供給するよう制御され、該書き込みの行われ
るメモリセル以外のメモリセルに接続される上記データ
線に接続される上記スイッチ手段は開放状態となるよう
に制御されることを特徴とする半導体記憶装置。 - 【請求項２６】 請求項２５において、 上記制御手段は、アドレス信号を受け、上記複数のメモ
リブロックから該アドレス信号に対応したメモリブロッ
クを選択するブロック選択信号を発生し、 外部制御信号を受け、書き込みモードであることを示す
書き込み制御信号及び、消去モードであることを示す消
去制御信号を発生し、 上記手段は、上記ブロック選択信号、書き込み制御信号
及び消去制御信号を受け、上記書き込み制御信号が書き
込みモードであることを示す場合に、上記ブロック選択
信号により選択されたメモリブロックには第１の電位を
供給し、選択されないメモリブロックには第２の電位を
供給し、 上記消去制御信号により消去モードが示されている場合
には、上記共通ソース線に第３の電位を供給することを
特徴とする半導体記憶装置。 - 【請求項２７】 請求項２５又は請求項２６において、 上記第２の電位は上記メモリセルのいずれかに書き込み
を行う時に、上記書き込みの行なわれないメモリセルの
コントロールゲート電極とソース電極の電位差を小さく
する値であることを特徴とする半導体記憶装置。 - 【請求項２８】 請求項２５又は請求項２６において、 上記第１の電位は回路の接地電位とされ、 上記第２の電位は３ボルトとされ、 上記第３の電位は１２ボルトとされることを特徴とする
半導体記憶装置。 - 【請求項２９】 請求項２５において、 上記手段は電圧発生手段をさらに有し、 上記電圧発生手段は、上記制御手段から書き込み制御信
号を受け、上記書き込み制御信号により書き込みモード
が示された場合に、上記第２の電位としての電圧を発生
し、 該電圧は外部電源電圧の変動に依存しないものであるこ
とを特徴とする半導体記憶装置。 - 【請求項３０】 請求項２５において、 上記制御手段はさらに、外部信号を受け、上記アドレス
信号によって形成されるブロック選択信号を無効とし、
上記複数のメモリブロック全てを選択するブロック選択
信号を発生することを特徴とする半導体記憶装置。
Priority Applications (2)
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|---|---|---|---|
| JP34882291A JP3190082B2 (ja) | 1991-12-05 | 1991-12-05 | 半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34882291A JP3190082B2 (ja) | 1991-12-05 | 1991-12-05 | 半導体記憶装置 |
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|---|---|---|---|
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Family Cites Families (1)
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|---|---|
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