JPH0530000B2 - - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はメモリセルとして不揮発性トランジ
スタを使用し、特にメモリチツプが紫外線を透過
しない樹脂材料で封止され、一度のみデータの書
込みが可能にされた不揮発性半導体記憶装置に関
する。

（従来の技術） 紫外線によりデータの消去が行なえ、データの
再書込みが可能な読み出し専用メモリはEPROM
として良く知られている。第７図はこのような
EPROMでメモリセルとして使用される不揮発性
トランジスタの概略的な構造を示す断面図であ
る。このトランジスタは例えばＮチヤネルの場合
であり、ｐ型の半導体基板６１の表面にはn⁺型
拡散領域からなるソース６２及びドレイン６３が
設けられている。そしてこのソース６２とドレイ
ン６３間のチヤネル領域６４上には絶縁膜６５を
介してフローテイングゲート（浮遊ゲート）６６
が設けられ、さらにこのフローテイングゲート６
６上には絶縁膜６７を介してコントロールゲート
（制御ゲート）６８が設けられている。

このような構造のメモリセルでデータの書込み
を行なう場合には、ドレイン６３及びコントロー
ルゲート６８に高電位を印加する。なお、ソース
６２はアース電位に固定しておく。高電位が印加
されると、チヤネル領域６４のドレイン近傍に高
電界が加えられてチヤネルホツトエレクトロンが
発生する。このエレクトロンはコントロールゲー
ト６８に印加された高電位による電界によりフロ
ーテイングゲート６６に注入され、これによりデ
ータの書込みが行われる。

エレクトロンが注入された結果、フローテイン
グゲート６６のポテンシヤルが低下し、書込みを
行なう前に比べてコントロールゲート６８により
高い電位を印加しないとチヤネル領域６４に導電
チヤネル形成されなくなる。すなわち、コントロ
ールゲート６８からみたメモリセルの閾値電圧
Vth（以下、Vthcellと称する）が上昇する。デー
タの読み出し時、選択されたメモリセルのコント
ロールゲート６８には電源電圧Vccが印加される
が、データが書込まれているメモリセルでは
Vthcellが上昇しているので、このセルは非導通
状態、あるいは導通していてもセル電流がわずか
しか流れない状態となる。

ところで、このようなメモリセルのデータ書込
み量ΔVthcellは書込み時間Tpwに依存する。す
なわち、第８図の特性図に示すように、書込み時
間（logtpw）が長くなる程、書込み量
（ΔVthcell）も増加する。EPROMにおけるデー
タのプログラムは、通常、インテリジエントプロ
グラム方式により行われている。この方式は、あ
る長さのプログラムパルスを与えて書込みを行な
い、その後、データ読み出しを行なつてデータの
書込みが行われているかを判断（ベリフアイ）
し、選択セルにデータが書込まれているのが確認
されてから後、さらにプログラムパルスを追加し
て追加書込みを行なうものである。この追加書込
みにより書込み量をさらに増加させてセルのデー
タ書込み状態を安定させている。

他方、このようなEPROMの特性の一つにアド
レスアクセスタイムがある。このアドレスアクセ
スタイムとは、予めデータの書込みが行われたセ
ルをアドレス指定してデータの読み出しを行なう
際に、アドレス入力が切替わり出力データが
“１”レベルまたは“０”レベルに確定するまで
の時間をいう。そしてこのような時間を測定する
には、通常、チエツカーパターンが用いられる。
これはセルアレイにおいて隣接するメモリセルが
記憶しているデータを互いに異ならせるようにし
たものである。すなわち、記憶データが“１”レ
ベルのセルの行方向及び列方向で隣に位置してい
るセルには必ず“０”レベルのデータを書込み、
“０”レベルのセルの隣に位置しているセルには
必ず“１”レベルのデータを書込んだ後にアドレ
スアクセスタイムの測定を行なう。これ以降の説
明では、選択されたメモリセルが導通状態となる
ときにはその記憶データが“１”レベル、逆に非
導通状態となるときにはその記憶データが“０”
レベルであると仮定する。上記したように、アク
セスタイムはアドレス入力が切替わり、出力デー
タが“１”レベルまたは“０”レベルに確定する
までの時間をいうのであるが、出力データが
“１”レベルから“０”レベルあるいは“０”レ
ベルから“１”レベルに切替わるとき、すなわち
選択セルが導通状態から非導通状態あるいは非導
通状態から導通状態に切替わるときが最も遅くな
る。

また、EPROMチツプは、通常、ガラス窓がつ
いたセラミツク製のサーデイツプ型パツケージ内
に封入されている。そして、メモリセルに対する
データ書込みについは、書込み回路を内蔵させ、
外部から電源端子に書込み用の高電位Vppを印加
することにより行われる。他方、データの消去は
上記ガラス窓から紫外線を照射することにより行
われる。従つて、このようなEPROMではデータ
の書込み及び消去が何度でも行なえる。そして上
記のようなアドレスアクセスタイムの測定は、
EPROMチツプをパツケージ内に封入した後、メ
モリセルに上記のようなチエツカーパターンを記
憶させ、この後、“１”レベル、“０”レベルのデ
ータを交互に読み出すことにより全ての行方向及
び列方向のアクセスタイムの測定を行なつてい
る。

ところで、最近の不揮発性メモリではワンタイ
ムPROM（以下、OTPと称する）の需要が拡大し
つつある。OTPとは、従来のEPROMチツプを
ガラス窓がついていないプラスチツク製パツケー
ジ内に封入したものであり、EPROMに比べ安価
なパツケージを使用しているので、パツケージの
分だけコストを安くすることができるという特長
を持つ。しかし、サーデイツプ型パツケージとは
異なり、紫外線を照射するためのガラス窓がない
ために、一度データを書込んだならば二度と消去
できなくなる。従来のEPROMの用途のうち、一
度しかデータの書込みを行なわない使い方は約８
割もある。この場合、消去の機能は不必要となる
ため、より安価なプラスチツクパツケージに封入
したものでも十分、用途を果たすことができる。
そして将来的にはこのような用途には主として
OTPが使用されるようになると思われる。

しかしながら、OTPにも一つの問題がある。
それは製品の試験が十分に行なえなくなることで
ある。つまり、一度書込んだデータの消去ができ
ないため、チエツカーパターンのようなテストパ
ターンを書込むことができず、アクセスタイムの
測定を行なうことができない。このため、従来で
はチツプをパツケージに封入した後では不良品の
選別ができないという欠点がある。

（発明が解決しようとする問題点） このように一度しかデータの書込みが行なえな
い従来の不揮発性半導体記憶装置では、アクセス
タイムの測定が行なえないために不良品の選別が
できないという問題がある。

そこでこの発明では、データの書込みが一度し
か行なえなくとも、アクセスタイムを測定するこ
とができ、従つて不良品の選別を行なうことがで
きる不揮発性半導体記憶装置を提供することを目
的とする。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体記憶装置は、複数の
ワード線と、複数のビツト線と、上記ワード線と
ビツト線が交差する位置に配置される不揮発性ト
ランジスタからなるメモリセルと、外部から入力
されるアドレス信号に基づき上記ワード線を選択
駆動する第１の選択手段と、外部から入力される
アドレス信号に基づき上記ビツト線を選択する第
２の選択手段と、第１の外部端子に入力される信
号に基づいてテストモードを設定するテストモー
ド設定手段と、テストモード時に、第２の外部端
子に入力される信号が第１の電位にされていると
きには上記第１の選択手段による全てのワード線
の選択動作を禁止し、この信号が第１の電位から
第２の電位に変化したときはそのときの入力アド
レス信号に対応した一つのワード線の駆動を開始
するように上記第１の選択手段を制御する制御手
段とから構成されている。

（作用） メモリセルのアクセスタイムは各セルをアドレ
ス指定してデータの読み出しを行ない、その最悪
の値をもつてアクセスタイムとしている。そして
メモリセルの特性がアクセスタイムを決定すると
いつていい。メモリセルの特性は“１”読みの特
性と“０”読みの特性とに分けて考えられる。こ
こで、“１”読みの特性とは、書込みを行なわな
いセルが導通状態にされたときのセル電流のこと
であり、セル電流が多い程アクセスタイムは速く
なる。また、プロセスのばらつきにより電流が少
ないセルがあると、そのセルをアドレス指定した
ときのアクセスタイムが最悪となる。他方の
“０”読みの特性は、メモリセルの書込み状態、
すなわちメモリセルの閾値電圧Vthcellのシフト
量ΔVthcellに大きく依存する。ΔVthcellが十分
に大きくないと、選択された“０”状態のメモリ
セルが非導通とならずに電流が流れ、最悪の場合
には記憶データを“０”状態と判断できなくな
る。また、それ程ではなくても、“０”読みのア
クセスタイムの劣化は避けられない。

ところで、“０”状態のセルは、上述したよう
に書込み時間が長い程、Vthcellも上がり、安定
した“０”状態となる。そして前記のようなイン
テリジエントプログラム方式を用いれば、“０”
状態と判断されるVthcellよりも十分に高い閾値
電圧が保障される訳であるから、直流的に不安定
な、あるいはアクセスタイムを劣化するような
“０”状態のセルは存在しないと考えても良い。
従つて、アクセスタイムの測定が必要なセルは、
選択時に導通状態になるセル、すなわち“１”状
態のセルのみである。そこで不良品の選別を行な
うにはこのようなセルのアクセスタイムが測定で
きればよいことになる。

そこでこの発明の不揮発性半導体記憶装置で
は、“１”状態のセルのアクセスタイムを測定す
るため、テストモード設定手段により第１の外部
端子に入力される信号に基づいてテストモードを
設定し、この手段によるテストモードの設定時に
第２の外部端子に入力される信号が第１の電位に
されているときには第１の選択手段による全ての
ワード線の選択動作を禁止し、この信号が第２の
電位にされたときにそのときの入力アドレスに対
応したワード線の駆動を開始するように制御手段
で第１の選択手段を制御するようにしている。

（実施例） 以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの発明に係る不揮発性半導体
記憶装置の構成を示すブロツク図である。図にお
いて、WL１ないしWLnはワード線、BL１ない
しBLmはビツト線、１０はメモリセルアレイで
ある。上記各ワード線WLと各ビツト線BLとの
交差点にはそれぞれ、前記第７図に示すような構
造の不揮発性トランジスタからなるメモリセルＭ
が設けられている。これら各メモリセルＭのコン
トロールゲートは対応するワード線WLに、ドレ
インは対応するビツト線BLにそれぞれ接続され
ており、ソースはアース電位Vssに接続されてい
る。

１１は行デコーダであり、この行デコーダ１１
は行アドレスバツフア１２からの出力信号に応じ
ていずれか一つのワード線WLを選択的に駆動す
る。この行デコーダ１１の動作はコントロール回
路１３からの出力信号によつて制御される。

上記行アドレスバツフア１２は、外部から入力
される行アドレス信号に基づき、これらの信号と
同相及び逆相の行アドレス信号をそれぞれ形成し
て上記行デコーダ１１に供給する。

上記コントロール回路１３にはチツプイネーブ
ル端子１４に入力されるチツプイネーブル信号
CE及びアウトプツトイネーブル端子１５に入力
されるアウトプツトイネーブル信号が供給さ
れる。チツプイネーブル信号はこの記憶装置
全体の動作を可能ならしめるために使用される制
御信号であり、他方のアウトプツトイネーブル信
号は上記メモリセルＭからの読み出しデータ
を記憶装置の外部に出力ならしめるために使用さ
れる制御信号である。このコントロール回路１３
は、上記チツプイネーブル信号のレベルが通
常の“１”レベル（電源電位Vcc）もしくは
“０”レベル（アース電位Vss）にされている場
合には通常動作モードを設定し、信号が通常
のVccよりも高電位であるVppレベルにされてい
る場合にはテストモードを設定する。さらにコン
トロール回路１３は、上記信号によりテスト
モードが設定されている際に、アウトプツトイネ
ーブル信号のレベルに応じて信号のレベ
ルを設定する。

１６はそれぞれの一端が上記各ビツト線BLに
接続され、他端がノード１７に共通に接続されて
いるビツト線選択用トランジスタである。

１８は列デコーダであり、この列デコーダ１８
は列アドレスバツフア１９からの出力信号に応じ
ていずれか一つのビツト線選択用トランジスタ１
６のゲートを選択的に駆動する。

上記列アドレスバツフア１９は、外部から入力
される列アドレス信号に基づき、これらの信号と
同相及び逆相の列アドレス信号をそれぞれ形成し
て上記列デコーダ１８に供給する。

２０は上記ノードの電位を増幅して前記メモリ
セルＭの記憶データを検出するセンスアンプであ
る。

２１はこのセンスアンプ２０で検出されたデー
タを記憶装置の外部にDoutとして出力する出力
バツフアであり、出力バツフア２１のデータ出力
動作は前記アウトプツトイネーブル信号に基
づいて行われる。なお、図示しないが、上記チツ
プイネーブル信号によりセンスアンプ２０な
どの動作が制御され、非選択時の電流消費量が低
減化されるようになつている。また、図示しない
が、上記ノード１７にはデータ読み出し時に使用
される負荷回路が接続されている。

第２図は上記コントロール回路１３の具体的な
構成を示す回路図である。

図において、前記チツプイネーブル端子１４と
アース電位Vssとの間には、２個のＰチヤネル
MOSトランジスタ４１，４２及び１個のＮチヤ
ネルMOSトランジスタ４３が直列接続されてい
る。そしてトランジスタ４１のゲートはこのトラ
ンジスタ４１と上記トランジスタ４２の直列接続
点に接続され、トランジスタ４２と４３のゲート
には電源電位Vccが供給されている。またトラン
ジスタ４２と４３の直列接続点にはインバータ４
４の入力端子が接続されており、このインバータ
４４の出力信号が通常動作モード及びテストモー
ドを区別するためのモード信号MODにされてい
る。またこのモード信号MODはオアゲート４５
に供給される。このオアゲート４５には前記アウ
トプツトイネーブル端子１５に入力されるチツプ
イネーブル信号が供給される。そしてこのオ
アゲート４５から前記信号が出力される。

第３図は上記行デコーダ１１の１ビツト分の具
体的な構成を構成を示す回路図である。この行デ
コーダは、前記行アドレスバツフア１２から出力
される複数ビツトの行アドレス信号及び上記信号
OTPが入力されるナンドゲート５１と、このナ
ンドゲート５１の出力信号を反転するインバータ
５２とから構成されている。

次に上記のような構成の装置の動作を説明す
る。

まず、データ書込み後の通常動作モードのとき
のデータ読み出しは第４図のタイミングチヤート
のようにして行われる。すなわち、入力アドレス
Addreが変化した後、チツプイネーブル信号
が“１”レベルから“０”レベルに変化してアク
テイブにされると、この後、入力アドレスに対応
したメモリセルＭから記憶データが読み出され、
センスアンプ２０で検出される。さらにこの後、
アウトプツトイネーブル信号が“１”レベル
から“０”レベルに変化してアクテイブにされる
と、この後、出力バツフア２１が動作し、図中斜
線で示した無効データ期間の経過後にデータ
Doutが出力される。

他方、前記アドレスアクセスタイムの測定を行
なうためのテストモードのときのデータ読み出し
は第５図のタイミングチヤートのようにして行わ
れる。なお、このテストモードのときのデータ読
み出しは、データがプログラムされる前に行われ
る。

すなわち、まず、ある入力アドレスAddreが入
力され、この後、チツプイネーブル信号が
“１”レベル、“０”レベル（図中、破線を施した
部分）以上の高電位にされる。このときアウトプ
ツトイネーブル信号は“０”レベルにされて
いる。このとき、入力アドレスに対応したワード
線WLは駆動されない。他方、特定のビツト線
BLがビツト線選択用トランジスタ１６を介して
電源電位により充電される。このため、実質上
“０”状態のデータ読み出し状態にされ、“０”状
態のデータがDoutとして出力される。次にアウ
トプツトイネーブル信号が“１”レベルに変
化される。このとき、上記入力アドレスに対応し
たワード線WLの駆動が開始される。ここで選択
されるメモリセルＭはデータの書込みが行われて
おらず閾値電圧が元の低い状態にされている。こ
のため、実質上“１”状態のデータ読み出し動作
が行われ、“１”レベルのデータDoutが出力され
る。そしてこのときのアクセスタイムtaccは、ア
ウトプツトイネーブル信号が“１”レベルに
変化した後から“１”レベルのデータDoutが出
力されるまでの時間として測定される。この後、
アウトプツトイネーブル信号が再び“０”レ
ベルにされた後に入力アドレスAddreが切替えら
れ、“０”読み及び“１”読みが行われる。

次に詳細な動作を説明する。

まず、第２図の回路において、端子１４の信号
CEの電位がVcc＋2Vthp（ただし、VthpはＰチヤ
ネルMOSトランジスタの閾値電圧）以上にされ
ている場合、ＰチヤネルMOSトランジスタ４２
が導通してインバータ４４の入力端子の電位が
Vss以上となり、インバータ４４から出力される
信号MODが“０”レベルになる。このとき、テ
ストモードが設定される。そしてこの信号MOD
が“０”レベルにされているテストモードのと
き、端子１５の信号が“０”レベルにされて
いる場合、信号も“０”レベルにされる。
このとき、行デコーダ１１の動作が禁止され、入
力アドレス信号Addreにかかわらず全てのワード
線WLが“０”レベルにされる。他方、ビツト線
BLについてはそのときの入力アドレス信号
Addreに対応したものがビツト線選択用トランジ
スタ１６により選択されており、このビツト線
BLは図示しない負荷回路により電源電位に充電
されている。このため、このビツト線BLは、非
導通状態となつているメモリセルＭが選択され、
このセルからの記憶データが読み出された状態と
等価な状態にされる。このとき、センスアンプ２
０は“０”レベルのデータを検出し、この検出デ
ータが出力バツフア２１から出力される。

次に信号が“１”レベルにされる。すると
この後、信号も“１”レベルになる。この
とき、行デコーダ１１の禁止状態が解除され、入
力アドレス信号Addreに対応したデコード信号が
“１”レベルにされ、これに対応したワード線
WLが“１”レベルに駆動される。他方、ビツト
線BLについてはそのときの入力アドレス信号
Addreに対応したものがビツト線選択用トランジ
スタ１６により選択されており、このときも図示
しない負荷回路により電源電位に充電されてい
る。ワード線WLが“１”レベルに駆動されるこ
とにより、そこに接続されている全てのメモリセ
ルＭが導通し、予め電源電位に充電されているビ
ツト線BLはこのメモリセルＭを介して放電され
る。従つて、ビツト線BLの電位は低下する。こ
の電位低下がセンスアンプ２０によつて検出され
ることにより“１”レベルのデータが出力バツフ
ア２１から出力される。以下、アドレスAddreを
変え、同様な動作を各メモリセルＭについて繰り
返し行なうことにより、チエツカーパターンを読
み出す場合と同様のデータ読み出しが行われる。

ここで、通常の記憶装置における“１”読みの
アドレスアクセスタイムtaccは、行アドレスバツ
フアによる信号遅れ時間、行デコーダによる信号
遅れ時間、ワード線における信号遅れ時間、ビツ
ト線における信号遅れ時間、センスアンプによる
信号遅れ時間、出力バツフアによる信号遅れ時間
の合計の時間となる。ところが、この実施例装置
の場合には、行アドレスバツフア１２による信号
遅れ時間の代わりに、信号が変化してから信
号が変化するまでのコントロール回路１３
での信号遅れ時間が含まれる。ところが、アドレ
スアクセスタイムを決定する重要な要因であるワ
ード線における信号遅れ時間と、セル電流のばら
つきを含むビツト線における信号遅れ時間はこの
実施例装置の場合も必ず含まれる。従つて、この
実施例装置で信号が変化してから“１”レベ
ルのデータが出力されるまでの時間をアクセスタ
イムtaccとして測定し、この測定結果に基づいて
不良品の判定、選別を行なつても、十分に正しく
行なうことができるのである。

すなわち、OTPのようにデータの書込みが一
度しか行なえなくともアクセスタイムを測定する
ことができ、不良品選別を行なうことができる。

［発明の効果］ 以上説明したようにこの発明によれば、データ
の書込みが一度しか行なえない場合でもアクセス
タイムを測定することができ、従つて不良品の選
別を行なうことができる不揮発性半導体記憶装置
を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例装置の構成を示す
ブロツク図、第２図及び第３図はそれぞれ上記実
施例装置の一部を具体的に示す回路図、第４図な
いし第６図はそれぞれ上記実施例のタイミングチ
ヤート、第７図は不揮発性トランジスタの構造を
示す断面図、第８図は上記不揮発性トランジスタ
の書込み特性を示す図である。 １０…メモリセルアレイ、１１…行デコーダ、
１２…行アドレスバツフア、１３…コントロール
回路、１４…チツプイネーブル端子、１５…アウ
トプツトイネーブル端子、１６…ビツト線選択用
トランジスタ、１８…列デコーダ、１９…列アド
レスバツフア、２０…センスアンプ、２１…出力
バツフア、WL…ワード線、BL…ビツト線、Ｍ
…メモリセル。

Claims (1)

1. 【特許請求の範囲】 １ 複数のワード線と、 複数のビツト線と、 上記ワード線とビツト線が交差する位置に配置
   される不揮発性トランジスタからなるメモリセル
   と、 外部から入力されるアドレス信号に基づき上記
   ワード線を選択駆動する第１の選択手段と、 外部から入力されるアドレス信号に基づき上記
   ビツト線を選択駆動する第２の選択手段と、 第１の外部端子に入力される信号に基づいてテ
   ストモードを設定するテストモード設定手段と、 テストモード時に、第２の外部端子に入力され
   る信号が第１の電位にされているときには上記第
   １の選択手段による全てのワード線の選択動作を
   禁止し、この信号が第１の電位から第２の電位に
   変化したときはそのときの入力アドレス信号に対
   応した一つのワード線の駆動を開始するように上
   記第１の選択手段を制御する制御手段とを具備
   し、 上記第２の外部端子に入力される信号が第１の
   電位から第２の電位に変化した後から次に上記メ
   モリセルからの読み出しデータが出力されるまで
   の時間をアクセスタイムとして測定できるように
   したことを特徴とする不揮発性半導体記憶装置。 (2) 前記テストモード設定手段は、前記第１の外
   部端子に入力される３値信号がいずれか一つの値
   にされた際にテストモードを設定するように構成
   されている特許請求の範囲第１項に記載の不揮発
   性半導体記憶装置。 ３ 前記制御手段が、前記第２の外部端子に入力
   される信号を前記アドレス信号の一部としてデコ
   ードするアドレスデコード回路である特許請求の
   範囲第１項に記載の不揮発性半導体記憶装置。