JP2525775B2 - 不揮発性半導体メモリ - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は電気的にデータの書込みが可能なプログラ
マブルROMなどの不揮発性半導体メモリに係り、特に一
度しかデータの書込みを行なわないような用途に使用さ
れるものの電気的試験が容易に行なえるような機能を付
加した不揮発性半導体メモリに関する。

（従来の技術） 現在、最もよく用いられている不揮発性半導体メモリ
（プログラマブルROM:以下、PROMと称する）としては、
電気的にデータを書込みかつ紫外線照射によりデータの
消去を行なういわゆるUV-EPROMがある。ところで、一般
にこのようなUV-EPROMに対してデータを何度も書き込ん
だり消去したりすることは極めて少なく、大部分は一度
しかデータの書込みを行なわないことが知られている。
しかし、よく知られているようにUV-EPROMではメモリセ
ルに紫外線を照射する必要から、紫外線を透過するガラ
ス窓を備えたパッケージにメモリチップが封入されてい
る。しかし、このようなパッケージは高価である。この
ため、一度しかデータの書込みを行なわず、データ消去
の必要がないものについては、紫外線照射用の窓が備え
られていない安価なプラスチック製のパッケージに封入
するようにしている。このようなUV-EPROMは特にワンタ
イムPROMと称されている。従って、このワンタイムPROM
ではデータの書込み行なった後にデータ消去を行なうこ
とはできない。

ところで、一般に半導体メモリでは、メモリチップを
パッケージ内に封入した後に、所定のデータが書込まれ
た状態でデータ読み出し速度、消費電流など、種々の電
気的特性が所定の規定値を満足しているかがテストされ
る。そして、規定値を満足していないものがあれば取り
除かれ、満足しているもののみがデータ消去が行われた
後、製品として出荷される。しかし、プラスチックパッ
ケージに封入されているワンタイムPROMでは一度データ
を書き込むとデータ消去が行なえないので、上記のよう
なテストを行なうことはできない。すなわち、使用者が
任意のデータを書き込むため、何のデータも書込まれて
いないものを製品として出荷する必要がある。

そこで、従来では上記のようなテストを行なうため、
メモリチップをパッケージに封入する前に、すなわちウ
エハの段階でデータ書込みを行ない、しかる後にデータ
読み出しを行なって読み出し速度をチェックし、データ
消去後に所定の読み出し速度を満足しているものをパッ
ケージに封入するようにしている。ところが、この方法
ではウエハ段階でテストを行なうために、パッケージに
封入する前と後とではわずかに読み出し速度に差が生じ
る。従って、読み出し速度が規定値を超えるものを確実
に除去するため、上記のウエハ段階のテストでは読み出
し速度の設定値を速めに設定し、これよりも遅いものを
除去するようにしている。このため、製品の歩留りが悪
くなり、製造価格が高価となる欠点がある。また、メモ
リチップをパッケージに封入する際にもメモリチップに
ダメージが与えられ、ある確率で封入後のメモリに不良
品が発生することが知られている。このようなメモリに
対して使用者がデータのプログラム（書込み）を行なっ
た場合、データの読み出し速度が異常に遅くなったり、
誤ったデータが読み出される恐れが生じる。従って、ワ
ンタイムPRMでもパッケージに封入された後にテストを
行なうことは必要不可欠である。

（発明が解決しようとする問題点） このように、一度しかデータの書込みを行なわず、デ
ータ消去を行なわない従来の不揮発性半導体メモリは歩
留りが悪く、製造価格が高価になるという欠点があり、
かつパッケージに封入された後では電気的特性のテスト
を行なうことができないという欠点がある。

この発明は上記のような事情を考慮してなされたもの
であり、その目的は一度しかデータの書込みを行なわ
ず、データ消去を行なわないものにおいて、製造価格を
安価にすることができ、かつパッケージに封入された後
でも電気的特性のテストを行なうことができる不揮発性
半導体メモリを提供することにある。

［発明の構成］ （問題点を解決するための手段） この発明の不揮発性半導体メモリは、不揮発性トラン
ジスタからなるメモリセルが接続された複数の行線と、
外部アドレスが供給される一つの外部端子に供給され、
通常動作時にこの外部端子に供給される電圧範囲以外の
高電圧を検出する高電圧検出手段と、外部アドレスが供
給され、上記高電圧検出手段で高電圧が検出された際に
は内部アドレスの値を外部アドレスとは無関係な所定値
に設定するとともに、この高電圧が低下した後は外部ア
ドレスに基づいて内部アドレスを発生するアドレスバッ
ファと、上記アドレスバッファで発生される内部アドレ
スに応じて上記行線を選択し、内部アドレスの値が所定
値に設定された際には上記全ての行線を非選択状態に設
定する行デコーダと、上記メモリセルからの読み出しデ
ータが伝達される列線と、上記列線に対し列選択用の第
１のトランジスタを介して接続された第１のノードと、
上記第１のノードの電位に基づき上記メモリセルに記憶
されているデータを検出するデータ検出手段と、電源電
圧の値よりも低い直流バイアス電圧を発生する直流バイ
アス電圧発生回路と、上記第１のノードと上記データ検
出手段の入力ノードとの間に電流通路が挿入され、ゲー
トに上記直流バイアス電圧が供給される第２のトランジ
スタと、上記第１のノードと上記電源電圧の供給ノード
との間に電流通路が挿入され、ゲートに上記直流バイア
ス電圧が供給される負荷用の第３のトランジスタと、上
記データ検出手段の入力ノードと上記電源電圧の供給ノ
ードとの間に電流通路が挿入された負荷用の第４のトラ
ンジスタとを具備し、上記直流バイアス電圧発生回路に
おける直流バイアス電圧の値及び上記第３のトランジス
タの導通抵抗の値を設定することにより、上記全ての行
線が非選択状態に設定された際には上記第１のノードの
電位が電源電圧の電位よりも低い第１の電位にされ、上
記内部アドレスに応じて上記行線が選択されている際に
は上記第１のノードの電位が上記第１の電位より低い第
２の電位にされるように構成したことを特徴とする。

さらにこの発明の不揮発性半導体メモリは、不揮発性
トランジスタからなるメモリセルが接続された複数の行
線と、外部アドレスが供給される一つの外部端子に供給
され、通常動作時にこの外部端子に供給される電圧範囲
以外の高電圧を検出する高電圧検出手段と、外部アドレ
スから内部アドレスを発生するアドレスバッファと、上
記アドレスバッファで発生された内部アドレスが供給さ
れ、上記高電圧検出手段で高電圧が検出された際には内
部アドレスとは無関係に上記全ての行線を非非選択状態
に設定するとともに、この高電圧が低下した後は内部ア
ドレスに応じた行線を選択駆動する行デコーダと、上記
メモリセルからの読み出しデータが伝達される列線と、
上記列線に対し列選択用の第１のトランジスタを介して
接続された第１のノードと、上記第１のノードの電位に
基づき上記メモリセルに記憶されているデータを検出す
るデータ検出手段と、電源電圧の値よりも低い直流バイ
アス電圧を発生する直流バイアス電圧発生回路と、上記
第１のノードと上記データ検出手段の入力ノードとの間
に電流通路が挿入され、ゲートに上記直流バイアス電圧
が供給される第２のトランジスタと、上記第１のノード
と上記電源電圧の供給ノードとの間に電流通路が挿入さ
れ、ゲートに上記直流バイアス電圧が供給される負荷用
の第３のトランジスタと、上記データ検出手段の入力ノ
ードと上記電源電圧の供給ノードとの間に電流通路が挿
入された負荷用の第４のトランジスタとを具備し、上記
直流バイアス電圧発生回路における直流バイアス電圧の
値及び上記第３のトランジスタの導通抵抗の値を設定す
ることにより、上記全ての行線が非選択状態に設定され
た際には上記第１のノードの電位が電源電圧の電位より
も低い第１の電位にされ、上記内部アドレスに応じて上
記行線が選択されている際には上記第１のノードの電位
が上記第１の電位より低い第２の電位にされるように構
成したことを特徴とする。

（作用） 一般にこの種のメモリにおいて、データのプログラム
が行われていない段階ではメモリセルは消去状態にされ
ており、このメモリセルは閾値電圧が低い“1"レベルの
データの記憶状態に相当している。そこでこの発明の不
揮発性半導体メモリでは、外部アドレスが供給される一
つの外部端子に高電圧を供給し、この高電圧が高電圧検
出手段で検出されたときには外部アドレスにかかわらず
内部アドレスの値を所定値に設定することによって行デ
コーダにより全ての行線を非選択状態にし、このとき、
負荷手段により列線を高電位に設定し、外部端子の高電
圧が低下した後は外部アドレスに応じた内部アドレスを
アドレスバッファで発生させ、行デコーダによりこの内
部アドレス対応する行線を選択的に駆動するようにして
いる。これにより、実質的に“0"レベルのデータを記憶
しているメモリセルを選択してデータを読み出した後
に、“1"レベルのデータを記憶しているメモリセルを選
択してデータを読み出す場合と同様の動作が行われ、メ
モリセルのデータの読み出し速度の測定が行なえるよう
にしている。

すなわち、この発明は次のような原理に基づいてい
る。この種のメモリではデータの書込みが行われたメモ
リセルの閾値電圧は製造直後の値よりも十分高くなって
いる。このため、データの書込みが行われたメモリセル
が駆動されてもこのメモリセルはオンしない。このた
め、このメモリセルが接続されている列線の電位は負荷
手段により高電位に設定される。次に、この状態から上
記メモリセルと同じ列線に接続され、データの書込みが
行われていない、すなわち消去状態のメモリセルが駆動
された場合、このメモリセルの閾値電圧は低い値になっ
ているため、予め高電位に設定されている列線の電位は
低電位に放電される。ここで各メモリセルの駆動は行線
の信号により行われているので、この場合のデータ読み
出し速度は、消去状態のメモリセルを駆動するための行
線の信号が立ち上がり、このメモリセルがオンするまで
の時間で決定される。他方、消去状態のメモリセルから
書込み状態のメモリセルを選択する場合には、消去状態
のメモリセルを選択している行線の信号は立ち下がり、
書込み状態のメモリセルを選択するための行線の信号は
立上がる。ところが、書込み状態のメモリセルは行線が
“1"レベルにされてもオンしない。このため、この場合
の読み出し速度は、消去状態のメモリセルを選択してい
る行線の信号が立ち下がり、このメモリセルがオフする
までの時間で決定される。このように、この種のメモリ
のデータ読み出し速度は消去状態のメモリセルで決定さ
れることになる。このため、予め全てのメモリセルが消
去状態にされていても、消去状態のメモリセルからデー
タを読み出す前に全ての行線を非選択状態に設定してデ
ータ読み出しと同様の動作を行なうことにより、消去状
態のメモリセルのデータの読み出し速度を測定すること
ができるのである。

（実施例） 以下、図面を参照してこの発明の一実施例を説明す
る。

第１図はこの発明に係る不揮発性半導体メモリをデー
タの消去が行なえないワンタイムPROMに実施した場合の
全体の構成を示す回路図である。図において11₁，11₂…
11_Mはそれぞれ行線である。これら各行線11にはそれぞ
れ、不揮発性トランジスタからなる複数のメモリセル12
の各制御ゲートが並列に接続されている。上記各メモリ
セル12のドレインは複数の列線13₁，13₂…13_Nのうち対
応するものに接続されている。さらに、上記各メモリセ
ル12の各ソースは低電位の電源電圧、例えばアースに接
続されている。ここで上記各メモリセル12はそれぞれデ
ータの書込みが行われておらず消去状態にされており、
それぞれの閾値電圧Vthは低い値になっている。また、
上記各列線13は各列線選択用トランジスタ14をそれぞれ
介してノード15に共通に接続されている。さらに、この
ノード15はトランジスタ16を介してノード17に接続され
ているとともにトランジスタ18を介してVccに接続され
ている。上記トランジスタ16,18の両ゲートには、高電
位の電源電圧Vccとアースとの間に２個のトランジスタ1
9,20を直列に接続して構成されるバイアス電圧発生回路
21で発生されるVccよりも低い、所定の直流バイアス電
圧V_Bが供給されている。上記ノード17は上記各メモリセ
ル12から読み出される記憶データに応じた電位が与えら
れるデータ検出ノードであり、このノード17とVccとの
間には負荷用のＰチャネルトランジスタ22が接続されて
いる。また、ノード23は基準電位発生回路24から出力さ
れ、上記メモリセル12から読み出された記憶データを検
出するための基準電位が与えられる基準電位ノードであ
る。さらに、上記両ノード17,23相互間にはその電位差
を増幅して上記メモリセル12のデータを検出するセンス
アンプ25が接続されている。そして、このセンスアンプ
25で検出されたデータは出力バッファ26を介して外部に
読み出しデータDoutとして出力される。

上記各行線11は行デコーダ27のデコード出力により選
択的に駆動されるようになっており、かつ上記各列線選
択用トランジスタ14は列デコーダ28のデコード出力によ
り選択的に駆動されるようになっている。

上記行デコーダ27及びデコーダ28には、外部アドレス
信号から内部アドレス信号を発生するアドレスバッファ
29の出力が供給されている。また、30は外部アドレスが
供給される一つの外部端子に供給され、通常動作時にこ
の外部端子に供給されるアドレス信号の高レベル電圧以
上の値を持つ高電圧を検出する高電圧検出回路である。
この高電圧検出回路30は高電圧を検出すると“0"レベル
の検出信号を発生し、この信号は上記アドレスバッ
ファ29に供給される。なお、この第１図の回路におい
て、特に型を明記していないトランジスタは全てＮチャ
ネルでエンハンスメント型のものである。

第２図は上記実施例回路における高電圧検出回路30の
詳細な構成を示す回路図でる。図において、端子31は外
部アドレス信号の所定ビット信号が供給される外部端子
である。この端子31とアースとの間には複数個のエンハ
ンスメント型のＮチャネルMOSトランジスタ（以下、Ｎ
チャネルMOSトランジスタをＮトランジスタと称する）3
2と、１個のデプレッション型のＮトランジスタ33が直
列接続されている。このうち、各トランジスタ32のゲー
トはそれぞれのドレイン側に接続されており、トランジ
スタ33のゲートはアースに接続されている。また、上記
トランジスタ33と直接に接続されたトランジスタ32とト
ランジスタ33との直列接続ノード34の信号はCMOSインバ
ータ35に供給される。このインバータ35の出力信号はCM
OSインバータ36に供給され、さらにこのインバータ36の
出力信号はCMOSインバータ37に供給される。

端子31に0V（アース電圧）と＋5Vの間の振幅を持つ外
部アドレス信号が供給されたときにはノード34の電位が
CMOSシンバータ35の回路閾値電圧以下、例えば＋1Vに、
また端子31に電源電圧よりも高い例えば＋8Vの高電圧が
供給されたときにはノード34の電位がインバータ35の回
路閾値電圧以上、例えば＋2Vになるように、トランジス
タ32の閾値電圧、個数などが設定されている。従って、
端子31に＋5Vもしくはアース電圧が供給される場合に
は、インバータ35の出力信号が“1"レベルにされ、これ
によりインバータ37の出力信号が“1"レベルにされ
る。また、端子31に＋8Vの高電圧が供給される場合に
は、インバータ35の出力信号が“0"レベルにされ、イン
バータ37の出力信号が“0"レベルにされる。

第３図は上記実施例のメモリにおいて、外部アドレス
信号から内部アドレス信号を発生する前記アドレスバッ
ファ29の、外部アドレス信号１ビット分に関係する部分
のみの構成を示す回路図である。端子41は１ビットの外
部アドレス信号Ajが供給される外部端子である。この端
子41に供給されるアドレス信号AjはCMOSインバータ42に
供給される。また、Vccとアースとの間には１個のＰチ
ャネルトランジスタ（以下、Ｐトランジスタと称する）
43と２個のＮトランジスタ44,45とが直列接続されてい
る。このうち、トランジスタ43,44の両ゲートには上記
インバータ42の出力信号が供給され、トランジスタ45の
ゲートには上記高電圧検出回路30で発生される信号が
供給される。上記トランジスタ43,44の直列接続ノード4
6とVccとの間にはＰトランジスタ47が接続され、このト
ランジスタ47のゲートにも上記信号が供給されてい
る。さらに、ノード46の信号はCMOSインバータ48に供給
されている。また、Vccとアースとの間には１個のＰト
ランジスタ49と２個のＮトランジスタ50,51とが直列接
続されている。このうち、トランジスタ49と50の両ゲー
トには上記ノード46の信号が供給され、トランジスタ51
のゲートには上記信号が供給される。上記トランジス
タ49,50の直接接続ノード52とVccとの間にはＰトランジ
スタ53が接続され、このトランジスタ53のゲートにも上
記信号が供給されている。さらに、上記ノード52の信
号はCMOSインバータ54に供給されている。そして、上記
インバータ54の出力信号が内部アドレス信号Aj＊とし
て、上記インバータ48の出力信号が内部アドレス信号 として、それぞれ前記行デコーダ27に供給されている。

第４図は上記実施例のメモリにおいて、行デコーダ27
内に設けられ、一つの行線11₁を駆動する行線駆動回路6
0の具体的構成を示す回路図である。この行線駆動回路6
0は次のように構成されている。すなわち、Vccとノード
61との間にはＰトランジスタ62が接続されている。この
トランジスタ62のゲートはアースに接続されている。従
って、このトランジスタ62は常時、オン状態にされてい
る。また、上記ノード61とアースとの間には外部アドレ
ス信号のビット数に対応した数のデコード用のＮトラン
ジスタ63が直列接続されている。この行線駆動回路60の
場合、これらデコード用のＮトランジスタ63の各ゲート
には、前記アドレスバッファ29で発生される内部アドレ
ス信号 ないし それぞれが供給される。上記ノード61の信号はCMOSイン
バータ64に供給されている。さらにこのインバータ64と
行線11₁との間には、ゲートに書き込み制御信号が供
給されているデプレッション型のＮトランジスタ65が接
続されている。また、データの書き込み時に高電圧Vpp
が供給される端子66と上記行線11₁との間にはエンハン
スメント型のＮトランジスタ67とデプレッション型のＮ
トランジスタ68とが直列接続されている。そして、トラ
ンジスタ67のゲートには書き込み制御信号Ｗが供給さ
れ、トランジスタ68のゲートは行線11₁に接続されてい
る。ここで、上記トランジスタ65,67及び68は、行線11₁
に接続されているメモリセル12に対してデータの書込み
を行なう書込み回路69を構成している。そして、行線11
₁を除く他の全ての行線11を駆動する他の行線駆動回路
もこれと同様に構成にされており、この行線駆動回路と
異なっている点はデコード用のＮトランジスタ63のゲー
トに供給される内部アドレス信号の組合せが異なってい
ることだけである。

次に上記のように構成された回路の動作を説明する。
まず始めに、各メモリセル12に対してデータのプログラ
ムを行なう前にデータの読み出し速度の測定を行なう動
作について説明する。このとき、全てのメモリセル12は
消去状態、すなわち、閾値電圧Vthが低い状態にされて
いる。まず、第２図に示される高電圧検出回路30の端子
31の電圧V31が＋8Vの高電圧にされる。このとき、高電
圧検出回路30内のノード34の電圧がインバータ35の回路
閾値電圧以上の電位である＋2Vになる。これにより、イ
ンバータ35の出力信号が“0"レベル、インバータ36の出
力信号が“1"レベルになり、さらにインバータ37の出力
信号、すなわち制御信号が“0"レベルになる。

上記のように信号が“0"レベルにされているとき、
第３図で示される１ビット分のアドレスバッファでは、
ノード46とVccとの間に接続されているＰトランジスタ4
7がオン状態になり、かつノード46とアースとの間に挿
入されているＮトランジスタ45がオフ状態になる。この
ため、このノード46は外部アドレス信号Ajにかかわらず
Ｐトランジスタ47を介して“1"レベルにされる。このノ
ード46が“1"レベルにされることにより、インバータ48
の出力、すなわち、内部アドレス信号 は“0"レベルにされる。他方、上記信号が“0"レベル
にされているとき、ノード52とVccとの間に接続されて
いるＰトランジスタ53がオン状態になり、このノード52
とアースとの間に挿入されているＮトランジスタ51がオ
フ状態になる。このため、このノード52もＰトランジス
タ53を介して“1"レベルにされ、さらにこのノード52の
信号が供給されるインバータ54の出力、すなわち、内部
アドレス信号Aj＊も“0"レベルにされる。すなわち、第
５図のタイミングチャートに示すように、端子31が＋8V
の高電圧にされ、これが高電圧検出回路30で検出されて
いるとき、アドレスバッファ29の出力Aj＊， は外部アドレス信号Ajとは無関係に全て“0"レベルに設
定される。

このとき、第４図に示される行線駆動回路60では、デ
コード用のＮトランジスタ63が全てオフし、ノードの信
号はＰトランジスタ62により“1"レベルに設定される。
これにより、インバータ64の出力信号は“0"レベルとな
る。ここで、書込み回路69では書込み制御信号Ｗが“0"
レベルにされ、トランジスタ67はオフ、トランジスタ65
はオンしているので、インバータ64の出力信号により行
線11₁も“0"レベルとなる。すなわち、この行線11₁は非
選択状態となる。また、図示しない上記行線駆動回路60
以外の行線駆動回路でも、デコード用のＮトランジスタ
63が全てオフ状態になるため、第１図の全ての行線11が
非選択状態となる。このとき、各行線11に接続されてい
る全てのメモリセル12は駆動されない。このとき、ノー
ド15の電位V15が例えば1.2Vとなるようにバイアス電圧V
_B、負荷用のトランジスタ18の導通抵抗などが設定され
ている。そして、このノード15の電位V15が1.2Vにされ
ているとき、Ｎトランジスタ16のゲートとノード15との
間の電位差はトランジスタ16の閾値電圧以下となり、こ
のトランジスタ16はオフする。これにより、ノード17は
トランジスタ22により高電位、例えば4V程度に充電され
る。ここで、基準電位発生回路24からは所定の基準電位
がノード23に出力されているので、センスアンプ25は両
ノード17,23の電位差を増幅してデータを検出する。こ
の場合、ノード17の電位が高いため、センスアンプ25は
“0"レベルのデータを検出し、これが出力バッファ26を
介してDoutとして出力される。このときの読み出しデー
タDoutは、実質的にデータの書込みが行われたメモリセ
ルの記憶データに相当している。

次に、端子31の電圧V31が＋8Vから低下し、この端子3
1に通常の外部アドレス信号が供給される。そして、例
えばこの端子31には第５図に示されるように“1"レベル
（Vcc）の外部アドレス信号が供給されたとする。この
とき、高電圧検出回路30内のノード34の電位がインバー
タ35の回路閾値電圧以下の電位である＋1Vになる。これ
により、インバータ35の出力信号が“1"レベル、インバ
ータ36の出力信号が“0"レベルになり、さらにインバー
タ37の出力信号、すなわち制御信号が“1"レベルにな
る。

上記のように信号が“1"レベルにされているとき、
第３図で示される１ビット分のアドレスバッファでは、
Ｐトランジスタ47がオフ、Ｎトランジスタ45がオン、Ｐ
トランジスタ53がオフ、Ｎトランジスタ51がオン状態に
なる。このため、ノード46の信号は外部アドレス信号Aj
に応じて設定され、またノード52の信号も上記ノード46
の信号に応じて設定される。ここで、いま上記外部アド
レス信号Ajが“1"レベルに設定されているならば、第５
図に示されるように内部アドレス信号Aj＊も“1"レベル
にされ、他方、内部アドレス信号 は“0"レベルにされる。従って、第１図のアドレスバッ
ファ29は外部アドレス信号に応じて内部アドレス信号を
発生することになる。

一方、各行線駆動回路が第４図に示されるように構成
されている行デコーダ27では、そのときの内部アドレス
信号に基づいてデコード用のＮトランジスタ63が全てオ
ンする行線駆動回路に接続された行線11のみに“1"レベ
ルの信号が出力される。すなわち、デコード用のＮトラ
ンジスタ63が全てオンする行線駆動回路60では、ノード
61が“0"レベルに放電され、これによりインバータ64の
出力信号が“1"レベルとなる。このとき、書込み回路69
では書込み制御信号Ｗが“0"レベルにされ、トランジス
タ67はオフ、トランジスタ65はオンしているので、イン
バータ64の出力信号によりその行線11が“1"レベルに充
電される。ここで、例えば行線11₁が選択されたとする
と、この行線11₁の電位V11は第５図に示されるように順
次上昇する。そして、この選択された行線11₁の電位が
十分に上昇すると、そこに接続されているメモリセル12
が駆動される。他方、アドレスバッファ29で発生された
内部アドレス信号に基づき、列デコーダ28のデコード出
力に応じていずれか一つの列線選択用のトランジスタ14
がオンし、このトランジスタ14に接続されている一つの
列線13が選択される。このため、選択された行線11と列
線13との交点に配置されている一つのメモリセル12が選
択される。ところで、各メモリセル12はデータの書込み
が行われていず、閾値電圧Vthが低くされているので、
この選択されたメモリセル12がオンし、ノード15は放電
されることになる。このとき、ノード15の電位V15は以
前の1.2Vから1Vに低下する。ノード15の電位V15が1Vに
されているとき、Ｎトランジスタ16のゲートとノード15
との間の電位差はトランジスタ16の閾値電圧以上とな
り、このトランジスタ16はオンする。これにより、ノー
ド17の電位が以前の4Vから低下する。この場合、ノード
17の電位がノード23の基準電位よりも低くなり、センス
アンプ25は“1"レベルのデータを検出し、これが出力バ
ッファ26を介してDoutとして出力される。すなわち、こ
の場合には、データの書込みが行われていず、消去状態
のメモリセルの記憶データが読み出される。

すなわち、上記実施例のメモリでは、端子31の電圧V3
1を高電圧に設定して全ての行線11を非選択状態に設定
して実質的に書込み状態のメモリセルの記憶データを読
み出した後、次に高電圧の代りに外部アドレス信号を端
子31に供給することによりそのアドレスに対応した一つ
の行線を選択的に駆動して消去状態のメモリセル12の記
憶データを読み出すようにしている。ここで、各メモリ
セル12のデータ読み出し速度は、第５図の時刻T0におい
て端子31の電圧V31が通常の＋5Vもしくは0Vに低下し、
外部アドレス信号に対応した行線11が駆動されてから、
列線13に消去状態のメモリセルの記憶データが読み出さ
れ、これがセンスアンプ25で検出され、時刻t1に出力バ
ッファ26から出力されるまでの時刻tacc“1"に相当して
いる。また、第５図の時刻t2において、端子31の電圧V3
1を高電圧＋8Vに変化させると、内部アドレス信号Aj＊
は“0"レベルとなり、全ての行線11が“0"レベルの非選
択状態となる。このため、列線13が充電され、電位V15
は1.0Vから1.2Vに上昇し、この変化がセンスアンプ25で
検出され、時刻t3に出力バッファ26から“0"レベルが出
力される。この時刻t2から時刻t3までに要する時間は書
込まれたメモリセルのデータを読出すのに必要な時間ta
cc“0"に相当している。高電圧検出回路30の外部端子31
とアドレスバッファ29の外部端子41を共通にし、集積回
路化した際の回路30とアドレスバッファ29との配置を近
くにすることにより、端子31の電位V31が変化し、制御
信号が変化するまでの時間は数ナノ秒以下となる。さ
らに、CMOSインバータ35、36、37のディメンジョンを大
きくすることによって、信号が変化するまでの時間を
小さくすることができる。通常の読出しに要する時間、
すなわちアドレス信号が変化してから出力信号が変化す
るまでの時間は通常200ナノ秒程度であり、これに比べ
て高電圧検出回路30において信号が変化するまでの時
間は微少である。

そこで、上記両時間tacc“1"及びtacc“0"を測定すれ
ば、メモリセル12におけるデータ読み出し速度を測定す
ることができる。そして、このような測定を外部アドレ
ス信号を変化させるこにより全ての行線11の全てのメモ
リセル12について行なう。

なお、上記したようにこの実施例のメモリでは、メモ
リセル12の記憶データの読み出し速度は、行線11が駆動
され、出力バッファ26からデータDoutが出力されるまで
の時間で規定している。このようなメモリを集積回路化
する場合、一般に行線11は多結晶シリコンで構成される
ためにその配線抵抗は比較的大きく、かつ寄生容量も大
きい。他方、列線選択用トランジスタ14のゲート配線、
すなわち列デコーダ28のデコード出力線は抵抗が小さな
アルミニュームで構成される。このため、データ読み出
し時間に占める行線11の切替わりに必要な時間は、列線
選択用トランジスタ14に必要な時間よりも大きい。この
ため、メモリセル12からのデータ読み出し速度の測定は
行線11の切替わりからの時間で規定してもよいのであ
る。

このように上記実施例のメモリでは、メモリセルに対
してデータの書込みを行なわなくても、メモリセルから
のデータ読み出し速度を測定することができる。このた
め、ワンタイムPROMでは、パッケージ内にメモリチップ
を封入した後に読み出し速度を測定することができるの
で、無駄な余裕をとることなく規定の速度で不良品の選
別を行なうことができる。この結果、製品の歩留り向上
が図れ、製造価格を安価にすることができる。しかも、
パッケージ内にメモリチップを封入した後に読み出し速
度を測定することができるので、パッケージに封入する
際にメモリチップにダメージが発生したものを取り除く
ことができる。

なお、データプログラム後の通常のデータ読み出し時
には、外部アドレス信号に基づいて行線11と列線13が選
択され、この行線11と列線13の交点に配置されている一
つのメモリセル12の記憶データに基づいてノード15,17
の電位が設定され、ノード17の電位とノード23の基準電
位とに応じてセンスアンプ25でデータの検出が行われ
る。

第６図はこの発明の他の実施例の構成を示すブロック
図である。この実施例のメモリでは、高電圧検出回路30
は高電圧を検出すると“1"レベルの検出信号Ｔを発生す
るように構成されており、この信号Ｔは前記アドレスバ
ッファ29の代りに行デコーダ27に供給されている。

第７図はこの実施例のメモリにおける高電圧検出回路
30の具体的な構成を示す回路図である。この場合の高電
圧検出回路30が前記第２図のものと異なっている点は、
前記ノード34に対して偶数個のCMOSインバータ71が縦続
接続されていることである。このため、この第７図の回
路では、端子31に＋8Vの高電位が供給されると、検出信
号Ｔは“1"レベルとなる。

第８図はこの実施例のメモリにおける一つの行線駆動
回路60の具体的な構成を示す回路図である。この場合の
行線駆動回路60が前記第４図のものと異なっている点
は、前記インバータ64のＰトランジスタ側とVccとの間
に新たにＰトランジスタ72が接続され、かつインバータ
64の出力ノードとアースとの間に新たにＮトランジスタ
73が接続されたことにある。そして、トランジスタ72,7
3のゲートには上記第７図に示される高電圧検出回路30
の検出信号Ｔが供給される。

なお、この実施例のメモリでは、前記第３図のアドレ
スバッファ内のトランジスタ45,47,51,53が全て取り除
かれており、アドレスバッファ29は外部アドレス信号が
供給されると常にこれに応じた内部アドレス信号を必ず
発生するように構成されている。

この実施例のメモリでは、高電圧検出回路30の端子31
に高電圧が供給され、信号Ｔが“1"レベルになると、第
８図の行線駆動回路60内のトランジスタ72がオフ、トラ
ンジスタ73がオンするので、行線11は非選択状態にされ
る。次に、端子31に通常の外部アドレス信号が供給され
ると、上記トランジスタ72がオン、トランジスタ73がオ
フし、第８図の行線駆動回路60は内部アドレス信号に応
じたデコード動作を行なう。従って、この実施例のメモ
リでも端子31に高電圧を供給することによってメモリセ
ルのデータ読み出し時間の測定することができる。

［発明の効果］ 以上説明したようにこの発明によれば、一度しかデー
タの書込みを行なわず、データ消去を行なわないものに
おいても、製造価格を安価にすることができ、かつパッ
ケージに封入された後でも電気的特性の測定を行なうこ
とができる不揮発性半導体メモリを提供することができ
る。

【図面の簡単な説明】

第１図はこの発明の一実施例の全体の構成を示す回路
図、第２図ないし第４図はそれぞれ上記実施例のメモリ
の一部分の詳細な構成を示す回路図、第５図は上記実施
例のタイミングチャート、第６図はこの発明の他の実施
例のブロック図、第７図及び第８図はそれぞれ上記第６
図の実施例の具体的な回路を示す回路図である。 11……行線、12……メモリセル、13は列線、14……列線
選択用トランジスタ、24……基準電位発生回路、25……
センスアンプ、27……行デコーダ、28……列デコーダ、
29……アドレスバッファ、30……高電圧検出回路、60…
…行線駆動回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩橋 弘 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 浅野 正通 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝多摩川工場内 (72)発明者 鈴木 和人 東京都渋谷区渋谷１丁目13番９号 トス バツクコンピューターシステム株式会社 内 (72)発明者 熊谷 茂 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会 社内 (72)発明者 佐藤 勲 神奈川県川崎市川崎区東田町２番地11号 東芝マイコンエンジニアリング株式会 社内 (56)参考文献 特開 昭55−85957（ＪＰ，Ａ) 特開 昭61−71139（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】不揮発性トランジスタからなるメモリセル
   が接続された複数の行線と、 外部アドレスが供給される一つの外部端子に供給され、
   通常動作時にこの外部端子に供給される電圧範囲以外の
   高電圧を検出する高電圧検出手段と、 外部アドレスが供給され、上記高電圧検出手段で高電圧
   が検出された際には内部アドレスの値を外部アドレスと
   は無関係な所定値に設定するとともに、この高電圧が低
   下した後は外部アドレスに基づいて内部アドレスを発生
   するアドレスバッファと、 上記アドレスバッファで発生される内部アドレスに応じ
   て上記行線を選択し、内部アドレスの値が所定値に設定
   された際には上記全ての行線を非選択状態に設定する行
   デコーダと、 上記メモリセルからの読み出しデータが伝達される列線
   と、 上記列線に対し列選択用の第１のトランジスタを介して
   接続された第１のノードと、 上記第１のノードの電位に基づき上記メモリセルに記憶
   されているデータを検出するデータ検出手段と、 電源電圧の値よりも低い直流バイアス電圧を発生する直
   流バイアス電圧発生回路と、 上記第１のノードと上記データ検出手段の入力ノードと
   の間に電流通路が挿入され、ゲートに上記直流バイアス
   電圧が供給される第２のトランジスタと、 上記第１のノードと上記電源電圧の供給ノードとの間に
   電流通路が挿入され、ゲートに上記直流バイアス電圧が
   供給される負荷用の第３のトランジスタと、 上記データ検出手段の入力ノードと上記電源電圧の供給
   ノードとの間に電流通路が挿入された負荷用の第４のト
   ランジスタとを具備し、 上記直流バイアス電圧発生回路における直流バイアス電
   圧の値及び上記第３のトランジスタの導通抵抗の値を設
   定することにより、上記全ての行線が非選択状態に設定
   された際には上記第１のノードの電位が電源電圧の電位
   よりも低い第１の電位にされ、上記内部アドレスに応じ
   て上記行線が選択されている際には上記第１のノードの
   電位が上記第１の電位より低い第２の電位にされるよう
   に構成したことを特徴とする不揮発性半導体メモリ。
2. 【請求項２】不揮発性トランジスタからなるメモリセル
   が接続された複数の行線と、 外部アドレスが供給される一つの外部端子に供給され、
   通常動作時にこの外部端子に供給される電圧範囲以外の
   高電圧を検出する高電圧検出手段と、 外部アドレスから内部アドレスを発生するアドレスバッ
   ファと、 上記アドレスバッファで発生された内部アドレスが供給
   され、上記高電圧検出手段で高電圧が検出された際には
   内部アドレスとは無関係に上記全ての行線を非非選択状
   態に設定するとともに、この高電圧が低下した後は内部
   アドレスに応じた行線を選択駆動する行デコーダと、 上記メモリセルからの読み出しデータが伝達される列線
   と、 上記列線に対し列選択用の第１のトランジスタを介して
   接続された第１のノードと、 上記第１のノードの電位に基づき上記メモリセルに記憶
   されているデータを検出するデータ検出手段と、 電源電圧の値よりも低い直流バイアス電圧を発生する直
   流バイアス電圧発生回路と、 上記第１のノードと上記データ検出手段の入力ノードと
   の間に電流通路が挿入され、ゲートに上記直流バイアス
   電圧が供給される第２のトランジスタと、 上記第１のノードと上記電源電圧の供給ノードとの間に
   電流通路が挿入され、ゲートに上記直流バイアス電圧が
   供給される負荷用の第３のトランジスタと、 上記データ検出手段の入力ノードと上記電源電圧の供給
   ノードとの間に電流通路が挿入された負荷用の第４のト
   ランジスタとを具備し、 上記直流バイアス電圧発生回路における直流バイアス電
   圧の値及び上記第３のトランジスタの導通抵抗の値を設
   定することにより、上記全ての行線が非選択状態に設定
   された際には上記第１のノードの電位が電源電圧の電位
   よりも低い第１の電位にされ、上記内部アドレスに応じ
   て上記行線が選択されている際には上記第１のノードの
   電位が上記第１の電位より低い第２の電位にされるよう
   に構成したことを特徴とする不揮発性半導体メモリ。