JPS63285800A - 半導体メモリ装置 - Google Patents

半導体メモリ装置

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JPS63285800A
JPS63285800A JP62120297A JP12029787A JPS63285800A JP S63285800 A JPS63285800 A JP S63285800A JP 62120297 A JP62120297 A JP 62120297A JP 12029787 A JP12029787 A JP 12029787A JP S63285800 A JPS63285800 A JP S63285800A
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JP
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circuit
signal
output
logic level
cell
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JP62120297A
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English (en)
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Hiromi Kawashima
川嶋　博美
Ryoji Hagiwara
萩原　良二
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • G—PHYSICS
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  • General Physics & Mathematics (AREA)
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、メモリセルに対応して設けられたセンス増幅
回路と、該センス増幅回路から出力されたデータの誤り
を自動的に訂正する回路を有する半導体メモリ装置であ
って、センス増幅回路と誤り訂正回路の間にラッチ回路
を設け、該センス増幅回路からの出力信号の論理レベル
をアドレス変化時から所定の時点後にラッチして誤り訂
正回路に供給することにより、誤り訂正回路による誤り
データ訂正動作を確実にするものである。
〔産業上の利用分野〕
本発明は、半導体メモリ装置に関し、より詳細には、複
数のワード線およびビット線の交差部にそれぞれ配設さ
れた複数のメモリセルと、該ビット線のそれぞれに対応
して設けられた複数のセンス増幅回路（以下Ｓ／Ａ回路
と称する）とを備え、該メモリセルからのデータを各Ｓ
／Ａ回路で増幅して取出すようにした半導体メモリ装置
に関する。
〔従来の技術〕
メモリの一例として、例えば電気的に書換え可能な不揮
発性のメモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａ
ｂｌｅａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　
０ｎｌｙ　Ｍｅｍｏｒｙ；　Ｅ　Ｅ　Ｐ　ＲＯＭ）を例
にとると、このＥＥＰＲＯＭの重要な特性の１つに繰返
し書換え可能回数がある。この繰返し書換え可能回数は
メーカ側がユーザ側に対してデバイスの品質を保証する
観点から設定されるものである（例えば１万回）が、メ
モリセルを構成する半導体の結晶性、トンネル絶縁膜等
の欠陥、ごみ粒子、バターニング不良等に起因して、何
度もこの書換えを繰返した時にメモリセルが不良となる
場合がある。この種の原因により不良となるメモリの多
くは、全ビット（例えば６４にすなわち６５５３６ビツ
ト）に占める割合は１〜１０ビツトと非常に少なく、故
障分類で偶発不良領域にある。
このような問題に対処するため、５ｅｅｑ　Ｔｅｃｈ、
社により１９８４年、誤り訂正回路（Ｅｒｒｏｒ　Ｃｈ
ｅｃｋ　ａｎｄＣｏｒｒｅｃｔ　ｃｉｒｃｕｉ　ｔ；　
Ｅ　ＣＣ回路）をメモリと同一チップ上に搭載した装置
が提案された（ＩＳＳＣＣ８４゜ＴＩＩＡＭ　１０．４
）。このＥＣＣ回路は、セルにデータを書込む際に該デ
ータから予め成る組合せで検査用のデータを作成し、該
セルに書込まれたデータをセンス増幅回路（以下Ｓ／Ａ
回路と称する）を介して読出す際に、セルのデータと検
査用のデータとの成る組合せに基づき、セルのデータが
正しくない場合にはその誤ったデータのビットを反転さ
せて出力する機能を有している。従って、このＥＣＣ回
路によれば、仮に１ワード中の１ビツトのセルが不良に
なったとしても、正しい出力信号が読出される。
第９図にはＥＣＣ回路を用いた従来形の一例としてのＥ
ＥＰＲＯＭ装置の主要部の構成が示される。同図におい
て、９０は制御ゲートに所定の電圧Ｖｒｅｆが印加され
た２重ゲート構造のＥＥＰＲＯＭセル、９１は制御ゲー
トがワードデコーダー〇側に接続されたトランジスタ、
９２は制御ゲートがコラムデコーダＣＤ側に接続された
トランジスタを示し、これらは直列に接続されている。
９３はＳ／Ａ回路であって、セル９０に流れる電流ｉｃ
を電圧Ｖｃに変換する回路９４と、このｉｃ／Ｖｃ変換
回路９４の出力電圧Ｖｃのバッファリングを行うバッフ
ァ回路９５とを有している。９６は前述したＥＣＣ回路
、９７は排他的論理和ゲートを示す。
第９図に示される装置においては、所定のアドレス指定
に基づきワードデコーダＷＤおよびコラムデコーダＣＤ
が選択され、それによってトランジスタ９１および９２
がオンした時に、セル９０に流れる電流ｉｃを電圧Ｖｃ
に変換し、バッファリングを行なった後でＥＣＣ回路９
６によりデータの誤り訂正を行い、それによって本来の
正しいデータが読出されるようになっている。
〔発明が解決しようとする問題点〕
上述した従来形装置における問題点について、以下、第
１０図（ａ）〜（ｄ）を参照しながら説明する。
ＥＥＰＲＯＭにおいては、トンネル絶縁膜が劣化し、例
えばこのトンネル絶縁膜に微少リークが発生してその結
果、セルのフローティングゲートの電荷が抜けていくこ
とにより例えばｎ番目のセルのＩｌｏのマージンが低下
すると、Ｓ／Ａ出力ＶＳＡ’（ｎ）の“Ｏ”から“１”
へのレベル遷移は、（ａ）に示されるように、他の健全
なセルに対応のＳ／Ａ出力ＶＳＡ’（１）、Ｖ　ＳＡ　
’　（２）、・・・・・・、の確定時点ｔａより遅れた
ｔｂの時点で行われることになる。
この場合、ｔａＯ時点では、Ｓ／Ａ出力Ｖ　ｓＡ’　（
ｎ）（以下単にｖ　ＳＡｌ　と表わす）は本来の１”で
はなく“０″であるので、（ｂ）に示されるように、Ｅ
ＣＣ回路９６は“１”に訂正する旨の信号を排他的論理
和ゲート９７に供給する（訂正動作）。これによって、
排他的論理和ゲート９７からは訂正された出力信号ＯＵ
Ｔとして“１”が出力される。
続いて、Ｓ／Ａ出力出力７序″来の論理レベルとして“
０”から１２に遷移するｔｂの時点では、該ｓ７Ａ出力
の論理レベルは“１″になり、これに応答してＥＣＣ回
路が作動する。しかしながら（ｃ）に示されるように、
ＥＣＣ回路９６は瞬時には応答できないのでしばらくの
間、“１”を出力する。従ってこの間、排他的論理和ゲ
ート９７からは誤った出力信号０ｔｌＴとして、（ａ）
に示されるように、“０”の過渡的な誤り信号（ハザー
ド、いわゆる「ひげ」）が出力される。
続いて、ＥＣＣ回路９６がＳ／Ａ出力ＶＳＡ’　の０”
から“ｌ”への遷移に応答した出力を発生するｔｃＯ時
点でようやく、（ｄ）に示されるようにＥＣＣ回路９６
は誤り訂正を解除する旨の信号（“Ｏ”）を排他的論理
和ゲート９７に供給する。これによって、排他的論理和
ゲート９７からは出力信号０［ＩＴとして１″が出力さ
れる。
すなわち、ＥＣＣ回路を搭載したＥＥＰＲＯＭ装置にお
いては、トンネル絶縁膜の劣化に起因して成るセルの１
１０のマージンが低下し、それによって対応のＳ／Ａ出
力のレベル遷移が遅延した時は、瞬時にＥＣＣ回路が動
作することは不可能であるので、上述したように誤り訂
正および訂正動作解除の２つの動作を行うことになり、
それによって出力信号０ｔｌＴには必然的に「ひげ」が
重畳してしまうことになる。これは、ＥＣＣ回路による
誤りデータの救済（ＥＣＣ救済）を完全に行うことがで
きないことを意味するものであり、データの高精度な読
出しという観点から、好ましいこととは言えない。
以上、Ｆ、　Ｅ　Ｆ　ＲＯＭを例にとって従来形メモリ
の問題点を説明したが、このような問題点、すなわちい
くつかのＳ／Ａ回路の出力については、他のＳ／Ａ回路
の出力とは異なる時点で出力の論理レベルが確定し、こ
れによって、次段に接続されているＦ、　ＣＧ回路の出
力信号に「ひげ」が重畳するという問題点、はＥＥＰＲ
ＯＭの場合に特有のものではない。例えば、ＥＥＰＲＯ
Ｍのようにセルが経年劣化してセル・リークが発生する
、といった不都合が生じない揮発性メモリ、例えばＤＲ
Ａ　Ｍ（Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ
　Ｍｅｍｏｒい、ＳＲＡＭ（Ｓｔａｔｉｃ　ＲＡＭ）等
のメモリの場合でも、データの読出し時における各Ｓ／
Ａ回路の動作上の不均一等に起因して、読出しデータの
論理レベルが確定する時点が一致しないという不都合は
起こり得る。
本発明は、上述した従来技術における問題点に迄み創作
されたもので、完全なＥＣＣ救済を可能にし、デバイス
としての信頼性を高めることができる半導体メモリ装置
を提供することを目的としている。
〔問題点を解決するための手段〕
上述した従来技術における問題点は、データをメモリセ
ルから読出す際に各Ｓ／Ａ回路（センス増幅回路）の出
力の論理レベルが確定する時点がそれぞれ一致していよ
うが、不一致であろうが、その影響が次段の誤り訂正回
路の動作に波及しないように工夫することによって解決
され得る。
従って、本発明によれば、第１図の原理ブロック図に示
されるように、メモリセル１と、該メモリセルが選択さ
れた時に該メモリセルに記憶された情報をセンスするセ
ンス増幅回路２と、該センス増幅回路から出力された信
号Ｖ　５Ａ　Ｉの論理レベルを所定のタイミングで入力
されるラッチ信号ＬＡＴに応答して保持するラッチ回路
３と、該ラッチ回路で保持された信号ＶＳＡ２に対して
該信号の論理レベルの誤りを自動的に訂正する誤り訂正
回路４と、を備えてなる半導体メモリ装置が提供される
。
〔作　用〕
上述した構成によれば、誤り訂正回路４は、センス増幅
回路２から出力された電圧信号に対して直接的にデータ
の誤り訂正を行うのではなく、センス増幅回路２から出
力された電圧信号をラッチ回路３において所定の時点で
保持した時の信号、すなわち確定したレベルを有する電
圧信号に対して該信号の論理レベルの誤り訂正を行うよ
うになっている。
従って、例えばセルの１つに欠陥が存在することに起因
して該セルに対応のセンス増幅回路の出力の論理レベル
が確定する時点が遅延した場合でも、誤り訂正回路４に
は所定の時点でラッチされた確定したレベルの信号が入
力されているので、誤り訂正回路４のデータ誤り訂正動
作中に該誤り訂正回路の人力信号の論理レベルが変化す
るといった状態を回避することができる。
これによって、誤り訂正回路４が１度の訂正動作を実行
することによりデータの完全な教済が可能となるので、
誤り訂正回路４からの出力信号にいわゆる「ひげ」が重
畳するといった不都合は除去することができる。これは
、メモリセル１からのデータの読出しが高精度に行われ
得ることを意味するものである。
〔実施例〕
第２図には本発明の一実施例としての半導体メリ装置の
回路構成が示される。なお、以下の記述において特に規
定しない限り、トランジスタとは、エンハンスメントモ
ード（Ｅモード）でｎチャネル型の電界効果トランジス
タを指す。
第２図において、１０はＥＥＰＲＯＭセルを示し、該セ
ルはフローティングゲートＦＧを有し、また制御ゲート
にはトランジスタ１１のソース／ドレインを介して所定
の電圧Ｖｒｅｆが印加されるようになっている。このト
ランジスタ１１の制御ゲートは後述のワードデコーダ１
５に接続されている。ＥＥＰＲＯＭセル１０は、トンネ
ル絶縁膜（図示せず）を通してフローティングゲートＦ
Ｇへ電荷を注入または放出して書込みと消去または読出
しが行われるようになっており、ソース側は低電位の電
源ラインＶｓｓ（ＱＶ）に接続され、そのドレイン側は
トランジスタ１２．１３および１４を介してＳ／Ａ回路
２０内のｉｃ／Ｖｃ変換回路２０Ａに接続されている。
トランジスタ１２の制御ゲートはワードラインを介して
ワードデコーダ１５に接続され、アドレスＡＤＤ指定に
基づいて該ワードデコーダがセル選択動作を行うことに
よりトランジスタ１２がオンするようになっている。一
方、トランジスタ１３の制御ゲートはビットラインを介
してコラムデコーダ１６に接続され、上述のアドレスへ
〇〇指定に基づいて該コラムデコーダがセル選択動作を
行うことによりトランジスタ１３がオンするようになっ
ている。また、トランジスタ１４の制御ゲートはデータ
の読′出し時には図示されるように高電位の電源ライン
Ｖｃｃ（５■）に接続されている。逆に、データの書込
み時は該制御ゲートには“０”レベルの電圧が印加され
、Ｓ／Ａ回路側とビット線側が切離されるようになって
いる。従って、図示の例では、トランジスタ１２および
１３がオン状態にある時に、もしセル１０のフローティ
ングゲートＦＧに正電荷が蓄積されていれば、すなわち
セルが“０”の状態にあれば、セル電流ｉｃが流れ、逆
に、セル１０のフローティングゲートＦＧに負電荷が蓄
積されていれば、すなわちセルが１”の状態にあれば、
セル電流ｉｃは流れない。
Ｓ／Ａ回路２０において、ｉｃ／Ｖｃ変換回路２ＯＡは
、基ｔ＄電圧Ｖ、がゲートに印加されたトランジスタ２
１と、ドレイン側に電源電圧Ｖｃｃが印加されたデプレ
ッションモード（Ｄモード）のトランジスタ２２とから
なり、セル電流ｉｃの変化を電圧Ｖｃの変化に変換する
機能を有している。さらに、２つの電源ラインＶｃｃと
Ｖｓｓの間には、ｐチャネル型のトランジスタ２３と、
Ｄモードのトランジスタ２４と、互いに並列接続された
２個のトランジスタ２５八および２５Ｂとが直列接続さ
れている。トランジスタ２３および２５Ａの制御ゲート
にはロー・アクティブのチップ・イネーブル信号σが印
加されるようになっている。また、トランジスタ２４の
ソース側はトランジスタ２６の制御ゲートとトランジス
タ２１の制御ゲートに接続されている。トランジスタ２
６のドレイン側は電源ラインＶｃｃに接続され、ソース
側はトランジスタ２１のソースとトランジスタ２５Ｂの
制御ゲートに接続されている。従って、上述した基準電
圧ＶＤは、チップ非選択時、すなわちチップ・イネーブ
ル信号σが“１”の時はトランジスタ２５Ａのオンによ
り′０″となり、逆にチップ選択時にはトランジスタ２
３のオンにより１”となる。そして、チップ選択時（セ
ルの選択時）にはトランジスタ２１がオンするので、ｉ
ｃ／Ｖｃ変換回路２０Ａの出力電圧Ｖｃはセル電流ｉｃ
の大きさに応じて変化する。
トランジスタ２１のソースと電源ラインＶｓｓの間に介
在されたＤモードのトランジスタ２７は、非選択状態の
セルに対応のビット綿に蓄積されている電荷を引抜く機
能を有している。また、ｉｃ／Ｖｃ変換回路２０Ａの出
力端には、電源電圧Ｖｃｃの供給を受け、アドレス遷移
検出回路（ＡＴＤ回路）５０からの信号ＡＴＤに応答し
てオンするトランジスタ２８と、シュミット・トリガ回
路２９とが接続されている。このシュミット・トリガ回
路２９は、後で詳述するが、所定のヒステリシス電圧ｖ
ｈを有している。
３０はラッチ回路であって、Ｓ／Ａ回路２０の出力信号
■９．のレベルをラッチ信号発生回路６０からのラッチ
信号ＬＡＴに応答して一定期間保持し、該保持された信
号ＶＳＡ２を次段の誤り訂正回路（ＥＣＣ回路）４０に
供給する機能を有している。
このラッチ信号発生回路６０は、後で詳述するが、前述
のチップ・イネーブル信号σとＡＴＤ回路５０からの信
号ＡＴＤとに応答してラッチ信号ＬＡＴを発生する。ま
た、ＡＴＤ回路５０は、アドレス信号ＡＤＤの変化に応
答してアドレス遷移検出信号ＡＴＤを発生するものであ
る。
ラッチ回路３０において、入力端と出力端との間には、
インバータ３１と、互いに並列接続されたトランジスタ
３２八およびｐチャネル型のトランジスタ３２Ｂと、イ
ンバータ３３．３４とが直列接続されている。トランジ
スタ３２Ｂの制御ゲートは、ラッチ信号発生回路６０の
出力端に接続されると共に、インバータ３５を介してト
ランジスタ３２Ａの制御ゲートに接続されている。また
、インバータ３３と逆並列にインバータ３６が接続され
ている。従って、ラッチ信号発生回路６０からのラッチ
信号ｒτ了が“１″の時はトランジスタ３２Ａおよび３
２Ｂが共にオフ状態にあり、入力端側と出力端側とは切
離された状態になるので、結果的に、ラッチ信号ＲＴが
“１”に変化する直前のＳ／Ａ回路２ｏの出力信号ｖＳ
Ａ１のレベルが内部保持されることになる。
つまり、Ｓ／Ａ回路の出力が“０”が、“１”がのいず
れかの論理レベルに確定されることになる。
そして、この内部保持された信号Ｖ５ＡＩは、各インバ
ータの動作に起因して所定時間だけ遅延された後、信号
ＶＳＡ、！とじて誤り訂正回路４ｏに供給される。
第３図には第２図装置におけるラッチ信号発生回路６０
の一構成例が示される。第３図の例示は、ダミーセルと
ダミーＳ／Ａ回路を用いてラッチ信号ＬＡＴを発生させ
るようにした回路の場合を示す。
第３図において、ダミーセル６１０およびトランジスタ
６１１〜６１４の接続態様は第２図に示されるセル１０
およびトランジスタ１１〜１４のそれとほとんど同しで
あるので、その説明は省略する。構成的に異なる点は、
第３図のダミーセルの場合には、セルの選択または非選
択にかかわらずセル電流を流す必要があることに鑑み、
トランジスタ６１２および６１３０制御ゲートに電源電
圧Ｖｃｃを印加して両トランジスタが常にオン状態にあ
るように接続されていることである。第３図において６
３０は遅延回路を構成し、該遅延回路は、バッファ６３
１　と、インバータ６３２と、抵抗６３３およびキャパ
シタ６３４により構成される積分回路と、バッファ６３
５と、該バッファ６３５の出力信号およびバッファ６３
１の出力信号を入力するナントゲート６３６と、バッフ
ァ６３７とにより構成されている。
さらに、第４図には第２図装置におけるＡＴＤ回路５０
の一構成例が示される。
第４図において、５１０はインバータ回路を構成し、該
インバータ回路は、アドレス信号ＡＤＤの１ビツトに対
応の信号Ａ、を反転させるインバータ５１１　と、その
出力をさらに反転させるインバータ５１２と、信号Ａ１
およびインバータ５１２の出力信号を入力するノアゲー
ト５１３とにより構成されている。５２０も、インバー
タ回路５１０と同じ構成（ただしこの場合にはアドレス
ビットの相補信号Ａ１を利用する）のインバータ回路を
示す。インバータ回路５１０において、インバータ５１
１および５１２は遅延回路として働く。例えばアドレス
ビットＡＩが変化すると、インバータ５１１および５１
２の遅延量に対応する幅のパルスがノアゲート５１３の
出力端に発生される。インバータ回路５２０においても
同様である。インバータ回路５１０および５２０の出力
信号はノアゲート５３０に入力され、このノアゲート５
３０の出力はノアゲート５４０に入力され、さらにノア
ゲート５４０の出力は遅延回路５５０を通して、アドレ
ス遷移検出信号ＡＴ口として出力されるようになってい
る。この遅延回路５５０は、インバータ５５１　と、抵
抗５５２およびキャパシタ５５３により構成される積分
回路と、インバータ５５４と、該インバータの出力信号
およびノアゲート５４０の出力信号を入力するナントゲ
ート５５５と、により構成され、第３図に示される遅延
回路６３０と同様の機能を有している。
さらに、第５図には第２図装置における誤り訂正回路４
０の一構成例がブロック的に示される。
第５図に示される誤り訂正回路は、誤り訂正信号発生回
路４１と、排他的論理和ゲート４２と、センスアンプ（
Ｓ／Ａ）４３と、検査セルアレイ４４と、検査データ発
生回路４５とを有している。この誤り訂正回路において
は、まず検査デニタ発生回路４５が入力された書込みデ
ータに基づき成る組合せで検査用データを作成し、この
作成された検査用データは、検査セルアレイ４４に格納
され、センスアンプ（Ｓ／Ａ）４３で増幅された後、誤
り訂正信号発生回路４１に送られる。この誤り訂正信号
発生回路４１は、ラッチ回路３０からの信号ＶＳＡ２の
データと検査用Ｓ／Ａ４３からのデータとの成る組合せ
に基づき、前者のデータが正しくない場合にはその誤っ
たデータのビア）を反転させて排他的論理和ゲート４２
に供給する機能を有している。
次に、第６図（ａ）〜（ｈ）に示される動作タイミング
図を参照しながら第２図装置の作用について説明する。
第６図の（ｄ）　、　（ｅ）　、　（ｇ）において破線
で示される波形は、セルが正常な場合の電圧変化を表わ
している。従って、この場合には、ｔＡＯ時点において
Ｓ／Ａ回路２０の出力ＶＳＡ１の論理レベルが確定して
いるので、誤り訂正回路４０はデータ訂正動作を行う必
要がなく、それ故、誤り訂正回路４ｏがらは同図（ｈ）
に示されるように正しいデータＯＵＴが出力される。
第６図の（ｄ）　、　（ｅ）　、　（ｇ）において実線
で示される波形は、セルのリーク等に起因してＳ／Ａ回
路２０の出力ｖＳＡ１の論理レベルが本来の時点ｔＡか
ら遅延したｔＢの時点で確定した時の電圧変化を表わし
ている。この場合には、誤り訂正回路４０は、ｔＡＯ時
点において、本来″１″であるはずの誤った信号“０”
に応答してデータ訂正動作を１度行う。
しかしながら、メモリセルからのデータの読出しに必要
とされる所定の時間、すなわちアドレス信号ＡＤＤの変
化時点ｔｏからＳ／Ａ出力の論理レベルの確定時点ｔＡ
までに要する時間よりも長く設定されたタイミング（ｔ
Ｃの時点）でラッチ信号ＬＡ〒が発生しているので、誤
り訂正回路４０には、“１”の電圧信号ＶＳＡ２がｔＢ
Ｏ時点以降までラッチされた状態で供給される。従って
、ｔＢＯ時点においては、誤り訂正回路４０はデータ訂
正の解除を行う必要がなくなる。つまり、Ｓ／Ａ回路２
０からの出力信号が誤まった信号である時に誤り訂正動
作を行い、その後、正しい信号がＳ／Ａ回路２０から出
力されたとしても、誤り訂正回路４０は誤り訂正の解除
を行わない。それ故、従来形においてはｔｂｘｔｃＯ時
点で「ひげ」が生じていたものが、本実施例では第６図
（ｈ）に示されるように、ｔＢＯ時点で「ひげ」が生じ
るといった不具合を回避することができる。
続いて、第７図（ｎ）〜（ｅ）を参照しながら第２図に
示されるシュミット・トリガ回路２９の作用について説
明する。
同図において（ａ）はヒステリシス特性を示し、２つの
異なるしきい値電圧Ｖｔｈ＋　、Ｖｔｈｚをそれぞれ境
にして、Ｓ／Ａ出力ＶＳＡＩがＶｃｃ　（”　１　”）
またはＶｓｓ　（“０”）のいずれかのレベルに遷移す
るようになっている。従って、仮にセル電流ｉｃが変動
し、それに応じてセル電圧Ｖｃのレベルが変動したとし
ても、セル電圧Ｖｃの変動の幅がヒステリシス電圧ｖｈ
の範囲内に収まっている場合には、その変動による影響
はＳ／Ａ出力ＶＳＡＩには現れない。
例えば、（ｂ）において■で示されるようにセル電流ｔ
ｃにノイズ等が重畳し、それに応じてセル電圧Ｖｃが（
ｃ）の■に示されるように変動したとしても、その変動
分は上述のヒステリシス電圧ｖｈの範凹円に充分収まっ
ているので、Ｓ／Ａ出力ＶＳＡＩは、変動する以前の状
態がＶｓｓ　（“０”）の場合には、（ｄ）の■に示さ
れるように発振することなくそのまま“０”の状態を維
持する。逆に、変動する以前の状態がＶｃｃ　（“１”
）の場合には、Ｓ／Ａ出力Ｖ　５Ａ　Ｉ　は、（ｅ）の
■に示されるようにｔｌの時点において発振することな
く０”の状態に遷移する。セル電流ｉｃが■のように変
動した場合にも同様に、Ｓ／Ａ出力ＶＳＡＩは発振する
ことなく、所定のレベルに安定的に確定される。
第８図には第２図装置におけるラッチ回路３０の他の構
成例が示される。
第８図の構成によるラッチ回路は、Ｓ／Ａ回路２０の出
力信号ＶＳＡＩ　とラッチ信号発生回路６０からのラッ
チ信号ＬＡＴを入力するナントゲート３７と、該ナント
ゲート３７の出力信号と該ラッチ信号「■Ｔを入力する
ナントゲート３８と、該ナントゲート３８の出力信号と
ナントゲート３７の出力信号を入力するフリップフロッ
プ３９とにより構成されている。
このフリップフロップ３９は２個のナントゲート３９Ａ
および３９Ｂにより構成される。
以上説明した実施例では使用するメモリとしてＥＥＦＲ
ＯＭを用いた場合について説明したが、本発明は、その
要旨からも明らかなように、ＥＥＦＲＯＭ等のように使
用中にセルのリーク等の原因によりセルが不良となるよ
うな可能性を有する不揮発性メモリに限定されるもので
はなく、ＤＲＡＭ、ＳＲＡＭ等の揮発性メモリに対して
も同様に適用され得るものである。
〔発明の効果〕
以上説明したように本発明の半導体メモリ装置によれば
、Ｓ／Ａ回路の出力信号を所定の時点でラッチして該信
号の論理レベルを確定させた状態で後段の誤り訂正回路
に供給することにより、該誤り訂正回路からの出力信号
に「ひげ」が重畳するといった不都合を除去することが
でき、それによって完全なＥＣＣ救済が可能となり、デ
バイスとしての信頌性を高めることができる。
【図面の簡単な説明】
第１図は本発明による半導体メモリ装置の原理ブロック
図、 第２図は本発明の一実施例としての半導体メモリ装置を
示す回路構成図、 第３図は第２図装置におけるラッチ信号発生回路の一構
成例を示す回路図、 第４図は第２図装置におけるＡＴＤ回路の一構成例を示
す回路図、 第５図は第２図装置における誤り訂正回路の一構成例を
示すブロック図、 第６図（ａ）〜（ｈ）は第２図装置の作用を説明するた
めの動作タイミング図、 第７図（ａ）〜（ｅ）は第２図のシュミット・トリガ回
路の作用を説明するための図、 第８図は第２図装置におけるラッチ回路の他の構成例を
示す回路図、 第９図は従来形の一例としてのＥＥＦＲＯＭ装置の主要
部の構成を示す図、 第１０図（ａ）〜（ｄ）は第９図装置における問題点を
説明するための図、 である。 （符号の説明） １・・・メモリセル、２・・・センス増幅（Ｓ／Ａ）回
路、２Ａ・・・セル電流／電圧（ｉｃ／Ｖｃ）変換回路
、３・・・ラッチ回路、４・・・誤り訂正回路、ｉｃ・
・・セル電流、Ｖｃ・・・セル電圧、■９．・・・Ｓ／
Ａ回路２の出力信号、■ＳＡ２・・・ラッチ回路３の出
力信号、ＬＡＴ・・・ラッチ信号。

Claims (1)

  1. 【特許請求の範囲】 １、メモリセル（１）と、 該メモリセルが選択された時に該メモリセルに記憶され
    た情報をセンスするセンス増幅回路（２）と、 該センス増幅回路から出力された信号（Ｖ＿Ｓ＿Ａ＿１
    ）の論理レベルを所定のタイミングで入力されるラッチ
    信号（＠ＬＡＴ＠）に応答して保持するラッチ回路（３
    ）と、 該ラッチ回路で保持された信号（Ｖ＿Ｓ＿Ａ＿２）に対
    して該信号の論理レベルの誤りを自動的に訂正する誤り
    訂正回路（４）と、 を備えてなる半導体メモリ装置。 ２、前記ラッチ回路（３）にラッチ信号（＠ＬＡＴ＠）
    が入力されるタイミングは、前記メモリセル（１）から
    のデータの読出しに必要とされる所定の時間よりも長く
    設定されている、特許請求の範囲第１項記載の半導体メ
    モリ装置。 ３、前記センス増幅回路（２）はシュミット・トリガ回
    路（２９）を具備する、特許請求の範囲第１項記載の半
    導体メモリ装置。
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