JPS63285800A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS63285800A JPS63285800A JP62120297A JP12029787A JPS63285800A JP S63285800 A JPS63285800 A JP S63285800A JP 62120297 A JP62120297 A JP 62120297A JP 12029787 A JP12029787 A JP 12029787A JP S63285800 A JPS63285800 A JP S63285800A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- logic level
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims abstract description 33
- 230000004044 response Effects 0.000 claims abstract description 10
- 230000001934 delay Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 10
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 10
- 238000006243 chemical reaction Methods 0.000 description 8
- 230000007704 transition Effects 0.000 description 8
- 239000000872 buffer Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 5
- 230000006870 function Effects 0.000 description 5
- 230000003111 delayed effect Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000003139 buffering effect Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は、メモリセルに対応して設けられたセンス増幅
回路と、該センス増幅回路から出力されたデータの誤り
を自動的に訂正する回路を有する半導体メモリ装置であ
って、センス増幅回路と誤り訂正回路の間にラッチ回路
を設け、該センス増幅回路からの出力信号の論理レベル
をアドレス変化時から所定の時点後にラッチして誤り訂
正回路に供給することにより、誤り訂正回路による誤り
データ訂正動作を確実にするものである。
回路と、該センス増幅回路から出力されたデータの誤り
を自動的に訂正する回路を有する半導体メモリ装置であ
って、センス増幅回路と誤り訂正回路の間にラッチ回路
を設け、該センス増幅回路からの出力信号の論理レベル
をアドレス変化時から所定の時点後にラッチして誤り訂
正回路に供給することにより、誤り訂正回路による誤り
データ訂正動作を確実にするものである。
本発明は、半導体メモリ装置に関し、より詳細には、複
数のワード線およびビット線の交差部にそれぞれ配設さ
れた複数のメモリセルと、該ビット線のそれぞれに対応
して設けられた複数のセンス増幅回路(以下S/A回路
と称する)とを備え、該メモリセルからのデータを各S
/A回路で増幅して取出すようにした半導体メモリ装置
に関する。
数のワード線およびビット線の交差部にそれぞれ配設さ
れた複数のメモリセルと、該ビット線のそれぞれに対応
して設けられた複数のセンス増幅回路(以下S/A回路
と称する)とを備え、該メモリセルからのデータを各S
/A回路で増幅して取出すようにした半導体メモリ装置
に関する。
メモリの一例として、例えば電気的に書換え可能な不揮
発性のメモリ(Electrically Erasa
bleand Programmable Read
0nly Memory; E E P ROM)を例
にとると、このEEPROMの重要な特性の1つに繰返
し書換え可能回数がある。この繰返し書換え可能回数は
メーカ側がユーザ側に対してデバイスの品質を保証する
観点から設定されるものである(例えば1万回)が、メ
モリセルを構成する半導体の結晶性、トンネル絶縁膜等
の欠陥、ごみ粒子、バターニング不良等に起因して、何
度もこの書換えを繰返した時にメモリセルが不良となる
場合がある。この種の原因により不良となるメモリの多
くは、全ビット(例えば64にすなわち65536ビツ
ト)に占める割合は1〜10ビツトと非常に少なく、故
障分類で偶発不良領域にある。
発性のメモリ(Electrically Erasa
bleand Programmable Read
0nly Memory; E E P ROM)を例
にとると、このEEPROMの重要な特性の1つに繰返
し書換え可能回数がある。この繰返し書換え可能回数は
メーカ側がユーザ側に対してデバイスの品質を保証する
観点から設定されるものである(例えば1万回)が、メ
モリセルを構成する半導体の結晶性、トンネル絶縁膜等
の欠陥、ごみ粒子、バターニング不良等に起因して、何
度もこの書換えを繰返した時にメモリセルが不良となる
場合がある。この種の原因により不良となるメモリの多
くは、全ビット(例えば64にすなわち65536ビツ
ト)に占める割合は1〜10ビツトと非常に少なく、故
障分類で偶発不良領域にある。
このような問題に対処するため、5eeq Tech、
社により1984年、誤り訂正回路(Error Ch
eck andCorrect circui t;
E CC回路)をメモリと同一チップ上に搭載した装置
が提案された(ISSCC84゜TIIAM 10.4
)。このECC回路は、セルにデータを書込む際に該デ
ータから予め成る組合せで検査用のデータを作成し、該
セルに書込まれたデータをセンス増幅回路(以下S/A
回路と称する)を介して読出す際に、セルのデータと検
査用のデータとの成る組合せに基づき、セルのデータが
正しくない場合にはその誤ったデータのビットを反転さ
せて出力する機能を有している。従って、このECC回
路によれば、仮に1ワード中の1ビツトのセルが不良に
なったとしても、正しい出力信号が読出される。
社により1984年、誤り訂正回路(Error Ch
eck andCorrect circui t;
E CC回路)をメモリと同一チップ上に搭載した装置
が提案された(ISSCC84゜TIIAM 10.4
)。このECC回路は、セルにデータを書込む際に該デ
ータから予め成る組合せで検査用のデータを作成し、該
セルに書込まれたデータをセンス増幅回路(以下S/A
回路と称する)を介して読出す際に、セルのデータと検
査用のデータとの成る組合せに基づき、セルのデータが
正しくない場合にはその誤ったデータのビットを反転さ
せて出力する機能を有している。従って、このECC回
路によれば、仮に1ワード中の1ビツトのセルが不良に
なったとしても、正しい出力信号が読出される。
第9図にはECC回路を用いた従来形の一例としてのE
EPROM装置の主要部の構成が示される。同図におい
て、90は制御ゲートに所定の電圧Vrefが印加され
た2重ゲート構造のEEPROMセル、91は制御ゲー
トがワードデコーダー〇側に接続されたトランジスタ、
92は制御ゲートがコラムデコーダCD側に接続された
トランジスタを示し、これらは直列に接続されている。
EPROM装置の主要部の構成が示される。同図におい
て、90は制御ゲートに所定の電圧Vrefが印加され
た2重ゲート構造のEEPROMセル、91は制御ゲー
トがワードデコーダー〇側に接続されたトランジスタ、
92は制御ゲートがコラムデコーダCD側に接続された
トランジスタを示し、これらは直列に接続されている。
93はS/A回路であって、セル90に流れる電流ic
を電圧Vcに変換する回路94と、このic/Vc変換
回路94の出力電圧Vcのバッファリングを行うバッフ
ァ回路95とを有している。96は前述したECC回路
、97は排他的論理和ゲートを示す。
を電圧Vcに変換する回路94と、このic/Vc変換
回路94の出力電圧Vcのバッファリングを行うバッフ
ァ回路95とを有している。96は前述したECC回路
、97は排他的論理和ゲートを示す。
第9図に示される装置においては、所定のアドレス指定
に基づきワードデコーダWDおよびコラムデコーダCD
が選択され、それによってトランジスタ91および92
がオンした時に、セル90に流れる電流icを電圧Vc
に変換し、バッファリングを行なった後でECC回路9
6によりデータの誤り訂正を行い、それによって本来の
正しいデータが読出されるようになっている。
に基づきワードデコーダWDおよびコラムデコーダCD
が選択され、それによってトランジスタ91および92
がオンした時に、セル90に流れる電流icを電圧Vc
に変換し、バッファリングを行なった後でECC回路9
6によりデータの誤り訂正を行い、それによって本来の
正しいデータが読出されるようになっている。
上述した従来形装置における問題点について、以下、第
10図(a)〜(d)を参照しながら説明する。
10図(a)〜(d)を参照しながら説明する。
EEPROMにおいては、トンネル絶縁膜が劣化し、例
えばこのトンネル絶縁膜に微少リークが発生してその結
果、セルのフローティングゲートの電荷が抜けていくこ
とにより例えばn番目のセルのIloのマージンが低下
すると、S/A出力VSA’(n)の“O”から“1”
へのレベル遷移は、(a)に示されるように、他の健全
なセルに対応のS/A出力VSA’(1)、V SA
’ (2)、・・・・・・、の確定時点taより遅れた
tbの時点で行われることになる。
えばこのトンネル絶縁膜に微少リークが発生してその結
果、セルのフローティングゲートの電荷が抜けていくこ
とにより例えばn番目のセルのIloのマージンが低下
すると、S/A出力VSA’(n)の“O”から“1”
へのレベル遷移は、(a)に示されるように、他の健全
なセルに対応のS/A出力VSA’(1)、V SA
’ (2)、・・・・・・、の確定時点taより遅れた
tbの時点で行われることになる。
この場合、taO時点では、S/A出力V sA’ (
n)(以下単にv SAl と表わす)は本来の1”で
はなく“0″であるので、(b)に示されるように、E
CC回路96は“1”に訂正する旨の信号を排他的論理
和ゲート97に供給する(訂正動作)。これによって、
排他的論理和ゲート97からは訂正された出力信号OU
Tとして“1”が出力される。
n)(以下単にv SAl と表わす)は本来の1”で
はなく“0″であるので、(b)に示されるように、E
CC回路96は“1”に訂正する旨の信号を排他的論理
和ゲート97に供給する(訂正動作)。これによって、
排他的論理和ゲート97からは訂正された出力信号OU
Tとして“1”が出力される。
続いて、S/A出力出力7序″来の論理レベルとして“
0”から12に遷移するtbの時点では、該s7A出力
の論理レベルは“1″になり、これに応答してECC回
路が作動する。しかしながら(c)に示されるように、
ECC回路96は瞬時には応答できないのでしばらくの
間、“1”を出力する。従ってこの間、排他的論理和ゲ
ート97からは誤った出力信号0tlTとして、(a)
に示されるように、“0”の過渡的な誤り信号(ハザー
ド、いわゆる「ひげ」)が出力される。
0”から12に遷移するtbの時点では、該s7A出力
の論理レベルは“1″になり、これに応答してECC回
路が作動する。しかしながら(c)に示されるように、
ECC回路96は瞬時には応答できないのでしばらくの
間、“1”を出力する。従ってこの間、排他的論理和ゲ
ート97からは誤った出力信号0tlTとして、(a)
に示されるように、“0”の過渡的な誤り信号(ハザー
ド、いわゆる「ひげ」)が出力される。
続いて、ECC回路96がS/A出力VSA’ の0”
から“l”への遷移に応答した出力を発生するtcO時
点でようやく、(d)に示されるようにECC回路96
は誤り訂正を解除する旨の信号(“O”)を排他的論理
和ゲート97に供給する。これによって、排他的論理和
ゲート97からは出力信号0[ITとして1″が出力さ
れる。
から“l”への遷移に応答した出力を発生するtcO時
点でようやく、(d)に示されるようにECC回路96
は誤り訂正を解除する旨の信号(“O”)を排他的論理
和ゲート97に供給する。これによって、排他的論理和
ゲート97からは出力信号0[ITとして1″が出力さ
れる。
すなわち、ECC回路を搭載したEEPROM装置にお
いては、トンネル絶縁膜の劣化に起因して成るセルの1
10のマージンが低下し、それによって対応のS/A出
力のレベル遷移が遅延した時は、瞬時にECC回路が動
作することは不可能であるので、上述したように誤り訂
正および訂正動作解除の2つの動作を行うことになり、
それによって出力信号0tlTには必然的に「ひげ」が
重畳してしまうことになる。これは、ECC回路による
誤りデータの救済(ECC救済)を完全に行うことがで
きないことを意味するものであり、データの高精度な読
出しという観点から、好ましいこととは言えない。
いては、トンネル絶縁膜の劣化に起因して成るセルの1
10のマージンが低下し、それによって対応のS/A出
力のレベル遷移が遅延した時は、瞬時にECC回路が動
作することは不可能であるので、上述したように誤り訂
正および訂正動作解除の2つの動作を行うことになり、
それによって出力信号0tlTには必然的に「ひげ」が
重畳してしまうことになる。これは、ECC回路による
誤りデータの救済(ECC救済)を完全に行うことがで
きないことを意味するものであり、データの高精度な読
出しという観点から、好ましいこととは言えない。
以上、F、 E F ROMを例にとって従来形メモリ
の問題点を説明したが、このような問題点、すなわちい
くつかのS/A回路の出力については、他のS/A回路
の出力とは異なる時点で出力の論理レベルが確定し、こ
れによって、次段に接続されているF、 CG回路の出
力信号に「ひげ」が重畳するという問題点、はEEPR
OMの場合に特有のものではない。例えば、EEPRO
Mのようにセルが経年劣化してセル・リークが発生する
、といった不都合が生じない揮発性メモリ、例えばDR
A M(Dynamic Random Access
Memorい、SRAM(Static RAM)等
のメモリの場合でも、データの読出し時における各S/
A回路の動作上の不均一等に起因して、読出しデータの
論理レベルが確定する時点が一致しないという不都合は
起こり得る。
の問題点を説明したが、このような問題点、すなわちい
くつかのS/A回路の出力については、他のS/A回路
の出力とは異なる時点で出力の論理レベルが確定し、こ
れによって、次段に接続されているF、 CG回路の出
力信号に「ひげ」が重畳するという問題点、はEEPR
OMの場合に特有のものではない。例えば、EEPRO
Mのようにセルが経年劣化してセル・リークが発生する
、といった不都合が生じない揮発性メモリ、例えばDR
A M(Dynamic Random Access
Memorい、SRAM(Static RAM)等
のメモリの場合でも、データの読出し時における各S/
A回路の動作上の不均一等に起因して、読出しデータの
論理レベルが確定する時点が一致しないという不都合は
起こり得る。
本発明は、上述した従来技術における問題点に迄み創作
されたもので、完全なECC救済を可能にし、デバイス
としての信頼性を高めることができる半導体メモリ装置
を提供することを目的としている。
されたもので、完全なECC救済を可能にし、デバイス
としての信頼性を高めることができる半導体メモリ装置
を提供することを目的としている。
上述した従来技術における問題点は、データをメモリセ
ルから読出す際に各S/A回路(センス増幅回路)の出
力の論理レベルが確定する時点がそれぞれ一致していよ
うが、不一致であろうが、その影響が次段の誤り訂正回
路の動作に波及しないように工夫することによって解決
され得る。
ルから読出す際に各S/A回路(センス増幅回路)の出
力の論理レベルが確定する時点がそれぞれ一致していよ
うが、不一致であろうが、その影響が次段の誤り訂正回
路の動作に波及しないように工夫することによって解決
され得る。
従って、本発明によれば、第1図の原理ブロック図に示
されるように、メモリセル1と、該メモリセルが選択さ
れた時に該メモリセルに記憶された情報をセンスするセ
ンス増幅回路2と、該センス増幅回路から出力された信
号V 5A Iの論理レベルを所定のタイミングで入力
されるラッチ信号LATに応答して保持するラッチ回路
3と、該ラッチ回路で保持された信号VSA2に対して
該信号の論理レベルの誤りを自動的に訂正する誤り訂正
回路4と、を備えてなる半導体メモリ装置が提供される
。
されるように、メモリセル1と、該メモリセルが選択さ
れた時に該メモリセルに記憶された情報をセンスするセ
ンス増幅回路2と、該センス増幅回路から出力された信
号V 5A Iの論理レベルを所定のタイミングで入力
されるラッチ信号LATに応答して保持するラッチ回路
3と、該ラッチ回路で保持された信号VSA2に対して
該信号の論理レベルの誤りを自動的に訂正する誤り訂正
回路4と、を備えてなる半導体メモリ装置が提供される
。
上述した構成によれば、誤り訂正回路4は、センス増幅
回路2から出力された電圧信号に対して直接的にデータ
の誤り訂正を行うのではなく、センス増幅回路2から出
力された電圧信号をラッチ回路3において所定の時点で
保持した時の信号、すなわち確定したレベルを有する電
圧信号に対して該信号の論理レベルの誤り訂正を行うよ
うになっている。
回路2から出力された電圧信号に対して直接的にデータ
の誤り訂正を行うのではなく、センス増幅回路2から出
力された電圧信号をラッチ回路3において所定の時点で
保持した時の信号、すなわち確定したレベルを有する電
圧信号に対して該信号の論理レベルの誤り訂正を行うよ
うになっている。
従って、例えばセルの1つに欠陥が存在することに起因
して該セルに対応のセンス増幅回路の出力の論理レベル
が確定する時点が遅延した場合でも、誤り訂正回路4に
は所定の時点でラッチされた確定したレベルの信号が入
力されているので、誤り訂正回路4のデータ誤り訂正動
作中に該誤り訂正回路の人力信号の論理レベルが変化す
るといった状態を回避することができる。
して該セルに対応のセンス増幅回路の出力の論理レベル
が確定する時点が遅延した場合でも、誤り訂正回路4に
は所定の時点でラッチされた確定したレベルの信号が入
力されているので、誤り訂正回路4のデータ誤り訂正動
作中に該誤り訂正回路の人力信号の論理レベルが変化す
るといった状態を回避することができる。
これによって、誤り訂正回路4が1度の訂正動作を実行
することによりデータの完全な教済が可能となるので、
誤り訂正回路4からの出力信号にいわゆる「ひげ」が重
畳するといった不都合は除去することができる。これは
、メモリセル1からのデータの読出しが高精度に行われ
得ることを意味するものである。
することによりデータの完全な教済が可能となるので、
誤り訂正回路4からの出力信号にいわゆる「ひげ」が重
畳するといった不都合は除去することができる。これは
、メモリセル1からのデータの読出しが高精度に行われ
得ることを意味するものである。
第2図には本発明の一実施例としての半導体メリ装置の
回路構成が示される。なお、以下の記述において特に規
定しない限り、トランジスタとは、エンハンスメントモ
ード(Eモード)でnチャネル型の電界効果トランジス
タを指す。
回路構成が示される。なお、以下の記述において特に規
定しない限り、トランジスタとは、エンハンスメントモ
ード(Eモード)でnチャネル型の電界効果トランジス
タを指す。
第2図において、10はEEPROMセルを示し、該セ
ルはフローティングゲートFGを有し、また制御ゲート
にはトランジスタ11のソース/ドレインを介して所定
の電圧Vrefが印加されるようになっている。このト
ランジスタ11の制御ゲートは後述のワードデコーダ1
5に接続されている。EEPROMセル10は、トンネ
ル絶縁膜(図示せず)を通してフローティングゲートF
Gへ電荷を注入または放出して書込みと消去または読出
しが行われるようになっており、ソース側は低電位の電
源ラインVss(QV)に接続され、そのドレイン側は
トランジスタ12.13および14を介してS/A回路
20内のic/Vc変換回路20Aに接続されている。
ルはフローティングゲートFGを有し、また制御ゲート
にはトランジスタ11のソース/ドレインを介して所定
の電圧Vrefが印加されるようになっている。このト
ランジスタ11の制御ゲートは後述のワードデコーダ1
5に接続されている。EEPROMセル10は、トンネ
ル絶縁膜(図示せず)を通してフローティングゲートF
Gへ電荷を注入または放出して書込みと消去または読出
しが行われるようになっており、ソース側は低電位の電
源ラインVss(QV)に接続され、そのドレイン側は
トランジスタ12.13および14を介してS/A回路
20内のic/Vc変換回路20Aに接続されている。
トランジスタ12の制御ゲートはワードラインを介して
ワードデコーダ15に接続され、アドレスADD指定に
基づいて該ワードデコーダがセル選択動作を行うことに
よりトランジスタ12がオンするようになっている。一
方、トランジスタ13の制御ゲートはビットラインを介
してコラムデコーダ16に接続され、上述のアドレスへ
〇〇指定に基づいて該コラムデコーダがセル選択動作を
行うことによりトランジスタ13がオンするようになっ
ている。また、トランジスタ14の制御ゲートはデータ
の読′出し時には図示されるように高電位の電源ライン
Vcc(5■)に接続されている。逆に、データの書込
み時は該制御ゲートには“0”レベルの電圧が印加され
、S/A回路側とビット線側が切離されるようになって
いる。従って、図示の例では、トランジスタ12および
13がオン状態にある時に、もしセル10のフローティ
ングゲートFGに正電荷が蓄積されていれば、すなわち
セルが“0”の状態にあれば、セル電流icが流れ、逆
に、セル10のフローティングゲートFGに負電荷が蓄
積されていれば、すなわちセルが1”の状態にあれば、
セル電流icは流れない。
ワードデコーダ15に接続され、アドレスADD指定に
基づいて該ワードデコーダがセル選択動作を行うことに
よりトランジスタ12がオンするようになっている。一
方、トランジスタ13の制御ゲートはビットラインを介
してコラムデコーダ16に接続され、上述のアドレスへ
〇〇指定に基づいて該コラムデコーダがセル選択動作を
行うことによりトランジスタ13がオンするようになっ
ている。また、トランジスタ14の制御ゲートはデータ
の読′出し時には図示されるように高電位の電源ライン
Vcc(5■)に接続されている。逆に、データの書込
み時は該制御ゲートには“0”レベルの電圧が印加され
、S/A回路側とビット線側が切離されるようになって
いる。従って、図示の例では、トランジスタ12および
13がオン状態にある時に、もしセル10のフローティ
ングゲートFGに正電荷が蓄積されていれば、すなわち
セルが“0”の状態にあれば、セル電流icが流れ、逆
に、セル10のフローティングゲートFGに負電荷が蓄
積されていれば、すなわちセルが1”の状態にあれば、
セル電流icは流れない。
S/A回路20において、ic/Vc変換回路2OAは
、基t$電圧V、がゲートに印加されたトランジスタ2
1と、ドレイン側に電源電圧Vccが印加されたデプレ
ッションモード(Dモード)のトランジスタ22とから
なり、セル電流icの変化を電圧Vcの変化に変換する
機能を有している。さらに、2つの電源ラインVccと
Vssの間には、pチャネル型のトランジスタ23と、
Dモードのトランジスタ24と、互いに並列接続された
2個のトランジスタ25八および25Bとが直列接続さ
れている。トランジスタ23および25Aの制御ゲート
にはロー・アクティブのチップ・イネーブル信号σが印
加されるようになっている。また、トランジスタ24の
ソース側はトランジスタ26の制御ゲートとトランジス
タ21の制御ゲートに接続されている。トランジスタ2
6のドレイン側は電源ラインVccに接続され、ソース
側はトランジスタ21のソースとトランジスタ25Bの
制御ゲートに接続されている。従って、上述した基準電
圧VDは、チップ非選択時、すなわちチップ・イネーブ
ル信号σが“1”の時はトランジスタ25Aのオンによ
り′0″となり、逆にチップ選択時にはトランジスタ2
3のオンにより1”となる。そして、チップ選択時(セ
ルの選択時)にはトランジスタ21がオンするので、i
c/Vc変換回路20Aの出力電圧Vcはセル電流ic
の大きさに応じて変化する。
、基t$電圧V、がゲートに印加されたトランジスタ2
1と、ドレイン側に電源電圧Vccが印加されたデプレ
ッションモード(Dモード)のトランジスタ22とから
なり、セル電流icの変化を電圧Vcの変化に変換する
機能を有している。さらに、2つの電源ラインVccと
Vssの間には、pチャネル型のトランジスタ23と、
Dモードのトランジスタ24と、互いに並列接続された
2個のトランジスタ25八および25Bとが直列接続さ
れている。トランジスタ23および25Aの制御ゲート
にはロー・アクティブのチップ・イネーブル信号σが印
加されるようになっている。また、トランジスタ24の
ソース側はトランジスタ26の制御ゲートとトランジス
タ21の制御ゲートに接続されている。トランジスタ2
6のドレイン側は電源ラインVccに接続され、ソース
側はトランジスタ21のソースとトランジスタ25Bの
制御ゲートに接続されている。従って、上述した基準電
圧VDは、チップ非選択時、すなわちチップ・イネーブ
ル信号σが“1”の時はトランジスタ25Aのオンによ
り′0″となり、逆にチップ選択時にはトランジスタ2
3のオンにより1”となる。そして、チップ選択時(セ
ルの選択時)にはトランジスタ21がオンするので、i
c/Vc変換回路20Aの出力電圧Vcはセル電流ic
の大きさに応じて変化する。
トランジスタ21のソースと電源ラインVssの間に介
在されたDモードのトランジスタ27は、非選択状態の
セルに対応のビット綿に蓄積されている電荷を引抜く機
能を有している。また、ic/Vc変換回路20Aの出
力端には、電源電圧Vccの供給を受け、アドレス遷移
検出回路(ATD回路)50からの信号ATDに応答し
てオンするトランジスタ28と、シュミット・トリガ回
路29とが接続されている。このシュミット・トリガ回
路29は、後で詳述するが、所定のヒステリシス電圧v
hを有している。
在されたDモードのトランジスタ27は、非選択状態の
セルに対応のビット綿に蓄積されている電荷を引抜く機
能を有している。また、ic/Vc変換回路20Aの出
力端には、電源電圧Vccの供給を受け、アドレス遷移
検出回路(ATD回路)50からの信号ATDに応答し
てオンするトランジスタ28と、シュミット・トリガ回
路29とが接続されている。このシュミット・トリガ回
路29は、後で詳述するが、所定のヒステリシス電圧v
hを有している。
30はラッチ回路であって、S/A回路20の出力信号
■9.のレベルをラッチ信号発生回路60からのラッチ
信号LATに応答して一定期間保持し、該保持された信
号VSA2を次段の誤り訂正回路(ECC回路)40に
供給する機能を有している。
■9.のレベルをラッチ信号発生回路60からのラッチ
信号LATに応答して一定期間保持し、該保持された信
号VSA2を次段の誤り訂正回路(ECC回路)40に
供給する機能を有している。
このラッチ信号発生回路60は、後で詳述するが、前述
のチップ・イネーブル信号σとATD回路50からの信
号ATDとに応答してラッチ信号LATを発生する。ま
た、ATD回路50は、アドレス信号ADDの変化に応
答してアドレス遷移検出信号ATDを発生するものであ
る。
のチップ・イネーブル信号σとATD回路50からの信
号ATDとに応答してラッチ信号LATを発生する。ま
た、ATD回路50は、アドレス信号ADDの変化に応
答してアドレス遷移検出信号ATDを発生するものであ
る。
ラッチ回路30において、入力端と出力端との間には、
インバータ31と、互いに並列接続されたトランジスタ
32八およびpチャネル型のトランジスタ32Bと、イ
ンバータ33.34とが直列接続されている。トランジ
スタ32Bの制御ゲートは、ラッチ信号発生回路60の
出力端に接続されると共に、インバータ35を介してト
ランジスタ32Aの制御ゲートに接続されている。また
、インバータ33と逆並列にインバータ36が接続され
ている。従って、ラッチ信号発生回路60からのラッチ
信号rτ了が“1″の時はトランジスタ32Aおよび3
2Bが共にオフ状態にあり、入力端側と出力端側とは切
離された状態になるので、結果的に、ラッチ信号RTが
“1”に変化する直前のS/A回路2oの出力信号vS
A1のレベルが内部保持されることになる。
インバータ31と、互いに並列接続されたトランジスタ
32八およびpチャネル型のトランジスタ32Bと、イ
ンバータ33.34とが直列接続されている。トランジ
スタ32Bの制御ゲートは、ラッチ信号発生回路60の
出力端に接続されると共に、インバータ35を介してト
ランジスタ32Aの制御ゲートに接続されている。また
、インバータ33と逆並列にインバータ36が接続され
ている。従って、ラッチ信号発生回路60からのラッチ
信号rτ了が“1″の時はトランジスタ32Aおよび3
2Bが共にオフ状態にあり、入力端側と出力端側とは切
離された状態になるので、結果的に、ラッチ信号RTが
“1”に変化する直前のS/A回路2oの出力信号vS
A1のレベルが内部保持されることになる。
つまり、S/A回路の出力が“0”が、“1”がのいず
れかの論理レベルに確定されることになる。
れかの論理レベルに確定されることになる。
そして、この内部保持された信号V5AIは、各インバ
ータの動作に起因して所定時間だけ遅延された後、信号
VSA、!とじて誤り訂正回路4oに供給される。
ータの動作に起因して所定時間だけ遅延された後、信号
VSA、!とじて誤り訂正回路4oに供給される。
第3図には第2図装置におけるラッチ信号発生回路60
の一構成例が示される。第3図の例示は、ダミーセルと
ダミーS/A回路を用いてラッチ信号LATを発生させ
るようにした回路の場合を示す。
の一構成例が示される。第3図の例示は、ダミーセルと
ダミーS/A回路を用いてラッチ信号LATを発生させ
るようにした回路の場合を示す。
第3図において、ダミーセル610およびトランジスタ
611〜614の接続態様は第2図に示されるセル10
およびトランジスタ11〜14のそれとほとんど同しで
あるので、その説明は省略する。構成的に異なる点は、
第3図のダミーセルの場合には、セルの選択または非選
択にかかわらずセル電流を流す必要があることに鑑み、
トランジスタ612および6130制御ゲートに電源電
圧Vccを印加して両トランジスタが常にオン状態にあ
るように接続されていることである。第3図において6
30は遅延回路を構成し、該遅延回路は、バッファ63
1 と、インバータ632と、抵抗633およびキャパ
シタ634により構成される積分回路と、バッファ63
5と、該バッファ635の出力信号およびバッファ63
1の出力信号を入力するナントゲート636と、バッフ
ァ637とにより構成されている。
611〜614の接続態様は第2図に示されるセル10
およびトランジスタ11〜14のそれとほとんど同しで
あるので、その説明は省略する。構成的に異なる点は、
第3図のダミーセルの場合には、セルの選択または非選
択にかかわらずセル電流を流す必要があることに鑑み、
トランジスタ612および6130制御ゲートに電源電
圧Vccを印加して両トランジスタが常にオン状態にあ
るように接続されていることである。第3図において6
30は遅延回路を構成し、該遅延回路は、バッファ63
1 と、インバータ632と、抵抗633およびキャパ
シタ634により構成される積分回路と、バッファ63
5と、該バッファ635の出力信号およびバッファ63
1の出力信号を入力するナントゲート636と、バッフ
ァ637とにより構成されている。
さらに、第4図には第2図装置におけるATD回路50
の一構成例が示される。
の一構成例が示される。
第4図において、510はインバータ回路を構成し、該
インバータ回路は、アドレス信号ADDの1ビツトに対
応の信号A、を反転させるインバータ511 と、その
出力をさらに反転させるインバータ512と、信号A1
およびインバータ512の出力信号を入力するノアゲー
ト513とにより構成されている。520も、インバー
タ回路510と同じ構成(ただしこの場合にはアドレス
ビットの相補信号A1を利用する)のインバータ回路を
示す。インバータ回路510において、インバータ51
1および512は遅延回路として働く。例えばアドレス
ビットAIが変化すると、インバータ511および51
2の遅延量に対応する幅のパルスがノアゲート513の
出力端に発生される。インバータ回路520においても
同様である。インバータ回路510および520の出力
信号はノアゲート530に入力され、このノアゲート5
30の出力はノアゲート540に入力され、さらにノア
ゲート540の出力は遅延回路550を通して、アドレ
ス遷移検出信号AT口として出力されるようになってい
る。この遅延回路550は、インバータ551 と、抵
抗552およびキャパシタ553により構成される積分
回路と、インバータ554と、該インバータの出力信号
およびノアゲート540の出力信号を入力するナントゲ
ート555と、により構成され、第3図に示される遅延
回路630と同様の機能を有している。
インバータ回路は、アドレス信号ADDの1ビツトに対
応の信号A、を反転させるインバータ511 と、その
出力をさらに反転させるインバータ512と、信号A1
およびインバータ512の出力信号を入力するノアゲー
ト513とにより構成されている。520も、インバー
タ回路510と同じ構成(ただしこの場合にはアドレス
ビットの相補信号A1を利用する)のインバータ回路を
示す。インバータ回路510において、インバータ51
1および512は遅延回路として働く。例えばアドレス
ビットAIが変化すると、インバータ511および51
2の遅延量に対応する幅のパルスがノアゲート513の
出力端に発生される。インバータ回路520においても
同様である。インバータ回路510および520の出力
信号はノアゲート530に入力され、このノアゲート5
30の出力はノアゲート540に入力され、さらにノア
ゲート540の出力は遅延回路550を通して、アドレ
ス遷移検出信号AT口として出力されるようになってい
る。この遅延回路550は、インバータ551 と、抵
抗552およびキャパシタ553により構成される積分
回路と、インバータ554と、該インバータの出力信号
およびノアゲート540の出力信号を入力するナントゲ
ート555と、により構成され、第3図に示される遅延
回路630と同様の機能を有している。
さらに、第5図には第2図装置における誤り訂正回路4
0の一構成例がブロック的に示される。
0の一構成例がブロック的に示される。
第5図に示される誤り訂正回路は、誤り訂正信号発生回
路41と、排他的論理和ゲート42と、センスアンプ(
S/A)43と、検査セルアレイ44と、検査データ発
生回路45とを有している。この誤り訂正回路において
は、まず検査デニタ発生回路45が入力された書込みデ
ータに基づき成る組合せで検査用データを作成し、この
作成された検査用データは、検査セルアレイ44に格納
され、センスアンプ(S/A)43で増幅された後、誤
り訂正信号発生回路41に送られる。この誤り訂正信号
発生回路41は、ラッチ回路30からの信号VSA2の
データと検査用S/A43からのデータとの成る組合せ
に基づき、前者のデータが正しくない場合にはその誤っ
たデータのビア)を反転させて排他的論理和ゲート42
に供給する機能を有している。
路41と、排他的論理和ゲート42と、センスアンプ(
S/A)43と、検査セルアレイ44と、検査データ発
生回路45とを有している。この誤り訂正回路において
は、まず検査デニタ発生回路45が入力された書込みデ
ータに基づき成る組合せで検査用データを作成し、この
作成された検査用データは、検査セルアレイ44に格納
され、センスアンプ(S/A)43で増幅された後、誤
り訂正信号発生回路41に送られる。この誤り訂正信号
発生回路41は、ラッチ回路30からの信号VSA2の
データと検査用S/A43からのデータとの成る組合せ
に基づき、前者のデータが正しくない場合にはその誤っ
たデータのビア)を反転させて排他的論理和ゲート42
に供給する機能を有している。
次に、第6図(a)〜(h)に示される動作タイミング
図を参照しながら第2図装置の作用について説明する。
図を参照しながら第2図装置の作用について説明する。
第6図の(d) 、 (e) 、 (g)において破線
で示される波形は、セルが正常な場合の電圧変化を表わ
している。従って、この場合には、tAO時点において
S/A回路20の出力VSA1の論理レベルが確定して
いるので、誤り訂正回路40はデータ訂正動作を行う必
要がなく、それ故、誤り訂正回路4oがらは同図(h)
に示されるように正しいデータOUTが出力される。
で示される波形は、セルが正常な場合の電圧変化を表わ
している。従って、この場合には、tAO時点において
S/A回路20の出力VSA1の論理レベルが確定して
いるので、誤り訂正回路40はデータ訂正動作を行う必
要がなく、それ故、誤り訂正回路4oがらは同図(h)
に示されるように正しいデータOUTが出力される。
第6図の(d) 、 (e) 、 (g)において実線
で示される波形は、セルのリーク等に起因してS/A回
路20の出力vSA1の論理レベルが本来の時点tAか
ら遅延したtBの時点で確定した時の電圧変化を表わし
ている。この場合には、誤り訂正回路40は、tAO時
点において、本来″1″であるはずの誤った信号“0”
に応答してデータ訂正動作を1度行う。
で示される波形は、セルのリーク等に起因してS/A回
路20の出力vSA1の論理レベルが本来の時点tAか
ら遅延したtBの時点で確定した時の電圧変化を表わし
ている。この場合には、誤り訂正回路40は、tAO時
点において、本来″1″であるはずの誤った信号“0”
に応答してデータ訂正動作を1度行う。
しかしながら、メモリセルからのデータの読出しに必要
とされる所定の時間、すなわちアドレス信号ADDの変
化時点toからS/A出力の論理レベルの確定時点tA
までに要する時間よりも長く設定されたタイミング(t
Cの時点)でラッチ信号LA〒が発生しているので、誤
り訂正回路40には、“1”の電圧信号VSA2がtB
O時点以降までラッチされた状態で供給される。従って
、tBO時点においては、誤り訂正回路40はデータ訂
正の解除を行う必要がなくなる。つまり、S/A回路2
0からの出力信号が誤まった信号である時に誤り訂正動
作を行い、その後、正しい信号がS/A回路20から出
力されたとしても、誤り訂正回路40は誤り訂正の解除
を行わない。それ故、従来形においてはtbxtcO時
点で「ひげ」が生じていたものが、本実施例では第6図
(h)に示されるように、tBO時点で「ひげ」が生じ
るといった不具合を回避することができる。
とされる所定の時間、すなわちアドレス信号ADDの変
化時点toからS/A出力の論理レベルの確定時点tA
までに要する時間よりも長く設定されたタイミング(t
Cの時点)でラッチ信号LA〒が発生しているので、誤
り訂正回路40には、“1”の電圧信号VSA2がtB
O時点以降までラッチされた状態で供給される。従って
、tBO時点においては、誤り訂正回路40はデータ訂
正の解除を行う必要がなくなる。つまり、S/A回路2
0からの出力信号が誤まった信号である時に誤り訂正動
作を行い、その後、正しい信号がS/A回路20から出
力されたとしても、誤り訂正回路40は誤り訂正の解除
を行わない。それ故、従来形においてはtbxtcO時
点で「ひげ」が生じていたものが、本実施例では第6図
(h)に示されるように、tBO時点で「ひげ」が生じ
るといった不具合を回避することができる。
続いて、第7図(n)〜(e)を参照しながら第2図に
示されるシュミット・トリガ回路29の作用について説
明する。
示されるシュミット・トリガ回路29の作用について説
明する。
同図において(a)はヒステリシス特性を示し、2つの
異なるしきい値電圧Vth+ 、Vthzをそれぞれ境
にして、S/A出力VSAIがVcc (” 1 ”)
またはVss (“0”)のいずれかのレベルに遷移す
るようになっている。従って、仮にセル電流icが変動
し、それに応じてセル電圧Vcのレベルが変動したとし
ても、セル電圧Vcの変動の幅がヒステリシス電圧vh
の範囲内に収まっている場合には、その変動による影響
はS/A出力VSAIには現れない。
異なるしきい値電圧Vth+ 、Vthzをそれぞれ境
にして、S/A出力VSAIがVcc (” 1 ”)
またはVss (“0”)のいずれかのレベルに遷移す
るようになっている。従って、仮にセル電流icが変動
し、それに応じてセル電圧Vcのレベルが変動したとし
ても、セル電圧Vcの変動の幅がヒステリシス電圧vh
の範囲内に収まっている場合には、その変動による影響
はS/A出力VSAIには現れない。
例えば、(b)において■で示されるようにセル電流t
cにノイズ等が重畳し、それに応じてセル電圧Vcが(
c)の■に示されるように変動したとしても、その変動
分は上述のヒステリシス電圧vhの範凹円に充分収まっ
ているので、S/A出力VSAIは、変動する以前の状
態がVss (“0”)の場合には、(d)の■に示さ
れるように発振することなくそのまま“0”の状態を維
持する。逆に、変動する以前の状態がVcc (“1”
)の場合には、S/A出力V 5A I は、(e)の
■に示されるようにtlの時点において発振することな
く0”の状態に遷移する。セル電流icが■のように変
動した場合にも同様に、S/A出力VSAIは発振する
ことなく、所定のレベルに安定的に確定される。
cにノイズ等が重畳し、それに応じてセル電圧Vcが(
c)の■に示されるように変動したとしても、その変動
分は上述のヒステリシス電圧vhの範凹円に充分収まっ
ているので、S/A出力VSAIは、変動する以前の状
態がVss (“0”)の場合には、(d)の■に示さ
れるように発振することなくそのまま“0”の状態を維
持する。逆に、変動する以前の状態がVcc (“1”
)の場合には、S/A出力V 5A I は、(e)の
■に示されるようにtlの時点において発振することな
く0”の状態に遷移する。セル電流icが■のように変
動した場合にも同様に、S/A出力VSAIは発振する
ことなく、所定のレベルに安定的に確定される。
第8図には第2図装置におけるラッチ回路30の他の構
成例が示される。
成例が示される。
第8図の構成によるラッチ回路は、S/A回路20の出
力信号VSAI とラッチ信号発生回路60からのラッ
チ信号LATを入力するナントゲート37と、該ナント
ゲート37の出力信号と該ラッチ信号「■Tを入力する
ナントゲート38と、該ナントゲート38の出力信号と
ナントゲート37の出力信号を入力するフリップフロッ
プ39とにより構成されている。
力信号VSAI とラッチ信号発生回路60からのラッ
チ信号LATを入力するナントゲート37と、該ナント
ゲート37の出力信号と該ラッチ信号「■Tを入力する
ナントゲート38と、該ナントゲート38の出力信号と
ナントゲート37の出力信号を入力するフリップフロッ
プ39とにより構成されている。
このフリップフロップ39は2個のナントゲート39A
および39Bにより構成される。
および39Bにより構成される。
以上説明した実施例では使用するメモリとしてEEFR
OMを用いた場合について説明したが、本発明は、その
要旨からも明らかなように、EEFROM等のように使
用中にセルのリーク等の原因によりセルが不良となるよ
うな可能性を有する不揮発性メモリに限定されるもので
はなく、DRAM、SRAM等の揮発性メモリに対して
も同様に適用され得るものである。
OMを用いた場合について説明したが、本発明は、その
要旨からも明らかなように、EEFROM等のように使
用中にセルのリーク等の原因によりセルが不良となるよ
うな可能性を有する不揮発性メモリに限定されるもので
はなく、DRAM、SRAM等の揮発性メモリに対して
も同様に適用され得るものである。
以上説明したように本発明の半導体メモリ装置によれば
、S/A回路の出力信号を所定の時点でラッチして該信
号の論理レベルを確定させた状態で後段の誤り訂正回路
に供給することにより、該誤り訂正回路からの出力信号
に「ひげ」が重畳するといった不都合を除去することが
でき、それによって完全なECC救済が可能となり、デ
バイスとしての信頌性を高めることができる。
、S/A回路の出力信号を所定の時点でラッチして該信
号の論理レベルを確定させた状態で後段の誤り訂正回路
に供給することにより、該誤り訂正回路からの出力信号
に「ひげ」が重畳するといった不都合を除去することが
でき、それによって完全なECC救済が可能となり、デ
バイスとしての信頌性を高めることができる。
第1図は本発明による半導体メモリ装置の原理ブロック
図、 第2図は本発明の一実施例としての半導体メモリ装置を
示す回路構成図、 第3図は第2図装置におけるラッチ信号発生回路の一構
成例を示す回路図、 第4図は第2図装置におけるATD回路の一構成例を示
す回路図、 第5図は第2図装置における誤り訂正回路の一構成例を
示すブロック図、 第6図(a)〜(h)は第2図装置の作用を説明するた
めの動作タイミング図、 第7図(a)〜(e)は第2図のシュミット・トリガ回
路の作用を説明するための図、 第8図は第2図装置におけるラッチ回路の他の構成例を
示す回路図、 第9図は従来形の一例としてのEEFROM装置の主要
部の構成を示す図、 第10図(a)〜(d)は第9図装置における問題点を
説明するための図、 である。 (符号の説明) 1・・・メモリセル、2・・・センス増幅(S/A)回
路、2A・・・セル電流/電圧(ic/Vc)変換回路
、3・・・ラッチ回路、4・・・誤り訂正回路、ic・
・・セル電流、Vc・・・セル電圧、■9.・・・S/
A回路2の出力信号、■SA2・・・ラッチ回路3の出
力信号、LAT・・・ラッチ信号。
図、 第2図は本発明の一実施例としての半導体メモリ装置を
示す回路構成図、 第3図は第2図装置におけるラッチ信号発生回路の一構
成例を示す回路図、 第4図は第2図装置におけるATD回路の一構成例を示
す回路図、 第5図は第2図装置における誤り訂正回路の一構成例を
示すブロック図、 第6図(a)〜(h)は第2図装置の作用を説明するた
めの動作タイミング図、 第7図(a)〜(e)は第2図のシュミット・トリガ回
路の作用を説明するための図、 第8図は第2図装置におけるラッチ回路の他の構成例を
示す回路図、 第9図は従来形の一例としてのEEFROM装置の主要
部の構成を示す図、 第10図(a)〜(d)は第9図装置における問題点を
説明するための図、 である。 (符号の説明) 1・・・メモリセル、2・・・センス増幅(S/A)回
路、2A・・・セル電流/電圧(ic/Vc)変換回路
、3・・・ラッチ回路、4・・・誤り訂正回路、ic・
・・セル電流、Vc・・・セル電圧、■9.・・・S/
A回路2の出力信号、■SA2・・・ラッチ回路3の出
力信号、LAT・・・ラッチ信号。
Claims (1)
- 【特許請求の範囲】 1、メモリセル(1)と、 該メモリセルが選択された時に該メモリセルに記憶され
た情報をセンスするセンス増幅回路(2)と、 該センス増幅回路から出力された信号(V_S_A_1
)の論理レベルを所定のタイミングで入力されるラッチ
信号(@LAT@)に応答して保持するラッチ回路(3
)と、 該ラッチ回路で保持された信号(V_S_A_2)に対
して該信号の論理レベルの誤りを自動的に訂正する誤り
訂正回路(4)と、 を備えてなる半導体メモリ装置。 2、前記ラッチ回路(3)にラッチ信号(@LAT@)
が入力されるタイミングは、前記メモリセル(1)から
のデータの読出しに必要とされる所定の時間よりも長く
設定されている、特許請求の範囲第1項記載の半導体メ
モリ装置。 3、前記センス増幅回路(2)はシュミット・トリガ回
路(29)を具備する、特許請求の範囲第1項記載の半
導体メモリ装置。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62120297A JPS63285800A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
EP88304469A EP0294947B1 (en) | 1987-05-19 | 1988-05-17 | Semiconductor memory device with an error-checking circuit |
DE88304469T DE3882445T2 (de) | 1987-05-19 | 1988-05-17 | Halbleiterspeichergerät mit Fehlerprüfschaltung. |
US07/195,329 US4937830A (en) | 1987-05-19 | 1988-05-18 | Semiconductor memory device having function of checking and correcting error of read-out data |
KR8805846A KR910007408B1 (en) | 1987-05-19 | 1988-05-19 | Semiconductor memory device which inspects errors and modifies them in output data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62120297A JPS63285800A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63285800A true JPS63285800A (ja) | 1988-11-22 |
Family
ID=14782747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62120297A Pending JPS63285800A (ja) | 1987-05-19 | 1987-05-19 | 半導体メモリ装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US4937830A (ja) |
EP (1) | EP0294947B1 (ja) |
JP (1) | JPS63285800A (ja) |
KR (1) | KR910007408B1 (ja) |
DE (1) | DE3882445T2 (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03241594A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | 半導体メモリのセンス回路 |
JPH04222999A (ja) * | 1990-04-16 | 1992-08-12 | Internatl Business Mach Corp <Ibm> | Eccシステムを有するdram装置 |
JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940010838B1 (ko) * | 1991-10-28 | 1994-11-17 | 삼성전자 주식회사 | 데이타 출력 콘트롤 회로 |
US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
KR950008789B1 (ko) * | 1992-07-30 | 1995-08-08 | 삼성전자주식회사 | 멀티-이씨씨(ecc)회로를 내장하는 반도체 메모리 장치 |
US5550842A (en) * | 1994-10-28 | 1996-08-27 | Altera Corporation | EEPROM verification circuit with PMOS transistors |
US5745431A (en) * | 1996-01-05 | 1998-04-28 | International Business Machines Corporation | Address transition detector (ATD) for power conservation |
JP3822411B2 (ja) * | 2000-03-10 | 2006-09-20 | 株式会社東芝 | 半導体記憶装置 |
US20040153902A1 (en) * | 2003-01-21 | 2004-08-05 | Nexflash Technologies, Inc. | Serial flash integrated circuit having error detection and correction |
US7099221B2 (en) | 2004-05-06 | 2006-08-29 | Micron Technology, Inc. | Memory controller method and system compensating for memory cell data losses |
US20060010339A1 (en) * | 2004-06-24 | 2006-01-12 | Klein Dean A | Memory system and method having selective ECC during low power refresh |
US7340668B2 (en) * | 2004-06-25 | 2008-03-04 | Micron Technology, Inc. | Low power cost-effective ECC memory system and method |
US7116602B2 (en) * | 2004-07-15 | 2006-10-03 | Micron Technology, Inc. | Method and system for controlling refresh to avoid memory cell data losses |
US6965537B1 (en) | 2004-08-31 | 2005-11-15 | Micron Technology, Inc. | Memory system and method using ECC to achieve low power refresh |
US7894289B2 (en) | 2006-10-11 | 2011-02-22 | Micron Technology, Inc. | Memory system and method using partial ECC to achieve low power refresh and fast access to data |
US7900120B2 (en) | 2006-10-18 | 2011-03-01 | Micron Technology, Inc. | Memory system and method using ECC with flag bit to identify modified data |
US8370603B2 (en) | 2008-12-23 | 2013-02-05 | Apple Inc. | Architecture for address mapping of managed non-volatile memory |
US8438453B2 (en) * | 2009-05-06 | 2013-05-07 | Apple Inc. | Low latency read operation for managed non-volatile memory |
US8321647B2 (en) | 2009-05-06 | 2012-11-27 | Apple Inc. | Multipage preparation commands for non-volatile memory systems |
US8495332B2 (en) * | 2009-07-24 | 2013-07-23 | Apple Inc. | Controller for optimizing throughput of read operations |
US8838877B2 (en) * | 2009-09-16 | 2014-09-16 | Apple Inc. | File system derived metadata for management of non-volatile memory |
US8489907B2 (en) | 2009-09-16 | 2013-07-16 | Apple Inc. | Method of selective power cycling of components in a memory device independently by reducing power to a memory array or memory controller |
US8441881B1 (en) * | 2010-07-02 | 2013-05-14 | T-Ram Semiconductor | Tracking for read and inverse write back of a group of thyristor-based memory cells |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE2925966C2 (de) * | 1979-06-27 | 1982-10-28 | Siemens AG, 1000 Berlin und 8000 München | Verfahren und Anordnung zur automatischen Erzeugung eines Gültigkeitssignals für aus einem Speicher mit wahlfreiem Zugriff gelesene Datenworte |
JPS58139399A (ja) * | 1982-02-15 | 1983-08-18 | Hitachi Ltd | 半導体記憶装置 |
JPS59117793A (ja) * | 1982-12-24 | 1984-07-07 | Hitachi Micro Comput Eng Ltd | 半導体記憶装置 |
JPH084233B2 (ja) * | 1984-06-29 | 1996-01-17 | 株式会社日立製作所 | 誤り訂正符号の復号装置 |
JPS61165881A (ja) * | 1985-01-17 | 1986-07-26 | Matsushita Electric Ind Co Ltd | 高速センスアンプ回路 |
US4726021A (en) * | 1985-04-17 | 1988-02-16 | Hitachi, Ltd. | Semiconductor memory having error correcting means |
JPS6246357A (ja) * | 1985-08-23 | 1987-02-28 | Hitachi Vlsi Eng Corp | 半導体記憶装置 |
-
1987
- 1987-05-19 JP JP62120297A patent/JPS63285800A/ja active Pending
-
1988
- 1988-05-17 EP EP88304469A patent/EP0294947B1/en not_active Expired - Lifetime
- 1988-05-17 DE DE88304469T patent/DE3882445T2/de not_active Expired - Fee Related
- 1988-05-18 US US07/195,329 patent/US4937830A/en not_active Expired - Lifetime
- 1988-05-19 KR KR8805846A patent/KR910007408B1/ko not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5771596A (en) * | 1980-10-20 | 1982-05-04 | Fujitsu Ltd | Nonolithic memory chip provided with correcting function |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH03241594A (ja) * | 1990-02-19 | 1991-10-28 | Fujitsu Ltd | 半導体メモリのセンス回路 |
JPH04222999A (ja) * | 1990-04-16 | 1992-08-12 | Internatl Business Mach Corp <Ibm> | Eccシステムを有するdram装置 |
JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
Also Published As
Publication number | Publication date |
---|---|
EP0294947B1 (en) | 1993-07-21 |
EP0294947A2 (en) | 1988-12-14 |
US4937830A (en) | 1990-06-26 |
EP0294947A3 (en) | 1990-05-09 |
KR910007408B1 (en) | 1991-09-25 |
DE3882445D1 (de) | 1993-08-26 |
KR880014572A (ko) | 1988-12-24 |
DE3882445T2 (de) | 1993-11-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS63285800A (ja) | 半導体メモリ装置 | |
EP0293339B1 (en) | Nonvolatile memory device with a high number of cycle programming endurance | |
JP3373632B2 (ja) | 不揮発性半導体記憶装置 | |
JP3098189B2 (ja) | 不揮発性半導体メモリのデータ読出回路 | |
US7359249B2 (en) | Nonvolatile semiconductor memory device and method of rewriting data thereof | |
KR100572524B1 (ko) | 증속 구동 센스 앰프 및 소스 폴로워형의 안정화된 전원 회로를 갖는 반도체 메모리 장치 | |
US20040062116A1 (en) | Semiconductor memory device and current mirror circuit | |
JP2001057088A (ja) | Nand型不揮発性メモリ | |
JP3866913B2 (ja) | 半導体装置 | |
US4878203A (en) | Semiconductor non-volatile memory with cut-off circuit when leakage occurs | |
JPS6177199A (ja) | 半導体記憶装置 | |
JPH07182884A (ja) | 不揮発性半導体記憶装置 | |
JPH0917183A (ja) | 半導体記憶装置 | |
US20200035272A1 (en) | Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels | |
KR100264027B1 (ko) | 반도체 기억 장치 | |
KR100294450B1 (ko) | 반도체메모리장치의어레이내부전원전압발생회로 | |
EP0443777A2 (en) | Write circuit for non-volatile memory device | |
KR20010086264A (ko) | 반도체 기억 장치 | |
KR930004488B1 (ko) | 전기적으로 소거와 프로그램이 가능한 판독전용 메모리 | |
JPH09320300A (ja) | 半導体記憶装置 | |
JP2984045B2 (ja) | 半導体記憶装置 | |
US7542341B2 (en) | MIS-transistor-based nonvolatile memory device with verify function | |
JPH09306191A (ja) | 不揮発性半導体記憶装置 | |
JP2525775B2 (ja) | 不揮発性半導体メモリ | |
JP2677270B2 (ja) | 半導体不揮発性メモリ装置 |