JPH03241594A - 半導体メモリのセンス回路 - Google Patents
半導体メモリのセンス回路Info
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- JPH03241594A JPH03241594A JP2037584A JP3758490A JPH03241594A JP H03241594 A JPH03241594 A JP H03241594A JP 2037584 A JP2037584 A JP 2037584A JP 3758490 A JP3758490 A JP 3758490A JP H03241594 A JPH03241594 A JP H03241594A
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- JP
- Japan
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- current
- transistor
- trq4
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- circuit
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 241000345998 Calamus manan Species 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 235000012950 rattan cane Nutrition 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリのセンス回路に関し、特に不揮発
性メモリのデータを読取る半導体メモリのセンス回路に
関する。
性メモリのデータを読取る半導体メモリのセンス回路に
関する。
第４図は従来のイレーザブル・プログラマブルＲＯＭ
（ＥＰＲＯＭ）のセンス回路の一例の回路図を示す。
（ＥＰＲＯＭ）のセンス回路の一例の回路図を示す。
同図中、トランジスタＱ６がＥＰＲＯＭセルであり、ワ
ード線１０よりワード選択信号Ｘを供給される。リード
Ｎ３はビット線に相当し、ビット選択信号Ｙを供給され
るｉ〜ラタンスタＱ５を介してバス線に相当するノード
Ｎ２に接続されている。
ード線１０よりワード選択信号Ｘを供給される。リード
Ｎ３はビット線に相当し、ビット選択信号Ｙを供給され
るｉ〜ラタンスタＱ５を介してバス線に相当するノード
Ｎ２に接続されている。
トランジスタＱ＋ 、Ｑ２はインバータを形成しノード
Ｎ２の信号をトランジスタＱ４にフィードバックするバ
イアス回路を形成しており、ソフトエラーを防止するた
めノードＮ２のレベルを１Ｖ程度としている。駆動トラ
ンジスタＱ３ 、Ｑａはカレントミラー回路を構成し、
トランジスタＱ７は負荷でトランジスタＱ６の流すセル
電流の略１／２の電流を流すものであり、端子１１より
センスしたデータＤＡＴＡを出力する。
Ｎ２の信号をトランジスタＱ４にフィードバックするバ
イアス回路を形成しており、ソフトエラーを防止するた
めノードＮ２のレベルを１Ｖ程度としている。駆動トラ
ンジスタＱ３ 、Ｑａはカレントミラー回路を構成し、
トランジスタＱ７は負荷でトランジスタＱ６の流すセル
電流の略１／２の電流を流すものであり、端子１１より
センスしたデータＤＡＴＡを出力する。
データのセンスにおいては、まず、ビット選択信号Ｙを
Ｈレベルとして単一のビット線を選択し、ノードＮ３が
前記バイアス回路によりＯｖから１Ｖに引上げられる。
Ｈレベルとして単一のビット線を選択し、ノードＮ３が
前記バイアス回路によりＯｖから１Ｖに引上げられる。
この後ワード選択信号がＨレベルとなってワード線が選
択される。例えば［ヘランジスタＱ６に書込み（プログ
ラム）が行なわれているとトランジスタＱ６は電流を流
さないのでトランジスタＱ８のベースのレベルつまりＤ
＾１八はＨレベルとなり、端子１１よりＬレベルのデー
タＤＡＴＡが読出される。
択される。例えば［ヘランジスタＱ６に書込み（プログ
ラム）が行なわれているとトランジスタＱ６は電流を流
さないのでトランジスタＱ８のベースのレベルつまりＤ
＾１八はＨレベルとなり、端子１１よりＬレベルのデー
タＤＡＴＡが読出される。
従来回路ではノードＮ３をＯＶから１ｖに引上げるとき
、バイアス回路によってフィードバック回路特有の振動
が起き、ノードＮ＋ 、ＤＡＴＡの電位が振動するため
に高速のデータリードが困難であるという問題があった
。これはトランジスタＱ＋ 、Ｑ２によりインバータの
応答が遅いため、ノードＮ３のレベル定常点（＝１Ｖ）
付近においてバイアス回路の振動収束性が悪いためであ
る。
、バイアス回路によってフィードバック回路特有の振動
が起き、ノードＮ＋ 、ＤＡＴＡの電位が振動するため
に高速のデータリードが困難であるという問題があった
。これはトランジスタＱ＋ 、Ｑ２によりインバータの
応答が遅いため、ノードＮ３のレベル定常点（＝１Ｖ）
付近においてバイアス回路の振動収束性が悪いためであ
る。
本発明は上記の点に鑑みなされたもので、ビット線選択
時のバス線レベルの振動を急速に収束でき、データリー
ドを高速化する半導体メモリのセンス回路を提供するこ
とを目的とする。
時のバス線レベルの振動を急速に収束でき、データリー
ドを高速化する半導体メモリのセンス回路を提供するこ
とを目的とする。
本発明の半導体メモリのセンス回路は、複数のビット線
が接続されたバス線のレベルをフィードバック形のバイ
アス回路で１定レベルとし、複数のピッ１〜線夫々に接
続された複数のメモリセルのトランジスタのうち所望の
メモリセルのトランジスタを選択して、選択したメモリ
セルのトランジスタが電流を流すか否かを検出してデー
タを読出す半導体メモリのセンス回路において、バイア
ス回路のバス線に電流を流すトランジスタにメモリセル
のトランジスタと同程度の電流を強制的に流す電流源を
接続する。
が接続されたバス線のレベルをフィードバック形のバイ
アス回路で１定レベルとし、複数のピッ１〜線夫々に接
続された複数のメモリセルのトランジスタのうち所望の
メモリセルのトランジスタを選択して、選択したメモリ
セルのトランジスタが電流を流すか否かを検出してデー
タを読出す半導体メモリのセンス回路において、バイア
ス回路のバス線に電流を流すトランジスタにメモリセル
のトランジスタと同程度の電流を強制的に流す電流源を
接続する。
本発明においては、バイアス回路のバス線に電流を流す
トランジスタが電流源により電流を流されることにより
活性化されているため、このトランジスタのフィードバ
ックによるゲート電圧の小さな変化に対しても大きな電
流変化をもたらすことができ、バス線の１定レベル付近
での振動収束性が向上し、データリードを高速化できる
。
トランジスタが電流源により電流を流されることにより
活性化されているため、このトランジスタのフィードバ
ックによるゲート電圧の小さな変化に対しても大きな電
流変化をもたらすことができ、バス線の１定レベル付近
での振動収束性が向上し、データリードを高速化できる
。
第１図は本発明回路の第１実施例の回路図を示す。同図
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
中、第４図と同一部分には同一符号を付し、その説明を
省略する。
第１図において、バス線に相当するノードＮ２にはドレ
インに点を入れて示すデブリション形＼チャンネルＭＯ
３ｔ−ランジスタＱ９のトレインが接続され、そのゲー
ト及びドレインは電源ＶＳＳ（Ｏｖ）に接続されている
。端子１１にもデブリション形ＮチャンネルＭＯＳトラ
ンジスタＱＩＯのドレインが接続され、そのゲート及び
ドレインは電源ＶＳＳに接続されている。
インに点を入れて示すデブリション形＼チャンネルＭＯ
３ｔ−ランジスタＱ９のトレインが接続され、そのゲー
ト及びドレインは電源ＶＳＳ（Ｏｖ）に接続されている
。端子１１にもデブリション形ＮチャンネルＭＯＳトラ
ンジスタＱＩＯのドレインが接続され、そのゲート及び
ドレインは電源ＶＳＳに接続されている。
電流源であるトランジスタＱ９は消費電流を低減するた
めのスタンバイモード以外では常時電流を流しトランジ
スタＱ４のソースレベルを低下させる。これによってト
ランジスタＱ４のゲート・ソース間電圧はその＋＊ｉｖ
、、より大となるようバイアスされ、第２図に示すトラ
ンジスタＱ４のドレイン電流ＩＤゲート電圧ｖ６特性に
おいて、△１ ／Ｖ６が充分大きい領域（１，がＶ６
に対してニリアな領［）ＩＩでトランジスタＱ４が使用
される。なお、従来回路では変化率が小さい領域工でト
ランジスタＱ４を使用している。このため、トランジス
タＱ６の流すセル電流を例えば６０μＡとするとトラン
ジスタＱ９の流すバイアス電流は３０〜６０μＡとセル
電流程度の大きな値とする。
めのスタンバイモード以外では常時電流を流しトランジ
スタＱ４のソースレベルを低下させる。これによってト
ランジスタＱ４のゲート・ソース間電圧はその＋＊ｉｖ
、、より大となるようバイアスされ、第２図に示すトラ
ンジスタＱ４のドレイン電流ＩＤゲート電圧ｖ６特性に
おいて、△１ ／Ｖ６が充分大きい領域（１，がＶ６
に対してニリアな領［）ＩＩでトランジスタＱ４が使用
される。なお、従来回路では変化率が小さい領域工でト
ランジスタＱ４を使用している。このため、トランジス
タＱ６の流すセル電流を例えば６０μＡとするとトラン
ジスタＱ９の流すバイアス電流は３０〜６０μＡとセル
電流程度の大きな値とする。
この場合、トランジスタＱ８にはトランジスタＱ６のセ
ル電流と、トランジスタＱ９のバイアス電流とが流れる
ため、このバイアス電流をキャンセルするために１〜ラ
ンジスタＱＩＯが設けられ、トランジスタＱＩＯにより
１〜ランジスタＱ９のバイアス電流と同量のキャンセル
電流を流す。
ル電流と、トランジスタＱ９のバイアス電流とが流れる
ため、このバイアス電流をキャンセルするために１〜ラ
ンジスタＱＩＯが設けられ、トランジスタＱＩＯにより
１〜ランジスタＱ９のバイアス電流と同量のキャンセル
電流を流す。
このようにトランジスタＱ９でトランジスタＱ４をバイ
アスして活性化しているため、トランジスタＱ４に小さ
なゲート電圧変化があってもトランジスタＱ４の電流変
化は従来より大きくなる。
アスして活性化しているため、トランジスタＱ４に小さ
なゲート電圧変化があってもトランジスタＱ４の電流変
化は従来より大きくなる。
従ってビット線を選択してノードＮ３をＯｖから１Ｖに
引上げたときの振動が急速に収束し高速にデータリード
を行なうことができる。
引上げたときの振動が急速に収束し高速にデータリード
を行なうことができる。
第３図は本発明回路の第２実施例を示す。同図中、第１
図と同一部分には同一符号を付し、その説明を省略する
。
図と同一部分には同一符号を付し、その説明を省略する
。
第３図において、トランジスタ０１〜ＱＩ９夫々はトラ
ンジスタ０１〜０９夫々と同一の回路構成でリファレン
ス回路を構成しており、ダミーのＥＰＲＯＭセルである
トランジスタＱＩ６には書込み（プログラム）がなされ
ない。またトランジスタＱＩＳは常時導通している。ト
ランジスタＱ３゜ＱＩ３夫々のゲートであるノードＮ、
Ｎ８夫々はトランジスタＱに、Ｑ２１夫々のゲートに接
続されている。トランジスタ（ｈｏ、Ｑ２＋はカレント
ミツ−回路を形成するトランジスタＱ２２．Ｑ２３と共
に差動回路を構成している。またノードＮＡ、Ｎ８間に
はトランジスタＱ２４のドレイン・ソースが接続されて
いる。
ンジスタ０１〜０９夫々と同一の回路構成でリファレン
ス回路を構成しており、ダミーのＥＰＲＯＭセルである
トランジスタＱＩ６には書込み（プログラム）がなされ
ない。またトランジスタＱＩＳは常時導通している。ト
ランジスタＱ３゜ＱＩ３夫々のゲートであるノードＮ、
Ｎ８夫々はトランジスタＱに、Ｑ２１夫々のゲートに接
続されている。トランジスタ（ｈｏ、Ｑ２＋はカレント
ミツ−回路を形成するトランジスタＱ２２．Ｑ２３と共
に差動回路を構成している。またノードＮＡ、Ｎ８間に
はトランジスタＱ２４のドレイン・ソースが接続されて
いる。
ここで、トランジスタＱ６に書込みがない場合のノード
ＮＡのレベルに対してノードＮＢのレベルを略１／２と
するために、１−ランジスタＱ１３の電流値はトランジ
スタＱ３の電流値の２倍とされ、かつトランジスタＱ１
９の電流値はトランジスタＱ９の電流値の２倍とされて
いる。
ＮＡのレベルに対してノードＮＢのレベルを略１／２と
するために、１−ランジスタＱ１３の電流値はトランジ
スタＱ３の電流値の２倍とされ、かつトランジスタＱ１
９の電流値はトランジスタＱ９の電流値の２倍とされて
いる。
この回路ではデータセンスの前に端子１２にＨレベルの
イコライズ信号ＥＱを供給してトランジスタＱ２１１を
導通させてノードＮ＾、ＮＢを同一レベルとする。この
後トランジスタＱ２４を遮断させ、ビット線選択及びワ
ード線選択を行なうと、トランジスタＱ６に書込みが行
なわれていると、ノードＮ のレベルがノードＮ８より
も高くなり、差動へ 回路は高速に端子１１よりＬレベルのデータＤＡＴＡを
読出す。
イコライズ信号ＥＱを供給してトランジスタＱ２１１を
導通させてノードＮ＾、ＮＢを同一レベルとする。この
後トランジスタＱ２４を遮断させ、ビット線選択及びワ
ード線選択を行なうと、トランジスタＱ６に書込みが行
なわれていると、ノードＮ のレベルがノードＮ８より
も高くなり、差動へ 回路は高速に端子１１よりＬレベルのデータＤＡＴＡを
読出す。
この実施例おいても電流源であるトランジスタＱｓ、Ｑ
＋ｓによりトランジスタＱ４．ＱＩ４が活性化され、振
動収束性が向上してデータリードの高速化がなされるこ
とは同様である。
＋ｓによりトランジスタＱ４．ＱＩ４が活性化され、振
動収束性が向上してデータリードの高速化がなされるこ
とは同様である。
上述の如く、本発明の半導体メモリのセンス回路によれ
ば、ビット線選択時のバス線レベルの振動を急速に収束
でき、高速のデータリードを行うことができ、実用上き
わめて有用である。
ば、ビット線選択時のバス線レベルの振動を急速に収束
でき、高速のデータリードを行うことができ、実用上き
わめて有用である。
第１図、第３図夫々は本発明回路の各実施例の回路図、
第２図はトランジスタの特性図、
第４図は従来回路の一例の回路図である。
図において、
１０はワード線、
１１．１２は端子、
０１〜Ｑ２４はトランジスタ
を示す。
Claims (1)
- 複数のビット線が接続されたバス線のレベルをフィー
ドバック形のバイアス回路（Ｑ＿１、Ｑ＿２、Ｑ＿４）
で一定レベルとし、該複数のビット線夫々に接続された
複数のメモリセルのトランジスタのうち所望のメモリセ
ルのトランジスタ（Ｑ＿６）を選択して、選択したメモ
リセルのトランジスタ（Ｑ＿６）が電流を流すか否かを
検出してデータを読出す半導体メモリのセンス回路にお
いて、該バイアス回路（Ｑ＿１、Ｑ＿２、Ｑ＿４）の該
バス線に電流を流すトランジスタ（Ｑ＿４）に該メモリ
セルのトランジスタ（Ｑ＿６）と同程度の電流を強制的
に流す電流源（Ｑ＿９）を接続したことを特徴とする半
導体メモリのセンス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037584A JPH03241594A (ja) | 1990-02-19 | 1990-02-19 | 半導体メモリのセンス回路 |
| DE69119802T DE69119802T2 (de) | 1990-02-19 | 1991-02-14 | Abfühlschaltung für nichtflüchtige Speicheranordnung |
| EP91301197A EP0443776B1 (en) | 1990-02-19 | 1991-02-14 | Sense circuit for non-volatile memory device |
| KR1019910002603A KR950014090B1 (ko) | 1990-02-19 | 1991-02-19 | 비휘발성 메모리장치의 센스회로 |
| US08/111,589 US5309400A (en) | 1990-02-19 | 1993-08-25 | Sense circuit for non-volatile memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2037584A JPH03241594A (ja) | 1990-02-19 | 1990-02-19 | 半導体メモリのセンス回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03241594A true JPH03241594A (ja) | 1991-10-28 |
Family
ID=12501589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2037584A Pending JPH03241594A (ja) | 1990-02-19 | 1990-02-19 | 半導体メモリのセンス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5309400A (ja) |
| EP (1) | EP0443776B1 (ja) |
| JP (1) | JPH03241594A (ja) |
| KR (1) | KR950014090B1 (ja) |
| DE (1) | DE69119802T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2558904B2 (ja) * | 1990-01-19 | 1996-11-27 | 株式会社東芝 | 半導体集積回路 |
| EP0903752B1 (en) * | 1991-12-27 | 2001-11-14 | Fujitsu Limited | Nonvolatile semiconductor memory |
| DE4302195C2 (de) * | 1993-01-27 | 1996-12-19 | Telefunken Microelectron | Verfahren zum Betrieb eines nichtflüchtigen Halbleiterspeichers |
| US5390147A (en) * | 1994-03-02 | 1995-02-14 | Atmel Corporation | Core organization and sense amplifier having lubricating current, active clamping and buffered sense node for speed enhancement for non-volatile memory |
| US5666320A (en) * | 1995-12-20 | 1997-09-09 | International Business Machines Corporation | Storage system |
| US5661684A (en) * | 1995-12-22 | 1997-08-26 | International Business Machines Corporation | Differential sense amplifier |
Citations (1)
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| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS57130292A (en) * | 1981-02-05 | 1982-08-12 | Toshiba Corp | Semiconductor nonvolatile read-only storage device |
| US4535259A (en) * | 1982-06-18 | 1985-08-13 | Seeq Technology, Inc. | Sense amplifier for use with a semiconductor memory array |
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
| JPS62222498A (ja) * | 1986-03-10 | 1987-09-30 | Fujitsu Ltd | 消去及び書き込み可能な読み出し専用メモリ |
| US4896297A (en) * | 1987-10-23 | 1990-01-23 | Mitsubishi Denki Kabushiki Kaisha | Circuit for generating a boosted signal for a word line |
| IT1221780B (it) * | 1988-01-29 | 1990-07-12 | Sgs Thomson Microelectronics | Circuito di rilevamento dello stato di celle di matrice in memorie eprom in tecnologia mos |
| US4899070A (en) * | 1988-07-13 | 1990-02-06 | Altera Corporation | Bit line sense amplifier for programmable logic devices |
-
1990
- 1990-02-19 JP JP2037584A patent/JPH03241594A/ja active Pending
-
1991
- 1991-02-14 DE DE69119802T patent/DE69119802T2/de not_active Expired - Fee Related
- 1991-02-14 EP EP91301197A patent/EP0443776B1/en not_active Expired - Lifetime
- 1991-02-19 KR KR1019910002603A patent/KR950014090B1/ko not_active IP Right Cessation
-
1993
- 1993-08-25 US US08/111,589 patent/US5309400A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63285800A (ja) * | 1987-05-19 | 1988-11-22 | Fujitsu Ltd | 半導体メモリ装置 |
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|---|---|---|---|---|
| JP2009534782A (ja) * | 2006-04-24 | 2009-09-24 | エヌエックスピー ビー ヴィ | メモリ回路およびメモリ素子の感知方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920000078A (ko) | 1992-01-10 |
| DE69119802T2 (de) | 1996-10-02 |
| US5309400A (en) | 1994-05-03 |
| KR950014090B1 (ko) | 1995-11-21 |
| EP0443776A2 (en) | 1991-08-28 |
| EP0443776A3 (en) | 1992-11-04 |
| DE69119802D1 (de) | 1996-07-04 |
| EP0443776B1 (en) | 1996-05-29 |
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