JPH06168594A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH06168594A
JPH06168594A JP4321011A JP32101192A JPH06168594A JP H06168594 A JPH06168594 A JP H06168594A JP 4321011 A JP4321011 A JP 4321011A JP 32101192 A JP32101192 A JP 32101192A JP H06168594 A JPH06168594 A JP H06168594A
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JP
Japan
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sense
transistors
current
transistor
vout
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JP4321011A
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Takahiro Yamamoto
恭弘 山本
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Fujitsu VLSI Ltd
Fujitsu Ltd
Original Assignee
Fujitsu VLSI Ltd
Fujitsu Ltd
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Publication date
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    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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Abstract

(57)【要約】 【目的】メインセンストランジスタが飽和しにくい回路
構成をとり、低電圧で高速に動作可能なセンスアンプを
有する半導体記憶装置を提供すること。 【構成】プリセンストランジスタ1a，1bはビット線BL，
バーBLにセンス電流を流す。電流供給トランジスタ2a，
2bのコレクタは直接電源ＶCCに接続され、各ベースに基
準電圧Ｖref が入力される。同トランジスタ2a，2bは各
エミッタに定電流源3a，3bが接続され、各エミッタから
トランジスタ1b，1aにセンス電流を供給する。メインセ
ンストランジスタ5a，5bはエミッタ接続されるととも
に、両エミッタには定電流源6 が接続されている。同ト
ランジスタ5a，5bの各コレクタと電源ＶCCとの間に抵抗
R1，R2が接続され、各ベースにトランジスタ2a，2bのエ
ミッタ電位を入力する。同トランジスタ5a，5bは各コレ
クタから出力電圧Vout，バーVoutを出力する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に係り、
詳しくはメモリセルのデータをビット線を介して検出し
増幅するセンスアンプに関するものである。
【０００２】近年、半導体記憶装置では低電圧動作が要
求されている。このため、データを増幅するセンスアン
プにも低電圧で安定して動作することが要求されてい
る。
【０００３】
【従来の技術】従来、半導体記憶装置のセンスアンプと
して、電圧センス型のものと、電流センス型のものとが
ある。
【０００４】図５に電圧センス型のセンスアンプの一例
を示す。このセンスアンプはプリセンスアンプ部３０と
メインセンスアンプ部３１とからなる。メインセンスア
ンプ部３１のメインセンストランジスタＱ１，Ｑ２の各
コレクタは抵抗Ｒ３，Ｒ４を介して高電位電源ＶCCに接
続され、各エミッタは定電流源３２，３３に接続されて
いる。各トランジスタＱ１，Ｑ２のベースには基準電圧
Ｖref が印加されている。
【０００５】プリセンスアンプ部３０の各プリセンスト
ランジスタＱ３，Ｑ４のエミッタは互いに接続され、各
プリセンストランジスタＱ３，Ｑ４のベースは記憶セル
（図示略）から延びる相補ビット線ＢＬ，バーＢＬに接
続されている。各プリセンストランジスタＱ３，Ｑ４の
コレクタは前記各メインセンストランジスタＱ２，Ｑ１
のエミッタに接続されるとともに、両トランジスタＱ
３，Ｑ４のエミッタはビット選択用のＮＭＯＳトランジ
スタＴ１に接続されている。プリセンストランジスタＱ
３，Ｑ４はデータ書き込み又は読み出し時において、相
補ビット線ＢＬ，バーＢＬの電圧レベルに応じたセンス
電流を流すことにより相補ビット線ＢＬ，バーＢＬの状
態を検出する。
【０００６】ＮＭＯＳトランジスタＴ１のゲートには選
択信号Ｓ１が入力されている。従って、相補ビット線Ｂ
Ｌ，バーＢＬが選択された状態で、Ｈレベルの選択信号
Ｓ１がＮＭＯＳトランジスタＴ１に入力されると、ＮＭ
ＯＳトランジスタＴ１がオンする。すると、ビット線Ｂ
Ｌ，バーＢＬの状態に基づいて、プリセンストランジス
タＱ３又はＱ４のいずれか一方が導通する。そして、メ
インセンストランジスタＱ２又はＱ１からプリセンスト
ランジスタＱ３又はＱ４の方向に電流が流れる。
【０００７】このとき、メインセンストランジスタＱ１
又はＱ２を流れる電流により抵抗Ｒ３又はＲ４で生じる
電圧降下に基づく電圧がノードＡ，Ｂから出力電圧Ｖｏ
ｕｔ，バーＶｏｕｔとして出力される。
【０００８】図７は電流センス型のプリセンスアンプ部
を示している。プリセンスアンプ部３６のプリセンスト
ランジスタＱ５，Ｑ６のコレクタはそれぞれ前記メイン
センストランジスタＱ２，Ｑ１のエミッタに接続されて
いる。各トランジスタＱ５，Ｑ６のエミッタはそれぞれ
前記ビット線ＢＬ，バーＢＬに接続されている。各トラ
ンジスタＱ５，Ｑ６のベースには選択信号Ｓ２が入力さ
れている。
【０００９】従って、ビット線ＢＬ，バーＢＬが選択さ
れた状態で、Ｈレベルの選択信号Ｓ２がプリセンストラ
ンジスタＱ５，Ｑ６に入力されると、両トランジスタＱ
５，Ｑ６がオンする。すると、ビット線ＢＬ，バーＢＬ
の状態に基づいて、前記メインセンストランジスタＱ２
又はＱ１からプリセンストランジスタＱ５又はＱ６を介
してビット線ＢＬ又はバーＢＬにセンス電流が流れる。
【００１０】また、図８は別の電圧センス型のプリセン
スアンプ部を示している。このプリセンスアンプ部３７
は図５に示したＮＭＯＳトランジスタＴ１に代えてトラ
ンジスタＱ７を設けるとともに、トランジスタＱ７を定
電流源３８に接続している。トランジスタＱ７のベース
には選択信号Ｓ３が入力されている。
【００１１】従って、ビット線ＢＬ，バーＢＬが選択さ
れた状態で、Ｈレベルの選択信号Ｓ３がプリトランジス
タＱ７に入力されると、トランジスタＱ７がオンする。
すると、ビット線ＢＬ，バーＢＬの状態に基づいて、プ
リセンストランジスタＱ３又はＱ４のいずれか一方が導
通する。そして、前記メインセンストランジスタＱ２又
はＱ１からプリセンストランジスタＱ３又はＱ４の方向
に電流が流れる。このとき、トランジスタＱ７には定電
流源３８によって一定の電流が流れる。
【００１２】
【発明が解決しようとする課題】ところが、図５に示す
電圧センス型のセンスアンプではプロセスのばらつきが
あったり、選択信号Ｓ１のレベルが不安定であったり、
温度変動又は電源変動が生じたりすると、ＮＭＯＳトラ
ンジスタＴ１のドレイン電流の最大値が一定とならな
い。例えば、ＮＭＯＳトランジスタＴ１のドレイン電流
が設計基準値を大幅に超えると、抵抗Ｒ３又はＲ４での
電圧降下が増大する。
【００１３】そして、抵抗Ｒ３又はＲ４の電圧降下の増
大によって、メインセンストランジスタＱ１又はＱ２の
コレクタ電圧が低下し過ぎると、メインセンストランジ
スタＱ１又はＱ２が飽和してコレクタ電流が流れなくな
ってしまう。その結果、出力電圧Ｖｏｕｔ又はバーＶｏ
ｕｔが不安定となり、これが次段の回路の誤動作を招く
という問題があった。
【００１４】また、図７に示すプリセンスアンプ部３６
においてもプリセンストランジスタＱ５，Ｑ６のプロセ
スのばらつきや温度変動又は電源変動により、トランジ
スタＱ５及びＱ６のエミッタ電流の最大値が一定となら
ない。また、プリセンストランジスタＱ５，Ｑ６はビッ
ト線ＢＬ，バーＢＬを介してメモリセルに電流を供給す
ることによってもエミッタ電流の最大値が一定とならな
い。従って、このプリセンスアンプ部３６を使用した電
流センス型のセンスアンプも図５に示したセンスアンプ
３０と同様の問題点がある。
【００１５】また、図８に示すプリセンスアンプ部３７
では定電流源３８を設けてトランジスタＱ７のエミッタ
電流を一定にするようにしている。ところが、このプリ
センスアンプ部３７においてもプロセスのばらつきや、
温度変動又は電源変動により、トランジスタＱ７のエミ
ッタ電流の最大値が一定とならない。従って、このプリ
センスアンプ部３７を使用した電圧センス型のセンスア
ンプも図５に示したセンスアンプ３０と同様の問題点が
ある。
【００１６】上記の問題を解決するため、図５に示すよ
うに、メインセンスアンプ部３１において高電位電源Ｖ
CCとノードＡ，Ｂとの間にダイオード３４，３５を接続
したものが提案された。これはダイオード３４，３５に
より出力電圧Ｖｏｕｔ，バーＶｏｕｔの電圧制限、即
ち、最小電圧の制限を行わせるものである。これらのダ
イオード３４，３５によって次段の回路に必要な出力電
圧Ｖｏｕｔ，バーＶｏｕｔの振幅を確保できるととも
に、メインセンストランジスタＱ１又はＱ２の飽和を防
止することができる。
【００１７】ところが、出力信号Ｖｏｕｔは図６に一点
鎖線で示すように電圧制限レベルから電源ＶCCまで変化
し、出力信号バーＶｏｕｔは二点鎖線で示すように電源
ＶCCから電圧制限レベルまで変化する。このため、本
来、出力電圧Ｖｏｕｔ，バーＶｏｕｔは実線で示すよう
に時刻ｔ１でレベルが確定していたが、電圧制限を行う
ことによって時刻ｔ２でレベル確定することとなる。即
ち、センスアンプの遅延時間が長くなり、半導体記憶装
置の高速化を図ることができないという問題が生ずるこ
ととなる。
【００１８】また、図５に示すセンスアンプから安定し
た出力電圧Ｖｏｕｔ，バーＶｏｕｔを出力するには、メ
インセンストランジスタＱ１，Ｑ２を飽和させないこと
が必要となる。このためには、メインセンストランジス
タＱ１，Ｑ２に入力する基準電圧Ｖref をトランジスタ
のベース・エミッタ間電圧からコレクタ・エミッタ間電
圧の最小値を引いた電圧分だけ電源ＶCCよりも低くする
必要がある。逆に言えば、ある値の基準電圧Ｖref に対
して高電位電源ＶCCはそれよりも所定の電圧だけ高くす
る必要がある。このことが、センスアンプの低電圧動作
を妨げる原因となっている。
【００１９】また、従来のセンスアンプを設計するに際
し、プロセスのばらつき、温度依存、電源依存等を考慮
するという細心の注意が必要となり、設計が難しくなる
という問題もある。
【００２０】本発明は上記問題点を解決するためになさ
れたものであって、メインセンストランジスタが飽和し
にくい回路構成をとり、低電圧で高速に動作可能なセン
スアンプを有する半導体記憶装置を提供することを目的
とする。
【００２１】
【課題を解決するための手段】図１は本発明の原理説明
図である。プリセンスアンプ部は一対のプリセンストラ
ンジスタ１ａ，１ｂを備えて構成されている。プリセン
ストランジスタ１ａ，１ｂは相補ビット線ＢＬ，バーＢ
Ｌの状態に応じたセンス電流を流すことにより相補ビッ
ト線ＢＬ，バーＢＬの状態を検出する。
【００２２】メインセンスアンプ部は、センス電流供給
回路４と差動増幅回路７とを備えて構成されている。セ
ンス電流供給回路４は、それぞれ第１及び第２の端子と
第１の制御電極とを備えた一対の電流供給トランジスタ
２ａ，２ｂと、各電流供給トランジスタ２ａ，２ｂの第
２の端子に接続された一対の定電流源３ａ，３ｂとを備
えて構成されている。電流供給トランジスタ２ａ，２ｂ
の各第１の端子は直接高電位電源ＶCCに接続されるとと
もに、各第１の制御電極に基準電圧Ｖref が入力されて
いる。各電流供給トランジスタ２ａ，２ｂはその第２の
端子から対応するプリセンストランジスタ１ｂ，１ａに
センス電流を供給する。
【００２３】差動増幅回路７は、それぞれ第３及び第４
の端子と第２の制御電極とを備えた一対のメインセンス
トランジスタ５ａ，５ｂと、第１及び第２の抵抗Ｒ１，
Ｒ２と、定電流源６とを備えて構成されている。メイン
センストランジスタ５ａ，５ｂは各第３の端子が互いに
接続されるとともに、各第２の制御電極に各電流供給ト
ランジスタ２ａ，２ｂの第２の端子の電位をそれぞれ入
力している。第１及び第２の抵抗Ｒ１，Ｒ２はメインセ
ンストランジスタ５ａ，５ｂの各第４の端子と高電位電
源ＶCCとの間に接続されている。定電流源６はメインセ
ンストランジスタ５ａ，５ｂの両第３の端子に接続され
ている。差動増幅回路７はメインセンストランジスタ５
ａ，５ｂの各第４の端子から各電流供給トランジスタ２
ａ，２ｂの第２の端子の電位を増幅した出力電圧Ｖｏｕ
ｔ，バーＶｏｕｔを出力する。
【００２４】
【作用】従って、プリセンストランジスタ１ａ，１ｂに
流れるセンス電流の比に応じて、電流供給トランジスタ
２ａ，２ｂの第２の端子の電位に若干の差が生じる。そ
して、各第２の端子の電位の比に応じて差動増幅回路７
における定電流源６の電流が第１及び第２の抵抗Ｒ１，
Ｒ２に分流され、電圧に変換される。第１及び第２の抵
抗Ｒ１，Ｒ２における電圧降下は定電流源６の電流値と
抵抗値との積が最大となる。従って、定電流源６の電流
値と第１及び第２の抵抗Ｒ１，Ｒ２の抵抗値を所望の値
に設定することにより、出力電圧Ｖｏｕｔ，バーＶｏｕ
ｔの振幅を設定することができる。
【００２５】そして、プリセンストランジスタ１ａ，１
ｂのセンス電流が設計基準値から外れた不安定な電流量
であっても、相補ビット線ＢＬ，バーＢＬの電位差によ
って決まる電流比は変化することは少ない。そのため、
電源電圧変動やプロセスのばらつき等によってプリセン
ストランジスタ１ａ，１ｂのセンス電流の絶対量が変動
しても電流比自体は変化しない。この電流比に基づいて
差動増幅回路７の定電流が第１及び第２の抵抗Ｒ１，Ｒ
２に分流されて電圧に変換されるため、安定動作が可能
となる。
【００２６】また、各電流供給トランジスタ２ａ，２ｂ
の第１の端子が直接高電位電源ＶCCに接続されているの
で、基準電圧Ｖref を高電位電源ＶCCのレベルまで上昇
させることができる。即ち、ある値の基準電圧Ｖref に
対して高電位電源ＶCCを基準電圧Ｖref のレベルまで低
下させることができ、低電圧動作が可能となる。
【００２７】
【実施例】以下、本発明を具体化した一実施例を図２〜
図５に従って説明する。図２はスタティックＲＡＭに具
体化した一実施例を示すブロック図である。
【００２８】スタティックＲＡＭ１０は、アドレスバッ
ファ１１、ロウデコーダ及びワード線ドライバ１２、コ
ラムデコーダ１３、ビット線ドライバ１４、メモリセル
アレイ１５を備えている。また、スタティックＲＡＭ１
０はセンスアンプ群１６、出力回路１７、ライトアンプ
１８、入力回路１９を備えている。
【００２９】メモリセルアレイ１５には図３に示すよう
に左右方向に延びる複数のワード線ＷＬが設けられると
ともに、上下方向に延びる相補ビット線が複数対設けら
れている。なお、図３では一対の相補ビット線ＢＬ，バ
ーＢＬのみを図示している。各ワード線間及び各ビット
線対間には、高抵抗Ｒ７，Ｒ８を負荷とする一対のセル
トランジスタＴ２０，Ｔ２１と、一対のゲートトランジ
スタＴ２２，Ｔ２３とからなるメモリセルＣが接続され
ている。
【００３０】アドレスバッファ１１には図示しない制御
装置から複数ビットからなるアドレス信号Ａ１〜Ａｎが
入力されている。アドレスバッファ１１は入力したアド
レス信号Ａ１〜Ａｎをロウデコーダ及びワード線ドライ
バ１２とコラムデコーダ１３とに供給する。
【００３１】ロウデコーダ及びワード線ドライバ１２は
入力したアドレス信号をデコードし、メモリセルアレイ
１５の所定のワード線を選択するようになっている。コ
ラムデコーダ１３は入力したアドレス信号をコラム選択
信号ＳＣ又はブロック選択信号ＳＢ（図３参照）にデコ
ードし、それらのコラム選択信号ＳＣ又はブロック選択
信号ＳＢをビット線ドライバ１４に出力する。
【００３２】ビット線ドライバ１４はコラムデコーダ１
３からのデコード信号に基づいてメモリセルアレイ１５
の所定の相補ビット線ＢＬ，バーＢＬを選択するように
なっている。従って、メモリセルアレイ１５では選択さ
れたワード線及びビット線に接続されたメモリセルが選
択される。
【００３３】ビット線ドライバ１４にはセンスアンプ１
６が接続され、センスアンプ１６には出力回路１７が接
続されている。また、ビット線ドライバ１４にはライト
アンプ１８が接続され、ライトアンプ１８は入力回路１
９に接続されている。
【００３４】入力回路１９には図示しない制御装置から
書き込み制御信号バーＷＥ、制御信号バーＣＳ、及び複
数ビット（本実施例ではｎビット）からなるデータ信号
Ｄ１〜Ｄｎが入力されている。
【００３５】入力回路１９は書き込み制御信号バーＷＥ
と制御信号バーＣＳとの論理演算を行う。そして、入力
回路１９はその演算結果に応じてビット線ドライバ１４
にてリードライト制御信号ＲＷを出力する。また、入力
回路１９はその演算結果に応じて出力許可信号ＯＥを出
力回路１７に出力する。また、入力回路１９はデータ書
き込み時にはデータ信号Ｄ１〜Ｄｎをライトアンプ１８
に出力する。
【００３６】図３に示すように、前記ビット線ドライバ
１４にはビット線対毎にトランスミッションゲートより
なるコラムスイッチ２１，２２が設けられるとともに、
ビットイコライザ２３が設けられている。
【００３７】コラムスイッチ２１はＰＭＯＳ及びＮＭＯ
ＳトランジスタＴ２，Ｔ３からなり、コラムスイッチ２
２はＰＭＯＳ及びＮＭＯＳトランジスタＴ４，Ｔ５から
なる。ＰＭＯＳトランジスタＴ２，Ｔ４のゲートにはイ
ンバータ２４を介してコラム選択信号ＳＣが入力され、
ＮＭＯＳトランジスタＴ３，Ｔ４にはコラム選択信号Ｓ
Ｃが入力されている。従って、コラム選択信号ＳＣがＨ
レベルになるとコラムスイッチ２１，２２がオンし、メ
モリセルアレイ１５の内外のビット線対が接続される。
【００３８】ビットイコライザ２３はＰＭＯＳトランジ
スタＴ６〜Ｔ８で構成されている。ＰＭＯＳトランジス
タＴ６のソース・ドレインはビット線対の各ビット線に
接続され、ゲートには前記コラム選択信号ＳＣが入力さ
れている。ＰＭＯＳトランジスタＴ７，Ｔ８のソースは
高電位電源ＶCCに接続され、各ドレインは各ビット線に
接続され、ゲートは低電位電源ＶSSに接続されている。
従って、コラム選択信号ＳＣがＬレベル、即ち、当該ビ
ット線対の非選択状態において各ＰＭＯＳトランジスタ
Ｔ６〜Ｔ８がオンし、メモリセルアレイ１５内部におけ
る当該ビット線対は高電位電源ＶCCに固定される。
【００３９】また、ビット線ドライバ１４にはライトア
ンプ側において複数対（例えば８対）のビット線対をブ
ロックとし、このブロックにおける一対のビット線対に
ついてブロックイコライザ２５が設けられている。ブロ
ックイコライザ２５はＰＭＯＳトランジスタＴ９〜Ｔ１
１で構成されている。ＰＭＯＳトランジスタＴ９のソー
ス・ドレインはビット線対の各ビット線に接続されてい
る。ＰＭＯＳトランジスタＴ１０，Ｔ１１のソースは高
電位電源ＶCCに接続され、各ドレインは各ビット線に接
続されている。各ＰＭＯＳトランジスタＴ９〜Ｔ１１の
ゲートには前記ライトアンプ１８から出力されるイコラ
イザ信号ＥＱが入力されている。従って、イコライザ信
号ＥＱがＬレベル、即ち、当該ブロックの非選択状態に
おいて各ＰＭＯＳトランジスタＴ９〜Ｔ１１がオンし、
当該ブロックは高電位電源ＶCCに固定される。
【００４０】また、図３に示すように、ビット線ドライ
バ１４にはライトアンプとの間において前記ブロックに
おける一対のビット線対についてトランスミッションゲ
ートよりなるライトドライバ２６，２７が設けられてい
る。ライトドライバ２６はＰＭＯＳ及びＮＭＯＳトラン
ジスタＴ１２，Ｔ１３からなり、ライトドライバ２７は
ＰＭＯＳ及びＮＭＯＳトランジスタＴ１４，Ｔ１５から
なる。ＮＡＮＤ回路２８は前記コラムデコーダ１３から
出力されるブロック選択信号ＳＢと、前記入力回路１９
から出力されるリードライト制御信号ＲＷとを入力す
る。ＮＡＮＤ回路２８の出力信号はＰＭＯＳトランジス
タＴ１２，Ｔ１４のゲートに入力されるとともに、イン
バータ２９を介してＮＭＯＳトランジスタＴ１３，Ｔ１
５のゲートに入力されている。
【００４１】従って、ブロック選択信号ＳＢ及びリード
ライト制御信号ＲＷが共にＨレベルになると、ライトド
ライバ２６，２７がオンし、前記ライトアンプ１９が当
該ブロックに接続される。これによってメモリセルアレ
イ１５の所定のメモリセルＣにデータを書き込むことが
できる。
【００４２】図３に示すように、前記センスアンプ１６
はプリセンスアンプ部３０とメインセンスアンプ部４０
とからなる。プリセンスアンプ部３０は各ブロックにお
けるブロックイコライザ２５とライトドライバ２６，２
７との間において一対のビット線対に接続されている。
【００４３】図４に示すように、本実施例のセンスアン
プ１６のプリセンスアンプ部３０は図５で示した従来構
成とほぼ同一であり、ＮＭＯＳトランジスタＴ１のゲー
トに前記ブロック選択信号ＳＢが入力されている。
【００４４】メインセンスアンプ部４０は、センス電流
供給回路４１、差動増幅回路４２、及びレベルシフト回
路４３を備えて構成されている。センス電流供給回路４
１は、一対の電流供給トランジスタＱ１０，Ｑ１１と、
一対の定電流源４４，４５とを備えて構成されている。
電流供給トランジスタＱ１０，Ｑ１１の各コレクタは直
接高電位電源ＶCCに接続され、各エミッタに定電流源４
４，４５が接続されている。電流供給トランジスタＱ１
０，Ｑ１１のベースには基準電圧Ｖref が入力されてい
る。定電流源４４，４５の定電流ｉ１，ｉ２は等しい大
きさの微小な値に設定されている。
【００４５】そして、各電流供給トランジスタＱ１０，
Ｑ１１はそのエミッタから対応するプリセンストランジ
スタＱ４，Ｑ３にセンス電流を供給する。差動増幅回路
４２は、一対のメインセンストランジスタＱ１２，Ｑ１
３と、抵抗値の等しい第１及び第２の抵抗Ｒ５，Ｒ６
と、定電流源４６とを備えて構成されている。メインセ
ンストランジスタＱ１２，Ｑ１３のエミッタは互いに接
続されるとともに、両エミッタには定電流源４６が接続
されている。メインセンストランジスタＱ１２，Ｑ１３
の各ベースには前記各電流供給トランジスタＱ１１，Ｑ
１０のエミッタ電位がそれぞれ入力されている。メイン
センストランジスタＱ１２，Ｑ１３の各コレクタは抵抗
Ｒ５，Ｒ６を介して高電位電源ＶCCに接続されている。
【００４６】そして、メインセンストランジスタＱ１
２，Ｑ１３は各電流供給トランジスタＱ１１，Ｑ１０の
エミッタ電位の比に基づいて定電流源４６の定電流ｉ３
を分流する。この分流された電流が抵抗Ｒ５，Ｒ６に流
れると抵抗Ｒ５，Ｒ６で電圧降下が生じ、メインセンス
トランジスタＱ１２，Ｑ１３の各コレクタから出力電圧
Ｖｏｕｔ，バーＶｏｕｔが出力される。定電流ｉ３が抵
抗Ｒ５，Ｒ６のいずれか一方にのみ流れると、出力電圧
Ｖｏｕｔ，バーＶｏｕｔの最大振幅となる。
【００４７】レベルシフト回路４３は出力トランジスタ
Ｑ１４，Ｑ１５と、定電流源４７，４８とで構成されて
いる。出力トランジスタＱ１４，Ｑ１５の各コレクタ端
子は高電位電源ＶCCに接続され、各エミッタは定電流源
４７，４８に接続されている。出力トランジスタＱ１
４，Ｑ１５のベースは前記メインセンストランジスタＱ
１２，Ｑ１３のコレクタ端子に接続されて前記出力電圧
Ｖｏｕｔ，バーＶｏｕｔが入力されている。
【００４８】そして、出力トランジスタＱ１４，Ｑ１５
は各エミッタから出力電圧Ｖｏｕｔ，バーＶｏｕｔのレ
ベルをベース・エミッタ間電圧分だけ低下させた電圧信
号Ｄｏ，バーＤｏを出力する。
【００４９】さて、上記のように構成されたスタティッ
クＲＡＭ１０のデータ読み出し時において、まず、図４
に示す相補ビット線ＢＬ，バーＢＬが選択される。ビッ
ト線ＢＬ，バーＢＬの選択状態において、Ｈレベルのブ
ロック選択信号ＳＢがＮＭＯＳトランジスタＴ１に入力
されると、ＮＭＯＳトランジスタＴ１がオンする。
【００５０】すると、センス初期にはビット線ＢＬ，バ
ーＢＬの電位に基づいて、プリセンストランジスタＱ
３，Ｑ４が共にオンし、対応する電流供給トランジスタ
Ｑ１１，Ｑ１０からセンス電流Ｉ１，Ｉ２が供給され
る。
【００５１】このセンス電流Ｉ２，Ｉ１の比に応じて電
流供給トランジスタＱ１０，Ｑ１１の各エミッタの電位
に若干の差が生じる。電流供給トランジスタＱ１０，Ｑ
１１のエミッタ電位は差動増幅回路４２のメインセンス
トランジスタＱ１３，Ｑ１２のベースに供給される。
【００５２】メインセンストランジスタＱ１２，Ｑ１３
は入力されているベース電圧の比に応じて定電流源４６
の定電流ｉ３を抵抗Ｒ５，Ｒ６に分流する。抵抗Ｒ５，
Ｒ６を流れる電流により電圧降下が発生し、メインセン
ストランジスタＱ１２，Ｑ１３の各コレクタから出力電
圧Ｖｏｕｔ，バーＶｏｕｔが出力される。
【００５３】出力電圧Ｖｏｕｔ，バーＶｏｕｔはレベル
シフト回路４３により電圧信号Ｄｏ，バーＤｏにレベル
シフトされて出力回路１７に出力される。そして、セン
ス後期に、例えば、ビット線ＢＬの電位がＨレベルに、
ビット線バーＢＬの電位がＬレベルに安定すると、プリ
センストランジスタＱ３はオンし、プリセンストランジ
スタＱ４はオフする。そして、差動増幅回路４２からは
最大振幅となる出力電圧Ｖｏｕｔ，バーＶｏｕｔが出力
される。
【００５４】さて、センス電流供給回路４１の電流供給
トランジスタＱ１０，Ｑ１１は、プリセンストランジス
タＱ４，Ｑ３のコレクタ電位を一定にし、電流のみの上
下で出力して容量による遅延を少なくすることが目的で
ある。ところが、電流供給トランジスタＱ１０，Ｑ１１
のエミッタ電位は多少変化しないと、そのコレクタに電
流を伝えることはできない。
【００５５】そこで、相補ビット線ＢＬ，バーＢＬの電
位変化がメインセンスアンプ部４０に確実に出力される
かについて見てみる。なお、バイポーラ型ＮＰＮトラン
ジスタに流れるコレクタ電流をＩC 、ベース電流を
ＩB 、エミッタ電流をＩE 、電流増幅率をｈFEとする
と、ＩE ＝ＩB ＋Ｉ C となり、ＩB ＝ＩC ／ｈFEとな
る。電流増幅率ｈFEは大きく、ＩC ≫ＩB であるため、
以下、ＩC ≒ＩE で近似する。
【００５６】ＮＰＮトランジスタの実用使用レベルでの
ベース・エミッタ間電圧ＶBEと電流Ｉ（コレクタ電流又
はエミッタ電流）との関係は、以下の式（１）で近似さ
れる。
【００５７】
【数１】
【００５８】プリセンストランジスタＱ３，Ｑ４のベー
ス・エミッタ間電圧をそれぞれＶBE 1 ，ＶBE2 とする
と、プリセンストランジスタＱ３，Ｑ４の入力電位差に
よる電流Ｉ１，Ｉ２の電流比は、式（１）より
【００５９】
【数２】
【００６０】電流供給トランジスタＱ１０，Ｑ１１のベ
ース・エミッタ間電圧をそれぞれＶ BE3 ，ＶBE4 とする
と、電流供給トランジスタＱ１０，Ｑ１１のエミッタ出
力の電位差は、式（１）より
【００６１】
【数３】
【００６２】また、電流供給トランジスタＱ１０，Ｑ１
１の電流Ｉ３，Ｉ４は
【００６３】
【数４】
【００６４】である。従って、式（３）は
【００６５】
【数５】
【００６６】となる。また、メインセンストランジスタ
Ｑ１２，Ｑ１３のベース・エミッタ間電圧をそれぞれＶ
BE5 ，ＶBE6 とすると、メインセンストランジスタＱ１
２，Ｑ１３のベース入力の電位差は、式（１）より
【００６７】
【数６】
【００６８】となる。電流供給トランジスタＱ１０，Ｑ
１１のエミッタ出力の電位差とメインセンストランジス
タＱ１２，Ｑ１３のベース入力の電位差とは等しいた
め、式（４），（５）より
【００６９】
【数７】
【００７０】となる。ここで、Ｉ１≫ｉ２、Ｉ２≫ｉ１
となるように、定電流ｉ１，ｉ２が極小で、電流Ｉ１，
Ｉ２が大きければ、式（６）は
【００７１】
【数８】
【００７２】となる。従って、式（７）と式（２）とか
ら、
【００７３】
【数９】
【００７４】となる。よって、プリセンスアンプトラン
ジスタＱ３，Ｑ４の電流Ｉ１，Ｉ２の電流比が差動増幅
回路４２に伝わることがわかる。
【００７５】なお、定電流源４４，４５の定電流ｉ１，
ｉ２を極小としたが、これらはプリセンストランジスタ
Ｑ４，Ｑ３の電流Ｉ２，Ｉ１より小さく、かつ、電流供
給トランジスタＱ１０，Ｑ１１のエミッタ電位がほぼ安
定する程度の値に設定すればよい。
【００７６】このように、本実施例ではプリセンストラ
ンジスタＱ３，Ｑ４に流れるセンス電流Ｉ１，Ｉ２の比
に応じて差動増幅回路４２の定電流源４６の定電流ｉ３
を抵抗Ｒ５，Ｒ６に分流させた。そして、抵抗Ｒ５，Ｒ
６に流れる電流により電圧降下を発生させ、メインセン
ストランジスタＱ１０，Ｑ１１のコレクタから出力電圧
Ｖｏｕｔ，バーＶｏｕｔを出力するようにした。
【００７７】従って、プリセンストランジスタＱ３，Ｑ
４のセンス電流が設計基準値から外れた不安定な電流量
であっても、相補ビット線ＢＬ，バーＢＬの電位差によ
って決まる電流比は変化することは少ない。そのため、
電源電圧変動やプロセスのばらつき等によってプリセン
ストランジスタＱ３，Ｑ４のセンス電流の絶対量が変動
しても電流比自体は変化しない。この電流比に基づいて
差動増幅回路４２の定電流源４６の定電流ｉ３が第１及
び第２の抵抗Ｒ５，Ｒ６に分流されて電圧に変換される
ため、センスアンプ１６は安定動作が可能となる。
【００７８】また、本実施例では差動増幅回路４２のメ
インセンストランジスタＱ１０，Ｑ１１に流れる電流の
最大値は定電流源４６の定電流ｉ３である。従って、メ
インセンストランジスタＱ１０，Ｑ１１のコレクタ電位
が設計値以下となることはなく、メインセンストランジ
スタＱ１０，Ｑ１１の飽和を防止することができる。
【００７９】また、本実施例では電流供給トランジスタ
Ｑ１１，Ｑ１０のコレクタが直接高電位電源ＶCCに接続
されているので、基準電圧Ｖref を高電位電源ＶCCのレ
ベルまで上昇させることができる。即ち、ある値の基準
電圧Ｖref に対して高電位電源ＶCCを基準電圧Ｖref の
レベルまで低下させることができる。従って、センスア
ンプ１６の低電圧動作が可能となる。
【００８０】また、本実施例ではプリセンストランジス
タＱ３，Ｑ４のセンス電流の絶対量が変動しても電流比
自体は変化しない。従って、センスアンプを設計するに
際し、プロセスのばらつき、温度依存、電源依存等を考
慮する必要がなくなり、容易に設計することができる。
【００８１】さらに、本実施例では差動増幅回路４２の
第１及び第２の抵抗Ｒ５，Ｒ６の抵抗値と、定電流源４
６の定電流ｉ３の値を所望の値に設定すれば、出力電圧
Ｖｏｕｔ，バーＶｏｕｔの最大振幅を所望の値に設定す
ることができる。
【００８２】なお、本実施例ではメインセンスアンプ部
４０の電流供給トランジスタＱ１０，Ｑ１１、メインセ
ンストランジスタＱ１２，Ｑ１３、及び出力トランジス
タＱ１４，Ｑ１５をバイポーラトランジスタで構成した
が、これらをＭＯＳトランジスタにて構成してもよい。
【００８３】
【発明の効果】以上詳述したように、本発明によれば、
メインセンストランジスタが飽和しにくい回路構成をと
り、低電圧で高速に動作可能なセンスアンプを有する半
導体記憶装置とすることができる優れた効果がある。
【図面の簡単な説明】
【図１】本発明の原理説明図である。
【図２】本発明をスタティックＲＡＭに具体化した一実
施例を示すブロック図である。
【図３】メモリセルアレイ及びビット線ドライバの一部
を示す電気回路図である。
【図４】一実施例のセンスアンプを示す電気回路図であ
る。
【図５】従来の電圧センス型のセンスアンプを示す電気
回路図である。
【図６】従来例のセンスアンプの出力波形図である。
【図７】電流センス型のプリセンスアンプ部を示す電気
回路図である。
【図８】別の電圧センス型のプリセンスアンプ部を示す
電気回路図である。
【符号の説明】
１ａ，１ｂ プリセンストランジスタ ２ａ，２ｂ 電流供給トランジスタ ３ａ 第１の定電流源 ３ｂ 第２の定電流源 ４ センス電流供給回路 ５ａ，５ｂ メインセンストランジスタ ６ 第３の定電流源 ７ 差動増幅回路 ＢＬ，バーＢＬ 相補ビット線 Ｒ１，Ｒ２ 第１及び第２の抵抗 ＶCC 高電位電源 Ｖｏｕｔ，バーＶｏｕｔ 出力電圧 Ｖref 基準電圧

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 相補ビット線（ＢＬ，バーＢＬ）の状態
    に応じたセンス電流を流すことにより相補ビット線（Ｂ
    Ｌ，バーＢＬ）の状態を検出する一対のプリセンストラ
    ンジスタ（１ａ，１ｂ）を備えたプリセンスアンプ部
    と、 前記プリセンストランジスタ（１ａ，１ｂ）の検出結果
    を増幅した出力電圧（Ｖｏｕｔ，バーＶｏｕｔ）を出力
    するメインセンスアンプ部とを備えたセンスアンプを有
    し、 それぞれ第１及び第２の端子と第１の制御電極とを備
    え、各第１の端子が直接高電位電源（ＶCC）に接続され
    るとともに、各第１の制御電極に基準電圧（Ｖref ）が
    入力される一対の電流供給トランジスタ（２ａ，２ｂ）
    と、各電流供給トランジスタ（２ａ，２ｂ）の第２の端
    子に接続された第１及び第２の定電流源（３ａ，３ｂ）
    とを備えて構成され、各電流供給トランジスタ（２ａ，
    ２ｂ）の前記第２の端子から対応するプリセンストラン
    ジスタ（１ｂ，１ａ）にセンス電流を供給するセンス電
    流供給回路（４）と、 それぞれ第３及び第４の端子と第２の制御電極とを備
    え、各第３の端子が互いに接続されるとともに、各第２
    の制御電極に前記各電流供給トランジスタ（２ａ，２
    ｂ）の第２の端子の電位をそれぞれ入力した一対のメイ
    ンセンストランジスタ（５ａ，５ｂ）と、メインセンス
    トランジスタ（５ａ，５ｂ）の各第４の端子と高電位電
    源（ＶCC）との間に接続された第１及び第２の抵抗（Ｒ
    １，Ｒ２）と、メインセンストランジスタ（５ａ，５
    ｂ）の両第３の端子に接続された第３の定電流源（６）
    とを備えて構成され、メインセンストランジスタ（５
    ａ，５ｂ）の各第４の端子から前記各電流供給トランジ
    スタ（２ａ，２ｂ）の第２の端子の電位を増幅した出力
    電圧（Ｖｏｕｔ，バーＶｏｕｔ）を出力する差動増幅回
    路（７）とを備えて前記メインセンスアンプ部を構成し
    たことを特徴とする半導体記憶装置。
JP4321011A 1992-11-30 1992-11-30 半導体記憶装置 Withdrawn JPH06168594A (ja)

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