KR100296911B1 - 전류 방향 감지 증폭기 - Google Patents

Abstract

본 발명은 전압 레벨 대신 전류의 방향을 감지하여 증폭하는 전류 방향 감지 증폭기를 제공하기 위한 것으로, 이를 위해 본 발명의 전류 방향 감지 증폭기는 감지 제어 신호에 응답하여 상기 입력 신호의 전류 방향을 감지하여 증폭하기 위한 전류 방향 감지 증폭 수단; 및 외부로부터 기준 전압을 입력받아 상기 전류 방향 감지 증폭 수단에 의해 감지 증폭되어 출력되는 신호의 전압 레벨을 쉬프팅하여 출력 신호로 출력하는 전압 레벨 쉬프터 수단을 포함한다.

Description

전류 방향 감지 증폭기

본 발명은 반도체 장치에 관한 것으로, 특히 전류 방향을 감지하여 증폭 동작을 수행하는 전류 감지 증폭기에 관한 것이다.

일반적으로, 감지 증폭기(sense amplifier)는 메모리 장치로부터 읽은 신호를 논리 레벨로 증폭하고, 논리 신호로 변환하기 위해 사용되는 고이득, 광대역의 증폭기로 정의되어지며, 대부분의 감지 증폭기는 전압 레벨을 감지하여 증폭하는 전압 감지 증폭기이다.

도 1은 종래의 감지 증폭기를 포함하는 에스램(SRAM, Static Random Access Memory) 장치의 간략한 회로도로서, 데이터를 저장하는 메모리 셀(100)과, 상기 메모리 셀(100) 및 정비트라인(BIT1) 사이에 연결되며 쓰기 어드레스에 의해 활성화되는 쓰기 워드라인 신호(WWL)에 응답하여 스위칭 동작을 수행하는 스위칭 트랜지스터(MS1)와, 상기 메모리 셀(100) 및 부비트라인(BIT2) 사이에 연결되며 쓰기 어드레스에 의해 활성화되는 쓰기 워드라인 신호(WWL)에 응답하여 스위칭 동작을 수행하는 스위칭 트랜지스터(MS2)와, 읽기 전용라인(RBIT) 및 접지전원단 사이에 직렬연결되며 게이트로 읽기 어드레스에 의해 활성화되는 읽기 워드라인 신호(RWL) 및 메모리 셀(100)로부터의 데이터 신호를 각각 입력받는 스위칭 트랜지스터(MS3, MS4)와, 프리차지 신호에 응답하여 읽기 전용라인(RBIT)을 전원전압 레벨로 프리차지하기 위한 트랜지스터(MP1)와, 칼럼 선택 신호에 응답하여 읽기 전용라인(RBIT)에 실린 읽기 데이터 신호를 스위칭하는 트랜지스터(MS5)와, 상기 트랜지스터(MS5)에 연결되어 상기 읽기 데이터 신호의 전압 레벨을 감지 증폭하여 읽기 데이터(READ)를 출력하는 전압 감지 증폭기(120)와, 전원전압단 및 상기 감지 증폭기(120)의 입력단 사이에 연결되며 읽기 데이터(READ)에 응답하여 상기 감지 증폭기(120)의 입력단을 전원전압 레벨로 차지하기 위한 트랜지스터(MP2)로 이루어진다.

여기서, 전압 감지 증폭기(120)는 입, 출력단이 서로 맞물린 두 개의 인버터로 구성된 래치 형태이다.

상기와 같이 구성된 SRAM의 쓰기 및 읽기 동작을 간단히 살펴본다.

쓰기 동작 시에는 정 및 부비트라인(BIT1, BIT2)에 실린 데이터가, 미리 쓰기 어드레스에 의해 활성화된 쓰기 워드라인 신호(WWL)에 의해 턴-온(turn-on)된 스위칭 트랜지스터(MS1, MS2)를 통해 메모리 셀(100)의 양단에 저장된다. 이때, SRAM의 메모리 셀(100)은 인버터 래치로 구성되어 있으므로, 반도체 장치의 전원이 제거되지 않는 한 쓰기 동작 시 저장된 데이터를 계속 저장하고 있게 된다.

다음으로, 읽기 동작 시에는 읽기 어드레스가 입력되어 읽기 워드라인 신호(RWL)가 활성화되고, 그에 응답하여 스위칭 트랜지스터(MS3)가 턴-온된다. 이때, 메모리 셀(100)의 읽기 데이터 신호가 "하이(high)"이면 스위칭 트랜지스터(MS4)가 턴-온되어 읽기 전용라인(RBIT)의 전압 레벨은 프리차지 전압 레벨(즉, 전원전압 레벨)에서 "로우(low)" 레벨로 내려가게 된다. 반대로, 메모리 셀(100)의 읽기 데이터 신호가 "로우"이면 스위칭 트랜지스터(MS4)가 턴-오프(turn-off)되어 읽기 전용라인(RBIT)은 프리차지 전압 레벨을 유지하게 된다. 읽기 전용라인(RBIT)에 실린 전압 정보는 트랜지스터(MS5)를 통해 전압 감지 증폭기(120)로 입력되어 전압 레벨 증폭이 이루어져 최종 읽기 데이터(READ)로 출력된다.

그러나, 상기와 같이 이루어지는 SRAM 장치가 기술 발달로 인해 점차 대용량화되어짐에 따라 읽기 전용라인(RBIT)에 더 많은 메모리 셀이 연결되고, 그로 인해 읽기 전용라인(RBIT)의 기생 커패시턴스가 증가하게 된다. 이러한 읽기 전용라인(RBIT)의 기생 커패시턴스 증가는 메모리 셀(100)의 데이터 신호가 읽기 전용라인(RBIT)에서 충분한 전압 레벨로 올라가는 시간을 지연시킨다. 따라서, 전압 감지 증폭기(120)에서의 데이터 출력도 느려져 결국 메모리의 억세스 시간이 길어지는 문제가 발생하게 된다.

본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 전압 레벨 대신 전류의 방향을 감지하여 증폭하는 전류 방향 감지 증폭기를 제공하는데 그 목적이 있다.

또한, 본 발명은 빠른 증폭이 가능하며, 메모리로부터의 데이터 억세스 시간을 향상시키는 전류 방향 감지 증폭기를 제공하는 데 그 목적이 있다.

도 1은 종래의 감지 증폭기를 포함하는 에스램(SRAM, Static Random Access Memory) 장치의 간략한 회로도.

도 2는 본 발명에 따른 전류 방향 감지 증폭기의 일실시 블록도.

도 3은 본 발명에 따른 상기 도 2의 전류 방향 감지 증폭부를 나타내는 일실시 회로도.

도 4는 본 발명에 따른 상기 도 2의 전압 레벨 쉬프터를 나타내는 일실시예 회로도.

도 5는 본 발명에 따른 상기 도 2의 전압 레벨 쉬프터를 시뮬레이션한 파형도.

* 도면의 주요 부분에 대한 설명

200 : 전류 방향 감지 증폭부

300 : 전압 레벨 쉬프터

301 : 바이어스 전압 공급부

302 : 입력 레벨 상승부

상기 목적을 달성하기 위한 본 발명은 입력 신호를 일정 논리 레벨로 증폭하여 출력하기 위한 감지 증폭기에 있어서, 감지 제어 신호에 응답하여 상기 입력 신호의 전류 방향을 감지하여 증폭하기 위한 전류 방향 감지 증폭 수단; 및 외부로부터 기준 전압을 입력받아 상기 전류 방향 감지 증폭 수단에 의해 감지 증폭되어 출력되는 신호의 전압 레벨을 쉬프팅하여 출력 신호로 출력하는 전압 레벨 쉬프터 수단을 포함하여 이루어진다.

도 2는 본 발명에 따른 전류 방향 감지 증폭기의 일실시 블록도로서, 감지 제어 신호(SEN)에 응답하여 읽기 전용라인(RBIT)으로부터 입력되는 입력 신호(IN)(메모리 셀의 반전 전류 정보)의 전류 방향을 감지하여 증폭하는 전류 방향 감지 증폭부(200)와, 기준 전압(Vref)을 입력받아 전류 방향 감지 증폭부(200)에 의해 감지 증폭되어 출력되는 신호(V1)의 전압 레벨을 쉬프팅하여 출력 신호(OUT)로 출력하는 전압 레벨 쉬프터(300)로 크게 이루어진다.

전압 레벨 쉬프터(300)는 전류 방향 감지 증폭부(200)로부터 출력되는 신호(V1)의 전압 레벨이 풀-스윙하지 못함으로 인해 다음단의 출력 로드 회로(도면에 도시되지 않음)에서 발생할 수 있는 정적 전류(static current)를 사전에 차단하기 위해 채용된 것이며, 신호(V1)의 전압 레벨을 쉬프팅하여 풀-스윙된 전압 레벨로 출력한다.

도 3은 본 발명에 따른 상기 도 2의 전류 방향 감지 증폭부를 나타내는 일실시예적인 회로도로서, 게이트로 전원전압이 인가되며, 소스가 접지전원단에 연결되어 전류 소스로 작용하는 NMOS 트랜지스터(M5, M6)와, 입력 신호(IN)에 연결된 NMOS 트랜지스터(M5)의 드레인단에 연결되는 감지 증폭용 NMOS 트랜지스터(M3)와, NMOS 트랜지스터(M6)의 드레인단에 연결되고 NMOS 트랜지스터(M3)와 래치 형태로 연결되는 감지 증폭용 NMOS 트랜지스터(M4)와, 게이트로 감지 제어 신호(SEN)가 인가되며 감지 증폭용 NMOS 트랜지스터(M3, M4)의 드레인과 전원 전압 사이에 연결되는 전류 미러용 NMOS 트랜지스터(M1, M2)로 이루어진다. 전류 방향 감지 증폭부의 출력 신호(V1)는 NMOS 트랜지스터(M1) 및 NMOS 트랜지스터(M3)의 공통 드레인단으로부터 출력된다. 여기서, 전류 미러용 NMOS 트랜지스터(M1, M2)는 트랜지스터의 포화 영역(saturation region)에서 동작하고, 전류 소스용 NMOS 트랜지스터(M5, M6)는 선형 영역(linear region), 감지 증폭용 NMOS 트랜지스터(M3, M4)는 포화 영역 및 선형 영역에서 각각 동작한다.

이상에서 설명한 바와 같은 구성을 갖는 본 발명의 일실시예에 따른 전류 방향 감지 증폭부의 작용을 구체적으로 살펴본다.

만일, 선택된 메모리 셀의 정보에 의해 읽기 전용라인(RBIT)으로 "하이(high)" 값이 출력되어 전류 방향 감지 증폭부의 입력 신호(IN)로 입력되면, 전류 방향은 도 3에 도시된 바와 같이 전류 방향 감지 증폭부로 들어오는 방향이 된다. 따라서, NMOS 트랜지스터(M5)의 드레인 전압은 접지전원에 비해 상대적으로 높은 전압 레벨을 유지하게 되고, NMOS 트랜지스터(M3)의 Vgs가 줄어 들게 되어 NMOS 트랜지스터(M1, M3)를 통해 흐르는 전류(I1)는 감소하게 된다. 그러므로, 출력 노드(N1)는 줄어든 전류(I1)를 보상해주기 위해 높아질 수 밖에 없다. 반면, 출력 노드(N1)의 전압이 증가하면, 출력 노드(N1)의 전압을 게이트 입력으로 받는 NMOS 트랜지스터(M4)의 게이트 전압이 증가함으로 인해 NMOS 트랜지스터(M2, M4)를 통해 흐르는 전류(I2)는 증가하게 된다. 따라서, NMOS 트랜지스터(M4)의 드레인단(N2)의 전압 레벨은 증가한 전류(I2)를 보상하기 위해 낮아지게 된다. 이때 NMOS 트랜지스터(M3, M4)는 선형 영역에 있어 게이트의 작은 전압 변화에도 커다란 전류 변화를 일으키므로 출력 노드(N1) 및 노드(N2)의 전압 변화는 전류(I1, I2) 변화를 더욱 가속화시켜 빠른 증폭이 이루어지도록 한다. 즉, 출력 노드(N1)의 전압이 증가하면 NMOS 트랜지스터(M4)의 Vgs가 더욱 커지게 되고, 그에 따라 전류(I2)는 더욱 많이 흐르게 된다. 또한, 노드(N2)의 전압은 더욱 낮아지고 노드(N2)의 전압 레벨이 낮아지면 NMOS 트랜지스터(M3)의 Vgs는 더욱 작아져 전류(I1)의 감소를 가져옴으로써 결국 출력 노드(N1)의 전압 레벨이 올라가게 된다.

결과적으로, 입력 신호(IN)의 전류가 미세하게 변화하여도 출력 노드(N1)로부터 출력되는 전류 방향 감지 증폭부의 출력 신호(V1)의 전압 변화는 매우 커지는 증폭 효과를 가져오게 된다.

다음으로, 선택된 메모리 셀의 정보에 의해 읽기 전용라인(RBIT)으로 "로우(low)" 값이 출력되어 전류 방향 감지 증폭부의 입력 신호(IN)로 입력되면, 전류 방향은 도 3에 도시된 바와 같이 전류 방향 감지 증폭부로부터 빠져나가는 방향이 된다. 따라서, NMOS 트랜지스터(M5)의 드레인 전압은 접지전원에 비해 상대적으로 낮은 전압 레벨을 유지하게 되고, NMOS 트랜지스터(M3)의 Vgs가 커지게 되어 NMOS 트랜지스터(M1, M3)를 통해 흐르는 전류(I1)는 증가하게 된다. 그러므로, 출력 노드(N1)의 전압 레벨은 낮아질 수 밖에 없다. 반면, 출력 노드(N1)의 전압이 낮아지게 되면, 출력 노드(N1)의 전압을 게이트 입력으로 받는 NMOS 트랜지스터(M4)의 게이트 전압이 감소됨으로 인해 NMOS 트랜지스터(M2, M4)를 통해 흐르는 전류(I2)는 감소하게 된다. 따라서, NMOS 트랜지스터(M4)의 드레인단(N2)의 전압 레벨은 높아지게 된다. 즉, 출력 노드(N1)의 전압이 감소하면 NMOS 트랜지스터(M4)의 Vgs가 더욱 감소하게 되고, 그에 따라 전류(I2)는 더욱 적게 흐르게 된다. 또한, 노드(N2)의 전압은 더욱 높아지고, 노드(N2)의 전압 레벨이 높아지면 NMOS 트랜지스터(M3)의 Vgs는 더욱 커져 전류(I1)의 증가를 가져옴으로써 결국 출력 노드(N1)의 전압 레벨이 내려가게 된다.

도 4는 본 발명에 따른 상기 도 2의 전압 레벨 쉬프터를 나타내는 일실시예적인 회로도로서, 외부로부터 입력되는 기준 전압(Vref)에 응답하여 바이어스 전압(BIAS)을 공급하기 위한 바이어스 전압 공급부(301) 및 바이어스 전압(BIAS)에 응답하여 상기 전류 방향 감지 증폭부(200)로부터 출력되는 신호(V1)의 전압 레벨을 상승시켜 출력 신호(OUT)로 내보내기 위한 입력 레벨 상승부(302)로 이루어진다.

바이어스 전압 공급부(301)는 전원전압단에 연결되며 게이트로 바이어스 전압(BIAS)이 인가되는 PMOS 트랜지스터(M25)와, PMOS 트랜지스터(M25)의 드레인단에 일측이 연결되며 게이트로 기준 전압(Vref)이 인가되는 PMOS 트랜지스터(M26)와, PMOS 트랜지스터(M26)의 드레인단에 일측이 연결되며 게이트로 기준 전압(Vref)이 인가되는 NMOS 트랜지스터(M27)와, NMOS 트랜지스터(M27)의 소스단 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압(BIAS)이 인가되는 NMOS 트랜지스터(M28)로 이루어진다. 바이어스 전압 공급부의 바이어스 전압(BIAS)은 PMOS 트랜지스터(M26) 및 NMOS 트랜지스터(M27)의 공통 드레인단으로부터 출력된다. 그리고, 여기서 기준 전압(Vref)은 통상적으로 널리 알려진 기준 전압 발생 회로로부터 인가되는 전압으로, 전압, 온도 및 프로세스 등의 변화에 거의 영향을 받지 않고 일정 레벨을 유지한다.

한편, 입력 레벨 상승부(302)는 전원전압단에 연결되며 게이트로 바이어스 전압(BIAS)이 인가되는 PMOS 트랜지스터(M21)와, PMOS 트랜지스터(M21)의 드레인단에 일측이 연결되며 게이트로 상기 전류 방향 감지 증폭부(200)로부터 출력되는 신호(V1)가 인가되는 PMOS 트랜지스터(M22)와, PMOS 트랜지스터(M22)의 드레인단에 일측이 연결되며 게이트로 상기 전류 방향 감지 증폭부(200)로부터 출력되는 신호(V1)가 인가되는 NMOS 트랜지스터(M23)와, NMOS 트랜지스터(M23)의 소스단 및 접지전원단 사이에 연결되며 게이트로 바이어스 전압(BIAS)이 인가되는 NMOS 트랜지스터(M24)로 이루어진다. 입력 레벨 상승부(302)의 출력 신호(OUT)는 PMOS 트랜지스터(M22) 및 NMOS 트랜지스터(M23)의 공통 드레인단으로부터 출력된다.

그리고, 도 5는 본 발명에 따른 상기 도 2의 전압 레벨 쉬프터를 시뮬레이션한 파형도로서, 전류 방향 감지 증폭부(200)로부터 출력되는 신호(V1)에 대해 풀-스윙하는 레벨 쉬프트된 출력 신호(OUT)의 파형이 도시되어 있다.

이상에서 설명한 바와 같은 구성을 갖는 본 발명의 일실시예에 따른 입력 레벨 상승부의 작용을 도 4 및 도 5를 참조하여 구체적으로 살펴본다.

먼저, 입력 레벨 상승부(302)의 PMOS 트랜지스터(M22) 및 NMOS 트랜지스터(M23)는 인버터 형태로 동작하여 신호(V1)의 입력 전압 레벨을 상승시키고, 바이어스 트랜지스터로 동작하는 트랜지스터(M21, M24)는 바이어스 전압 공급부(301)로부터의 바이어스 전압(BIAS)을 게이트로 인가받는데, 이때 공급되는 바이어스 전압(BIAS)이 네거티브(negative) 피드백에 의해 안정적으로 공급됨으로써 전원 전압의 변화에도 일정한 논리 문턱 전압(Vt)을 유지할 수 있다. 즉, 일반적으로 논리 문턱 전압(Vt)은 입력 전압이 들어오는 트랜지스터의 크기에 의해 결정되나, 본 발명에서는 바이어스 전압 공급부(301)에 의해 결정되므로 전원 전압의 영향을 받지 않으면서 입력 신호의 레벨을 쉬프팅할 수 있다.

결론적으로, 본 발명에 따른 전류 방향 감지 증폭기는 전압 레벨을 감지하여 증폭하는 것이 아니라 전류 방향을 감지하여 증폭 동작을 수행하고, 증폭된 전압 레벨을 풀-스윙으로 쉬프트하여 출력함으로써 기생 커패시턴스 및 전원 전압의 영향을 받지 않고 동작할 수 있도록 하였다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상기와 같이 이루어지는 본 발명은, 전류 방향을 감지하여 증폭 동작을 수행하여 읽기 전용라인에서 발생하는 기생 커패시턴스의 영향을 받지 않음으로써 보다 빠른 증폭이 가능하고, 저장된 데이터에 대한 억세스 시간을 향상시킬 수 있는 효과가 있다.

또한, 본 발명은 전류 방향을 감지하여 증폭된 전압 레벨을 전원전압 변화에 영향을 받지 않고 풀-스윙 레벨 쉬프트함으로써 에러 발생 가능성을 줄일 수 있는 효과가 있다.

Claims (6)

1. 입력 신호를 일정 논리 레벨로 증폭하여 출력하기 위한 감지 증폭기에 있어서,

   감지 제어 신호에 응답하여 상기 입력 신호의 전류 방향을 감지하여 증폭하기 위한 전류 방향 감지 증폭 수단; 및

   외부로부터 기준 전압을 입력받아 상기 전류 방향 감지 증폭 수단에 의해 감지 증폭되어 출력되는 신호의 전압 레벨을 쉬프팅하여 출력 신호로 출력하는 전압 레벨 쉬프터 수단

   을 포함하여 이루어지는 전류 방향 감지 증폭기.
2. 제 1 항에 있어서, 상기 전류 방향 감지 증폭 수단은,

   게이트로 전원전압이 인가되며, 드레인 및 소스가 상기 입력 신호 및 접지전원단에 연결되어 전류 소스로 작용하는 제1 NMOS 트랜지스터;

   게이트로 전원전압이 인가되며, 소스가 접지전원단에 연결되어 전류 소스로 작용하는 제2 NMOS 트랜지스터;

   상기 제1 NMOS 트랜지스터의 드레인단에 연결되는 감지 증폭용 제3 NMOS 트랜지스터;

   상기 제2 NMOS 트랜지스터의 드레인단에 연결되되 상기 제3 NMOS 트랜지스터와 래치 형태로 연결되는 감지 증폭용 제4 NMOS 트랜지스터; 및

   게이트로 상기 감지 제어 신호가 인가되며 상기 제3 및 제4 NMOS 트랜지스터의 드레인과 전원 전압 사이에 연결되는 전류 미러용 제5 및 제6 NMOS 트랜지스터

   를 구비하되,

   상기 제3 및 제5 NMOS 트랜지스터의 공통 드레인단으로부터 감지 증폭된 신호를 출력하는 것을 특징으로 하는 전류 방향 감지 증폭기.
3. 제 1 항에 있어서, 상기 전압 레벨 쉬프터 수단은,

   상기 기준 전압에 응답하여 바이어스 전압을 공급하기 위한 바이어스 전압 공급 수단; 및

   상기 바이어스 전압에 응답하여 상기 전류 방향 감지 증폭 수단으로부터 출력되는 감지 증폭된 신호의 전압 레벨을 상승시켜 상기 출력 신호로 내보내기 위한 입력 레벨 상승 수단

   을 포함하여 이루어지는 전류 방향 감지 증폭기.
4. 제 3 항에 있어서, 상기 바이어스 전압 공급 수단은,

   전원전압단에 연결되며 게이트로 상기 바이어스 전압이 인가되는 제1 PMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트로 상기 기준 전압이 인가되는 제2 PMOS 트랜지스터;

   상기 제2 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트로 상기 기준 전압이 인가되는 제1 NMOS 트랜지스터; 및

   상기 제1 NMOS 트랜지스터의 소스단 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압이 인가되는 제2 NMOS 트랜지스터

   을 구비하되,

   상기 제2 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 드레인단으로부터 상기 바이어스 전압이 출력되는 것을 특징으로 하는 전류 방향 감지 증폭기.
5. 제 4 항에 있어서, 상기 기준 전압은,

   항상 일정 레벨로 유지하여 입력되도록 구성됨을 특징으로 하는 전류 방향 감지 증폭기.
6. 제 3 항에 있어서, 상기 입력 레벨 상승 수단은,

   전원전압단에 연결되며 게이트로 상기 바이어스 전압이 인가되는 제1 PMOS 트랜지스터;

   상기 제1 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트로 상기 전류 방향 감지 증폭 수단으로부터 출력되는 감지 증폭된 신호가 인가되는 제2 PMOS 트랜지스터;

   상기 제2 PMOS 트랜지스터의 드레인단에 일측이 연결되며 게이트로 상기 전류 방향 감지 증폭 수단으로부터 출력되는 감지 증폭된 신호가 인가되는 제1 NMOS 트랜지스터; 및

   상기 제1 NMOS 트랜지스터의 소스단 및 접지전원단 사이에 연결되며 게이트로 상기 바이어스 전압이 인가되는 제2 NMOS 트랜지스터

   을 구비하되,

   상기 제2 PMOS 트랜지스터 및 상기 제1 NMOS 트랜지스터의 공통 드레인단으로부터 상기 출력 신호가 출력되는 것을 특징으로 하는 전류 방향 감지 증폭기.