KR100196510B1 - 센스 증폭기 - Google Patents

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KR100196510B1 KR1019950062106A KR19950062106A KR100196510B1 KR 100196510 B1 KR100196510 B1 KR 100196510B1 KR 1019950062106 A KR1019950062106 A KR 1019950062106A KR 19950062106 A KR19950062106 A KR 19950062106A KR 100196510 B1 KR100196510 B1 KR 100196510B1
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Abstract

본 발명은 메모리 셀의 데이타인 데이타 비트 라인의 전압차를 적절한 값으로 이동시키고 충분한 마진을 제공하여 저전압에서도 동작할 수 있도록 하는 센스 증폭기에 관한 것으로, 입력되는 센스 증폭 인에이블 신호에 따라 메모리에서 읽어낸 셀 데이타를 입력으로 전류량을 조절하여 적당한 전압차로 쉬프트시키는 전압 쉬프터, 상기 센스증폭 인에이블 신호에 따라 상기 전압 쉬프터로 부터 출력되는 신호를 플랜인지 신호로 변환하여 낮은 전원 전압에서도 동작 가능하도록 하는 플랜인지 전류 미러 센스 증폭부(Full Range Cuttent Mirror Sense Amp), 및 상기 플랜인지 전류 미러 센스 증폭기로 부터 출력되는 신호를 드라이브하는 인버팅부로 구성된다.
따라서 본 발명은 낮은 전원 전압에서 센싱 속도 및 동작 능력이 저하되는 것을 방지하여 낮은 전압에서도 높은 전압에서와 마찬가지로 고속 동작이 가능하게 하는 효과가 있다.

Description

센스 증폭기
제1도는 종래의 센스 증폭기의 회로도.
제2도는 본 발명에 따른 센스 증폭기의 일실시 구성도.
제3도는 본 발명에 따른 상기 제2도에 대한 각 부분의 신호 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 전압 쉬프터 11 : 전류 미러 센스 증폭부
12 : 구동부 13, 16, 17 : 노드 안정화부
14 : 전류 미러 센스 증폭기 15 : 인버트 센스 증폭기
18, 19, 20 : 인버터
본 발명의 SRAM(Statkc Random Access Memory) 장치의 센스 증폭기에 관한 것으로, 특히 메모리 셀로부터의 셀 데이터를 레벨 쉬프트하여 메모리 장치에 충분한 센싱 마진을 제공함으로써 저전압에서도 동작할 수 있는 센스 증폭기에 관한 것이다.
일반적으로, SRAM 장치는 셀을 지정하기 위해 어드레스를 디코딩하는 어드레스 디코딩 회로 부분, 셀 코아(Cell Core) 부분, 메모리 셀에 저장된 데이터를 읽기 위해 센싱하는 센스 증폭기, 센스 증폭기에서 읽어낸 데이터를 전송하는 데이터 라인, 및 출력 버퍼로 이루어진다.
제1도는 종래의 센스 증폭기의 회로도를 도시한 것으로서, 일반적으로 가장 널리 사용되는 페어드 전류 미러 센스 증폭기(Paired Current Mirror Sense Amp)의 회로도이다.
제1도에 도시한 바와 같이 종래의 센스 증폭기는, 전원전압단에 소오스가 연결된 PMOS 트랜지스터(P1), 전원전압단에 소오스가 연결되고 PMOS 트랜지스터(P1)의 게이트에 게이트가 연결된 PMOS 트랜지스터(P2), 메모리 셀에서 읽어낸 셀 데이터(RDB)를 게이트로 입력받고 드레인이 PMOS 트랜지스터(P1)의 게이트 및 드레인에 공통 연결된 NMOS 트랜지스터(N1), 메모리 셀에서 읽어낸 반전된 셀 데이터(RDBB)를 게이트로 입력받고 드레인이 PMOS 트랜지스터(P2)의 드레인에 연결된 NMOS 트랜지스터(N2), NMOS 트랜지스터(N1, N2)의 공통 접속된 소오스에 드레인이 연결되고 센스 증폭기의 동작을 제어하는 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(N3), 전원전압단에 소오스가 연결된 PMOS 트랜지스터(P3), 전원전압단에 소오스가 연결되고 PMOS 트랜지스터(P3)의 게이트에 게이트 및 드레인이 공통 연결된 PMOS 트랜지스터(P4), 메모리 셀에서 읽어낸 셀 데이터(RDB)를 게이트로 입력받고 드레인이 PMOS 트랜지스터(P3)의 드레인에 연결된 NMOS 트랜지스터(N4), 메모리에서 읽어낸 반전된 셀 데이터(RDBB)를 게이트로 입력받고 드레인이 PMOS 트랜지스터(P4)의 드레인 및 게이트에 공통 연결된 NMOS 트랜지스터(N5), NMOS 트랜지스터(N4, N5)의 공통 접속된 소오스에 드레인이 연결되고 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(N6), 전원전압단에 소오스가 연결된 PMOS 트랜지스터(P5), 전원전압단에 소오스가 연결되고 PMOS 트랜지스터(P5)의 게이트에 게이트가 연결된 PMOS 트랜지스터(P6), NMOS 트랜지스터(N2)의 드레인에 게이트가 연결되고 PMOS 트랜지스터(P5)의 게이트 및 드레인에 드레인이 공통 연결된 NMOS 트랜지스터(N8), NMOS 트랜지스터(N4)의 드레인에 게이트가 연결되고 PMOS 트랜지스터(P6)의 드레인에 드레인이 연결된 NMOS 트랜지스터(N9), NMOS 트랜티스터(N8, N9)의 공통 접속된 소오스에 드레인이 연결되고 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 접지에 소오스가 연결된 NMOS 트랜지스터(N7), 전원전압단에 소오스가 연결되고 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 NMOS 트랜지스터(N9)의 드레인에 드레인이 연결된 PMOS 트랜지스터(P7), 및 NMOS 트랜지스터(N9)와 PMOS 트랜지스터(P6)의 공통 드레인단에 입력단이 연결되어 센스 증폭기의 출력신호(OUT)를 출력하는 인버터(1)로 이루어진다.
상기와 같이 이루어지는 종래의 센스 증폭기의 동작을 설명하면, 아래와 같다.
메모리 셀로부터 읽어낸 셀 데이터(RDB, RDBB)가 NMOS 트랜지스터(N1, N2, N4, N5)의 게이트로 인가되어 NMOS 트랜지스터(N1, N5)에 입력된 셀 데이터의 전압 레벨에 의해 PMOS 트랜지스터(P1, P2, P4, P5)에 흐르는 전류가 결정되고, NMOS 트랜지스터(N2, N4)의 전류량에 의해 NMOS 트랜지스터(N2, N4)의 드레인 전압이 결정되게 된다.
NMOS 트랜지스터(N2, N4)의 드레인 전압은 다시 NMOS 트랜지스터(N8, N9)의 게이트로 입력되어 NMOS 트랜지스터(N8)에 의해 PMOS 트랜지스터(P5, P6)에 흐르는 전류가 결정되고, NMOS 트랜지스터(N9)의 전류량에 의해 NMOS 트랜지스터(N9)의 드레인 전압이 결정되게 된다.
이와 같은 NMOS 트랜지스터(N9)의 드레인 전압은 인버터(1)를 통해 반전되어 최종적으로 센스 증폭기의 출력신호(OUT)가 된다.
여기서 센스 증폭 인에이블 신호(SAE)는 NMOS 트랜지스터(N3, N6, N7)의 게이트에 입력되어 센스 증폭기의 동작을 제어하게 된다.
그러나 페어드 전류 미러 센스 증폭기는 전원 전압이 5V인 메모리에서는 유용하지만, 전원 전압이 3V인 메모리에서는 센싱 속도가 현저하게 느려지고 셀 데이터를 읽어내는 능력이 감소하는 문제점이 있었다.
즉, 전원 전압의 감소로 인해 셀에 쓰여지는 데이터가 낮은 전압을 갖게 되고 이를 다시 읽음에 있어서 기존의 NMOS 풀업 트랜지스터를 사용한 비트 라인 구조에서는 셀의 신호 마진이 감소하여 셀의 데이터가 제대로 출력되지 못하므로, 저전압에서는 NMOS 풀업 트랜지스터 대신에 PMOS 풀업 트랜지스터를 사용하게 된다.
이때 비트 라인을 통한 데이터 비트 라인의 출력이 전원 전압 근처에서 동작하게 되고 이러한 출력은 전류 미러 센스 증폭기의 동작에는 부적당한 입력으로 작용하게 된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 낮은 전원 전압 하에서 고속의 안정된 센싱 능력을 갖는 센스 증폭기를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위해 본 발명은, 센스 증폭 인에이블 신호에 응답하여 메모리에서 읽어낸 셀 데이터의 전압 레벨을 쉬프트하기 위한 전압 레벨 쉬프터; 및 상기 센스 증폭 인에이블 신호에 응답하여 상기 전압 레벨 쉬프터로부터 출력되는 신호를 전원전압 및 접지전압 사이의 풀 레인지(Full Range) 신호로 증폭하기 위한 전류 미러 센스 증폭 수단을 포함하되, 상기 전압 레벨 쉬프터는, 전원전압단에 드레인이 연결되고 상기 셀 데이터를 게이트로 입력받는 제1 NMOS 트랜지스터; 상기 전원전압단에 드레인이 연결되고 상기 반전된 셀 데이터를 게이트로 입력받는 제2 NMOS 트랜지스터;상기 제1 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제2 NMOS 트랜지스터의 소오스에 게이트가 연결되는 제3 NMOS 트랜지스터; 상기 제2 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 소오스에 게이트가 연결된 제4 NMOS 트랜지스터; 및 상기 제3 및 제4 NMOS 트랜지스터의 공통 소오스에 드레인이 연결되고 상기 센스 증폭 인에이블 신호를 게이트로 입력받으며 접지전원단에 소오스가 연결되는 제5 NMOS 트랜지스터를 포함하여 이루어진다.
또한, 본 발명의 센스 증폭기는 센스 증폭 인에이블 신호에 응답하여 메모리에서 읽어낸 셀 데이터의 전압 레벨을 쉬프트하기 위한 전압 레벨 쉬프터; 상기 센스 증폭 인에이블 신호에 응답하여 상기 전압 레벨 쉬프터로부터 출력되는 신호를 증폭하기 위한 전류 미러 센스 증폭기; 상기 센스 증폭 인에이블 신호에 응답하여 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 전원전압 및 접지전압 사이의 풀 레인지로 증폭하기 위한 인버트 센스 증폭기; 및 상기 센스 증폭 인에이블 신호에 응답하여 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 안정화하여 주설전류를 제거하기 위한 전류 미러 노드 안정화 수단을 포함하여 이루어진다.
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 상세히 설명한다.
제2도는 본 발명에 따른 센스 증폭기의 일실시 구성도로서, 입력되는 센스 증폭 인에이블 신호(SAE)에 응답하여 전류량을 조절함으로써 메모리에서 읽어낸 셀데이터(RDB, RDBB)의 전압 레벨을 쉬프트시키기 위한 전압 레벨 쉬프터(10), 센스 증폭 인에이블 신호(SAE)에 응답하여 전압 레벨 쉬프터(10)로부터 출력되는 신호를 풀 레인지(Full Range) 신호로 변환하여 낮은 전원 전압에서도 동작 가능하도록 한 전류 미러 센스 증폭부(Full Range Current Mirror Sense Amp)(11) 및 전류 미러센스 증폭부(11)로부터 출력되는 신호를 드라이브하기 위한 구동부(12)로 이루어진다.
전압 레벨 쉬프터(10)는 전원전압단에 드레인이 연결되고 상기 셀 데이터(RDB)를 게이트로 입력받는 NMOS 트랜지스터(N21), 전원전압단에 드레인이 연결되고 상기 반전 셀 데이터(RDBB)를 게이트로 입력받는 NMOS 트랜지스터(N22), NMOS 트랜지스터(N21)의 소오스에 드레인이 연결되고 NMOS 트랜지스터(N22)의 소오스에 게이트가 연결된 NMOS 트랜지스터(N23), NMOS 트랜지스터(N22)의 소오스에 드레인이 연결되고 NMOS 트랜지스터(N21)의 소오스에 게이트가 연결된 NMOS 트랜지스터(N24), 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 NMOS 트랜지스터(N23, N24)의 소오스에 드레인이 연결되고 접지에 소오스가 연결된 NMOS 트랜지스터(N30), 및 센스 증폭 인에이블 신호(SAE)에 따라 대기 상태에서 NMOS 트랜지스터(N21, N22)의 소오스 전압(01, 01b)이 같도록 안정화하여 오동작을 방지하는 노드 안정화부(13)로 이루어진다.
여기서 노드 안정화부(13)는 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 NMOS 트랜지스터(N22)의 소오스에 소오스가 연결되고 전류 미러 센스 증폭부(11)의 입력단에 드레인이 연결된 PMOS 트랜지스터(P20)로 이루어진다.
전류 미러 센스 증폭부(11)는 전압 레벨 쉬프터(10)로부터 출력되는 전압(01, 01b)을 증폭하는 전류 미러 센스 증폭기(14), 전류 미러 센스 증폭기(14)로부터 출력되는 전압을 풀 레인지 신호로 변환하여 구동부(12)로 충분한 입력신호 마진을 제공함으로써 낮은 전원 전압에서도 동작 가능하도록 하는 인버트(Invert) 센스 증폭기(15), 센스 증폭 인에이블 신호(SAE)에 응답하여 대기 상태에서 전류 미러 센스 증폭기(14)의 출력을 안정화하고 누설 전류를 제거하기 위한 노드 안정화부(16), 및 센스 증폭 인에이블 신호(SAE)에 응답하여 대기 상태에서 인버트 센스 증폭기(15)의 출력을 안정화하고 누설 전류를 제거하기 위한 노드 안정화부(17)로 이루어진다.
여기서, 노드 안정화부(16)는 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 전원에 소오스가 연결되고 전류 미러 센스 증폭기(14)의 출력단과 인버트 센스 증폭기(15)에 드레인이 연결된 PMOS 트랜지스터(P23)로 이루어진다.
또한, 노드 안정화부(17)는 센스 증폭 인에이블 신호(SAE)를 반전시키는 인버터(18), 및 인버터(18)의 출력을 게이트 입력으로 하고 인버트 센스 증폭기(15)의 출력단에 드레인이 연결되고 접지전원단에 소오스가 연결된 NMOS 트랜지스터(N29)로 이루어진다.
또한, 전류 미러 센스 증폭기(14)는 전원전압단에 소오스가 연결된 PMOS 트랜지스터(P21), 전원전압단에 소오스가 연결되고 PMOS 트랜지스터(P21)의 게이트에 게이트가 연결되고 노드 안정화부(16)에 소오스가 연결된 PMOS 트랜지스터(P22), 전압 레벨 쉬프터(10)로부터 출력되는 전압(01)을 게이트 입력으로 하고 PMOS 트랜지스터(P21)의 게이트와 드레인에 드레인이 연결된 NMOS 트랜지스터(N25), 전압 레벨 쉬프터(10)로부터 출력되는 전압(01b)을 게이트 입력으로 하고 PMOS 트랜지스터(P22)의 드레인에 드레인이 연결된 NMOS 트랜지스터(N26),및 NMOS 트랜지스터(N25, N26)의 소오스에 드레인이 연결되고 센스 증폭 인에이블 신호(SAE)를 게이트 입력으로 하고 접지전원단에 소오스가 연결된 NMOS 트랜지스터(N27)로 이루어진다.
또한, 인버트 센스 증폭기(15)는 전원전압단에 소오스가 연결되고 전류 미러 센스 증폭기(14)로부터 노드 안정화부(16)를 통해 출력되는 신호를 게이트 입력으로 하고 구동부(12)에 드레인이 연결된 PMOS 트랜지스터(P24), 및 PMOS 트랜지스터(P24)의 드레인에 드레인이 연결되고 상기 전류 미러 센스 증폭기(14)로부터 노드 안정화부(16)를 통해 출력되는 신호를 게이트 입력으로 하고 전류 미러 센스 증폭기(14)에 소오스가 연결된 NMOS 트랜지스터(N28)로 이루어진다.
구동부(12)는 전류 미러 센스 증폭부(11)로부터 출력되는 신호를 드라이브하는 것으로, 전류 미러 센스 증폭부(11)로부터 출력되는 신호를 반전시키는 인버터(19), 및 인버터(19)로부터 출력되는 신호를 반전시키는 인버터(20)로 이루어진다.
제3도는 본 발명에 따른 상기 제2도에 대한 각 부분의 신호 파형도이다.
제3도를 참조하여, 본 발명에 따른 센스 증폭기의 동작을 설명한다.
메모리에서 읽어내어 데이터 비트 라인을 통해 입력되는 셀 데이터(RDB, RDBB)는 전압 레벨 쉬프터(10)에 입력되어 셀 데이터(RDB, RDBB)의 전압 레벨이 전원전압과 접지전압 사이의 중간 레벨로 쉬프트된다. 상기한 바와 같이 전압 레벨 쉬프터(10)의 크로스 커플된 NMOS 트랜지스터(N23, N24)에 의해 전압 레벨 쉬프터(10)는 일정 정도의 이득을 가지며 증폭기로서 동작하고, 그 결과 셀 데이터(RDB, RDBB)는 레벨 쉬프트 동안에 증폭되어진다.
즉, 전압 레벨 쉬프터(10)는 레벨 쉬프트 및 증폭된 전압(01, 01b)을 출력하게 된다. 또한, NMOS 트랜지스터(N30)는 센스 증폭 인에이블 신호(SAE)에 응답하여 전체 전류의 양을 조절하게 된다.
대기 상태에서 전압 레벨 쉬프터(10)의 두 출력 전압(01, 01b)이 노드 안정화부(13)에 의해 같은 값으로 유지되어 안정적인 동작이 보장된다.
제3도에서 (가)는 셀 데이터(RDB, RDBB), (나)는 전압 레벨 쉬프터(10)의 출력(01, 01b)을 각각 나타낸다.
전압 레벨 쉬프터(10)의 출력 전압(01, 01b)은 전류 미러 센스 증폭기(14)로 입력되어 PMOS 트랜지스터(P21, P22)에 흐르는 전류는 NMOS 트랜지스터(N25)에 인가된 전압에 의해 제어된다. 상기 전압 레벨 쉬프터(10)의 반전된 출력(01b)을 게이트로 입력받는 상기 NMOS 트랜지스터(N26)의 드레인 전압은 상기 NMOS 트랜지스터(N26)에 흐르는 전류에 의해 제어된다.
이때, 전류 미러 센스 증폭기(14)의 출력, 즉 NMOS 트랜지스터(N26)의 드레인 전압은 전원 전압 및 접지 전압 사이의 풀 레인지로 스윙하지 않게 되는 데, 이는 낮은 전원 전압에서 구동부(12)의 문턱 전압에 도달하지 못해 인버터(19)가 신호를 인식하지 못할 수 있으므로, 이를 인버트 센스 증폭기(15)의 PMOS 트랜지스터(P24)와 NMOS 트랜지스터(N28)에서 속도의 손실없이 풀 레인지 신호로 바꾸어 주어 다음의 인버터(19)에서 충분한 입력신호 마진을 제공하여 낮은 전원 전압에서도 동작 능력이 충분한 센스 증폭기를 제공한다.
여기서, 인버트 센스 증폭부(15)에서 출력되어 인버터(19, 20)를 통해 최종 출력되는 센스 증폭기의 출력(OUT)은 제3도의 (다)에 도시된 바와 같다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 낮은 전원 전압에서 센싱 속도 및 동작 능력이 저하되는 것을 방지하여 낮은 전압에서도 높은 전압에서와 마찬가지로 고속동작이 가능한 효과가 있다.

Claims (17)

  1. 센스 증폭 인에이블 신호에 응답하여 메모리에서 읽어낸 셀 데이터의 전압 레벨을 쉬프트하기 위한 전압 레벨 쉬프터; 및 상기 센스 증폭 인에이블 신호에 응답하여 상기 전압 레벨 쉬프터로부터 출력되는 신호를 전원전압 및 접지전압 사이의 풀 레인지(Full Range) 신호로 증폭하기 위한 전류 미러 센스 증폭 수단을 포함하되, 상기 전압 레벨 쉬프터는, 전원전압단에 드레인이 연결되고 상기 셀 데이터를 게이트로 입력받는 제1 NMOS 트랜지스터; 상기 전원전압단에 드레인이 연결되고 상기 반전된 셀 데이터를 게이트로 입력받는 제2 NMOS 트랜지스터; 상기 제1 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제2 NMOS 트랜지스터의 소오스에 게이트가 연결되는 제3 NMOS 트랜지스터; 상기 제2 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 제1 NMOS 트랜지스터의 소오스에 게이트가 연결된 제4 NMOS 트랜지스터; 및 상기 제3 및 제4 NMOS 트랜지스터의 공통 소오스에 드레인이 연결되고 상기 센스 증폭 인에이블 신호를 게이트로 입력받으며 접지전원단에 소오스가 연결되는 제5 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  2. 제1항에 있어서, 상기 전류 미러 센스 증폭 수단으로부터 출력되는 신호를 구동하기 위한 구동 수단을 더 포함하는 것을 특징으로 하는 센스 증폭기.
  3. 제1항에 있어서, 상기 전압 레벨 쉬프터는, 상기 센스 증폭 인에이블 신호에 응답하여 대기 상태에서 상기 제1 및 제2 NMOS 트랜지스터의 소오스 전압을 등화시키기 위한 쉬프터 노드 안정화 수단을 더 포함하는 것을 특징으로 하는 센스 증폭기.
  4. 제3항에 있어서, 상기 쉬프터 노드 안정화 수단은, 상기 센스 증폭 인에이블 신호를 게이트로 입력받고, 상기 제2 NMOS 트랜지스터의 소오스에 소오스가 연결되며 상기 전류 미러 센스 증폭 수단의 임력단에 드레인이 연결된 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  5. 제1항에 있어서, 상기 전류 미러 센스 증폭 수단은, 상기 전압 레벨 쉬프터로부터 출력되는 신호를 증폭하기 위한 전류 미러 센스 증폭기; 및 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 풀 레인지로 증폭하기 위한 인버트(Invert) 센스 증폭기를 포함하는 것을 특징으로 하는 센스 증폭기.
  6. 제5항에 있어서, 상기 전류 미러 센스 증폭 수단은, 상기 센스 증폭 인에이블 신호에 응답하여 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 안정화하여 누설 전류를 제거하기 위한 전류 미러 노드 안정화 수단을 더 포함하는 것을 특징으로 하는 센스 증폭기.
  7. 제6항에 있어서, 상기 전류 미러 노드 안정화 수단은, 상기 센스 증폭 인에이블 신호를 게이트로 입력받고 상기 전원전압단에 소오스가 연결되고 상기 전류 미러 센스 증폭기의 출력단에 드레인이 연결된 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  8. 제5항에 있어서, 상기 전류 미러 센스 증폭 수단은, 상기 센스 증폭 인에이블 신호에 응답하여 상기 인버트 센스 증폭기로부터 출력되는 신호를 안정화하여 누설 전류를 제거하기 위한 인버트 노드 안정화 수단을 더 포함하는 것을 특징으로 하는 센스 증폭기.
  9. 제8항에 있어서, 상기 인버트 노드 안정화 수단은 상기 센스 증폭 인에이블 신호를 반전하기 위한 인버터; 및 상기 인버터의 출력을 게이트로 입력받고, 상기 인버트 센스 증폭기의 출력단에 드레인이 연결되고 상기 접지전원단에 소오스가 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  10. 제6항에 있어서, 상기 전류 미러 센스 증폭기는, 상기 전원전압단에 소오스가 연결된 제1 PMOS 트랜지스터; 상기 전원전압단에 소오스가 연결되고, 상기 제1 PMOS 트랜지스터의 게이트에 게이트가 연결되고 상기 전류 미러 노드 안정화 수단에 드레인이 연결된 제2 PMOS 트랜지스터; 상기 전압 레벨 쉬프터로부터 출력되는 신호를 게이트로 입력받고 상기 제1 PMOS 트랜지스터의 게이트 및 드레인에 드레인이 연결된 제1 NMOS 트랜지스터; 상기 전압 레벨 쉬프터로부터 출력되는 반전된 신호를 게이트로 입력받고 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결된 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 센스 증폭 인에이블 신호를 게이트로 입력받고 상기 접지전원단에 소오스가 연결된 제3NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  11. 제6항에 있어서, 상기 인버트 센스 증폭기는, 상기 전원전압단에 소오스가 연결되고 상기 전류 미러 노드 안정화 수단을 통해 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 게이트로 입력받고 출력단에 드레인이 연결된 PMOS 트랜지스터; 및 상기 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전류 미러 노드 안정화 수단을 통해 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 게이트로 입력받고 상기 전류 미러 센스 증폭기에 소오스가 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  12. 제2항에 있어서, 상기 구동 수단은 상기 전류 미러 센스 증폭 수단으로부터 출력되는 신호를 반전하기 위한 제1인버터; 및 상기 제1 인버터로부터 출력되는 신호를 반전하기 위한 제2 인버터를 포함하는 것을 특징으로 하는 센스 증폭기.
  13. 센스 증폭 인에이블 신호에 응답하여 메모리에서 읽어낸 셀 데이터의 전압 레벨을 쉬프트하기 위한 전압 레벨 쉬프터; 상기 센스 증폭 인에이블 신호에 응답하여 상기 전압 레벨 쉬프터로부터 출력되는 신호를 증폭하기 위한 전류 미러 센스 증폭기; 상기 센스 증폭 인에이블 신호에 응답하여 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 전원전압 및 접지전압 사이의 풀 레인지로 증폭하기 위한 인버트 센스 증폭기; 및 상기 센스 증폭 인에이블 신호에 응답하여 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 안정화하여 누설 전류를 제거하기 위한 전류 미러 노드 안정화 수단을 포함하여 이루어지는 센스 증폭기.
  14. 제13항에 있어서, 상기 전류 미러 센스 증폭기는 상기 전원전압을 소오스로 받는 제1 PMOS 트랜지스터; 상기 전원전압을 소오스로 입력받고, 상기 제1 PMOS 트랜지스터의 게이트에 게이트가 연결되고 상기 전류 미러 노드 안정화 수단에 드레인이 연결된 제2 PMOS 트랜지스터; 상기 전압 레벨 쉬프터로부터 출력되는 신호를 게이트로 입력받고 상기 제1 PMOS 트랜지스터의 게이트 및 드레인에 드레인이 연결된 제1 NMOS 트랜지스터; 상기 전압 레벨 쉬프터로부터 출력되는 반전된 신호를 게이트로 입력받고 상기 제2 PMOS 트랜지스터의 드레인에 드레인이 연결된 제2 NMOS 트랜지스터; 및 상기 제1 및 제2 NMOS 트랜지스터의 소오스에 드레인이 연결되고 상기 센스 증폭 인에이블 신호로 게이트로 입력받고 상기 접지전압을 소오스로 입력받는 제3 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  15. 제13항에 있어서, 상기 인버트 센스 증폭기는, 상기 전원전압을 소오스로 입력받고 상기 전류 미러 노드 안정화 수단을 통해 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 게이트로 입력받고 구동 수단에 드레인이 연결된 PMOS 트랜지스터; 및 상기 PMOS 트랜지스터의 드레인에 드레인이 연결되고 상기 전류 미러 노드 안정화 수단을 통해 상기 전류 미러 센스 증폭기로부터 출력되는 신호를 게이트로 입력받고 상기 전류 미러 센스 증폭기에 소오스가 연결된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  16. 제13항에 있어서, 상기 인버트 센스 증폭기는, 상기 센스 증폭 인에이블 신호에 응답하여 상기 인버트 센스 증폭기로부터 출력되는 신호를 안정화하여 누설 전류를 제거하기 위한 인버트 노드 안정화 수단을 더 포함하고, 상기 인버트 노드 안정화 수단은, 상기 센스 증폭 인에이블 신호를 반전하기 위한 인버터; 및 상기 인버터의 출력을 게이트로 입력받고, 상기 인버트 센스 증폭기의 출력단에 드레인이 연결되고 상기 접지전압을 소오스로 입력받는NMOS 트랜지스터를 포함하는 것을 특징으로 하는 센스 증폭기.
  17. 제13항에 있어서, 상기 전류 미러 노드 안정화 수단은, 상기 센스 증폭 인에이블 신호를 게이트로 입력받고 상기 전원전압을 소오스로 입력받으며 상기 전류 미러 센스 증폭기의 출력단에 드레인이 연결된 PMOS 트랜지스터를 포함하는것을 특징으로 하는 센스 증폭기.
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