KR100615087B1 - 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치 - Google Patents

라이트 시간을 감소시킬 수 있는 반도체 메모리 장치 Download PDF

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KR100615087B1
KR100615087B1 KR1020040042343A KR20040042343A KR100615087B1 KR 100615087 B1 KR100615087 B1 KR 100615087B1 KR 1020040042343 A KR1020040042343 A KR 1020040042343A KR 20040042343 A KR20040042343 A KR 20040042343A KR 100615087 B1 KR100615087 B1 KR 100615087B1
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Abstract

본 발명은 라이트 시간을 줄일 수 있는 반도체 메모리 장치를 공개한다. 이 장치는 외부로부터 입력되는 활성화 명령에 응답하여 제1 및 제2 비트라인 센스 인에이블 신호를 출력하고, 활성화 명령에 응답하여 제3 및 제4 제어신호를 활성화하고, 외부로부터 입력되는 라이트 명령에 응답하여 제3 및 제4 제어신호를 소정시간 비활성화하는 제어신호 발생부, 비트라인 쌍의 전압에 따라 상기 비트라인 쌍의 하나의 비트라인의 전압을 상기 제1 비트라인 센스 인에이블 신호의 레벨로 증폭하는 PMOS 센스앰프, 비트라인 쌍의 전압에 따라 비트라인 쌍의 다른 하나의 비트라인의 전압을 제2 비트라인 센스 인에이블 신호의 레벨로 증폭하는 NMOS 센스앰프, 제3 제어신호에 응답하여 PMOS 센스앰프와 비트라인 쌍 사이의 연결을 제어하는 제1 스위칭부, 및 제4 제어신호에 응답하여 NMOS 센스앰프와 비트라인 쌍 사이의 연결을 제어하는 제2 스위칭부를 구비하는 것을 특징으로 한다. 따라서, 본 발명의 반도체 메모리 장치는 라이트 동작시 비트라인 센스앰프가 동작하지 않도록 하여 라이트 시간을 감소시킬 수 있다.

Description

라이트 시간을 감소시킬 수 있는 반도체 메모리 장치{Semiconductor memory device which can decrease write time}
도 1은 종래의 반도체 메모리 장치의 비트라인 센스앰프 부분의 실시예를 나타낸 블록도이다
도 2는 도 1에 나타낸 종래의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 3은 본 발명의 반도체 메모리 장치의 동작을 설명하기 위한 동작 타이밍도이다.
도 4는 본 발명의 반도체 메모리 장치의 다른 실시예를 나타낸 블록도이다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 다른 실시예의 동작을 설명하기 위한 동작 타이밍도이다.
도 6은 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 라이트 동작시 비트라인 쌍의 데이터 변화를 비교한 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치에 데이터를 라이트할 때, 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에서는 로우 어드레스(row address)와 칼럼 어드레스(column address)에 의하여 메모리 셀이 선택된다. 선택된 메모리 셀에 저장되어있던 데이터는 비트라인을 통하여 비트라인 센스앰프(bitline sense amp)에 의해 감지되고, 비트라인 센스앰프는 비트라인 쌍의 전압을 증폭하여 비트라인 쌍의 데이터를 유지하도록 동작한다. 또한, 반도체 메모리 장치의 라이트 동작은 입출력 신호라인 쌍을 통해 입력된 데이터에 따라 비트라인 센스앰프와 비트라인 쌍(BL, BLB)이 연결된 각 노드(node)를 플립하는 것으로 정의된다.
그런데, 종래의 반도체 메모리 장치의 경우, 라이트 동작시에도 비트라인 센스앰프가 계속 동작하고 있으며, 따라서, 라이트 동작시 비트라인 쌍(BL, BLB)의 데이터를 변경하려고 할 때, 비트라인 센스앰프가 이전 데이터를 유지하도록 동작하므로 라이트 시간이 길어지는 단점이 있었다.
본 발명의 목적은 라이트 동작시 비트라인 센스앰프가 동작하지 않도록 하여 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치를 제공하는 데 있다.
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상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예는 외부로부터 입력되는 활성화 명령에 응답하여 제1 및 제2 비트라인 센스 인에이블 신호를 출력하고, 상기 활성화 명령에 응답하여 제3 및 제4 제어신호를 활성화하고, 외부로부터 입력되는 라이트 명령에 응답하여 상기 제3 및 제4 제어신호를 소 정시간 비활성화하는 제어신호 발생부, 비트라인 쌍의 전압에 따라 상기 비트라인 쌍의 하나의 비트라인의 전압을 상기 제1 비트라인 센스 인에이블 신호의 레벨로 증폭하는 PMOS 센스앰프, 상기 비트라인 쌍의 전압에 따라 상기 비트라인 쌍의 다른 하나의 비트라인의 전압을 상기 제2 비트라인 센스 인에이블 신호의 레벨로 증폭하는 NMOS 센스앰프, 상기 제3 제어신호에 응답하여 상기 PMOS 센스앰프와 상기 비트라인 쌍의 연결을 제어하는 제1 스위칭부, 및 상기 제4 제어신호에 응답하여 상기 NMOS 센스앰프와 상기 비트라인 쌍의 연결을 제어하는 제2 스위칭부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예의 상기 제1 스위칭부는 상기 PMOS 센스앰프와 상기 비트라인 쌍의 하나의 비트라인 사이에 연결되고 상기 제3 제어신호가 인가되는 게이트를 가지는 제1 PMOS 트랜지스터, 및 상기 PMOS 센스앰프와 상기 비트라인 쌍의 다른 하나의 비트라인 사이에 연결되고 상기 제3 제어신호가 인가되는 게이트를 가지는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 다른 실시예의 상기 제2 스위칭부는 상기 NMOS 센스앰프와 상기 비트라인 쌍의 하나의 비트라인 사이에 연결되고, 상기 제4 제어신호가 인가되는 게이트를 가지는 제1 NMOS 트랜지스터, 및 상기 NMOS 센스앰프와 상기 비트라인 쌍의 다른 하나의 비트라인 사이에 연결되고, 상기 제4 제어신호가 인가되는 게이트를 가지는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 라이트 시간을 감소시킬 수 있는 반도체 메모리 장치를 설명하기 전에 종래의 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 종래의 반도체 메모리 장치의 비트라인 센스앰프 부분의 실시예를 나타낸 블록도로서, 제어신호 발생부(10), 전송 게이트부(20), PMOS 센스앰프(30), 및 NMOS 센스앰프(40)로 구성되어 있으며, 제어신호 발생부(10)는 신호 발생부(12), 제1 PMOS 트랜지스터(P1), 및 제1 NMOS 트랜지스터(N1)로, 전송 게이트부(20)는 두 개의 전송 트랜지스터(TR1, TR2)로, PMOS 센스앰프(30)는 두 개의 PMOS 트랜지스터(P2, P3)로, NMOS 센스앰프(40)는 두 개의 NMOS 트랜지스터(N2, N3)로 각각 구성되어 있다.
도 1에서, IO, IOB는 입출력 신호라인 쌍을, BL, BLB는 비트라인 쌍을, LA, LAB는 각각 비트라인 센스앰프를 동작시키기 위한 제1 및 제2 비트라인 센스 인에이블 신호를, CSL은 외부의 컬럼 디코더(미도시)로부터 출력된 컬럼(column) 선택 신호를, com은 외부로부터 입력되는 명령어를, En_P는 제1 비트라인 센스 인에이블 신호(LA)를 발생시키는 제1 제어신호를, En_N은 제2 비트라인 센스 인에이블 신호(LAB)를 발생시키는 제2 제어신호 각각 나타낸다.
도 1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제어신호 발생부(10)는 외부로부터 입력되는 명령어(com)에 응답하여 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)를 출력한다. 신호 발생부(12)는 외부로 부터 입력되는 명령어(com)에 응답하여 제1 및 제2 제어신호(En-P, En-N)를 출력한다. 예를 들면, 명령어(com) 중 활성화 명령(activation command)에 응답하여, 즉, 지연회로 등을 통하여 활성화 명령이 입력되고 소정시간 후 제2 제어신호(En_P), 및 제3 제어신호(En-N)가 활성화 되도록 구성될 수 있다.
제1 PMOS 트랜지스터(P1)는 제1 제어신호(En_P)에 응답하여 온, 오프 되며, 제1 비트라인 센스 인에이블 신호(LA)를 출력한다. 즉, 제1 제어신호(En_P)가 활성화되면, 즉, 로우레벨의 제1 제어신호(En_P)가 입력되면 제1 PMOS 트랜지스터(P1)는 온 되어 전원전압(Vcc) 레벨의 제1 비트라인 센스 인에이블 신호(LA)가 출력되고, 제1 제어신호(En_P)가 비활성화되면, 즉, 하이레벨의 제1 제어신호(En_P)가 입력되면 제1 PMOS 트랜지스터(P1)는 오프 되어 제1 비트라인 센스 인에이블 신호(LA)는 플로팅(floating) 된다.
제1 NMOS 트랜지스터(N1)는 제2 제어신호(En_N)에 응답하여 온, 오프 되며, 제2 비트라인 센스 인에이블 신호(LAB)를 출력한다. 즉, 제2 제어신호(En_N)가 활성화되면, 즉, 하이레벨의 제2 제어신호(En_N)가 입력되면 제1 NMOS 트랜지스터(N1)는 온 되어 접지전압 레벨의 제2 비트라인 센스 인에이블 신호(LAB)가 출력되고, 제2 제어신호(En_N)가 비활성화되면, 즉, 로우레벨의 제2 제어신호(En_N)가 입력되면 제1 NMOS 트랜지스터(N1)는 오프 되어 제2 비트라인 센스 인에이블 신호(LAB)는 플로팅(floating) 된다.
전송 게이트부(20)는 외부의 컬럼 디코더(미도시)로부터 입력되는 컬럼 선택신호(CSL)에 응답하여 입출력 신호라인 쌍(IO, IOB)과 비트라인 쌍(BL, BLB) 사이 에 데이터 전송을 제어한다. 즉, 하이레벨의 컬럼 선택신호(CSL)가 인가되면 두 개의 전송 트랜지스터(TR1, TR2)는 온 되어 입출력 신호라인 쌍(IO, IOB)과 비트라인 쌍(BL, BLB) 사이에 데이터 전송을 시작하고, 로우레벨의 컬럼 선택신호(CSL)가 인가되면 두 개의 전송 트랜지스터(TR1, TR2)는 오프 되어 데이터 전송을 중단한다. 예를 들면, 반도체 메모리 장치에 데이터를 라이트(write) 할 경우, 라이트 명령이 입력되고 소정시간 후에 하이레벨의 컬럼 선택신호(CSL)를 인가하여 두 개의 NMOS 트랜지스터(TR1, TR2)를 온 시키면 입출력 신호라인 쌍(IO, IOB)의 데이터가 비트라인 쌍(BL, BLB)으로 전송된다.
PMOS 센스앰프(30)는 비트라인 쌍(BL, BLB)의 전압에 따라 제1 비트라인(BL) 또는 제2 비트라인(BLB)의 전압을 상기 제1 비트라인 센스 인에이블 신호(LA) 레벨로 증폭한다. NMOS 센스앰프(40)는 비트라인 쌍(BL, BLB)의 전압에 따라 제1 비트라인(BL) 또는 제2 비트라인(BLB)의 전압을 상기 제2 비트라인 센스 인에이블 신호(LAB) 레벨로 증폭한다.
즉, 비트라인 센스앰프는 네 개의 트랜지스터(P2, P3, N2,N3)로 구성되어 있으며, 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)에 의해 동작한다. 비트라인 센스앰프를 동작시키고자 할 때, 제1 비트라인 센스 인에이블 신호(LA)는 전원전압(Vcc) 레벨이, 제2 비트라인 센스 인에이블 신호(LAB)는 접지전압 레벨이 되도록 한다. 비트라인 센스앰프가 동작되면 비트라인 쌍(BL, BLB) 사이의 전압은 증폭된다. 즉, 제1 비트라인(BL)의 전압이 더 높다면 제2 PMOS 트랜지스터(P2) 및 제3 NMOS 트랜지스터(N3)가 온되어 제1 비트라인(BL)의 전압은 제1 비트라인 센스 인에 이블 신호(LA)의 레벨, 즉, 전원전압(Vcc) 레벨이, 제2 비트라인(BLB)의 전압은 제2 비트라인 센스 인에이블 신호(LAB)의 레벨, 즉, 접지전압 레벨이 된다. 반면에, 제2 비트라인(BLB)의 전압이 더 높다면 제3 PMOS 트랜지스터(P3) 및 제2 NMOS 트랜지스터(N2)가 온되어 제1 비트라인(BL)의 전압은 제2 비트라인 센스 인에이블 신호(LAB)의 레벨, 즉, 접지전압 레벨이, 제2 비트라인(BLB)의 전압은 제1 비트라인 센스 인에이블 신호(LA)의 레벨, 즉, 전원전압(Vcc) 레벨이 된다.
도 2는 도 1에 나타낸 블록도의 동작을 설명하기 위한 동작 타이밍도로서, CSL은 상기 컬럼 선택신호를, En_P는 상기 제1 제어신호를, En_N은 상기 제2 제어신호를, ACT, WR, PRE는 각각 메모리 컨트롤러에서 출력되는 활성화명령, 라이트 명령, 프리차아지명령을 나타낸다.
도 2를 참고하여 도 1에 나타낸 블록도의 동작을 설명하면 다음과 같다.
신호 발생부(12)는 외부로부터 활성화명령(ACT)이 입력되면 소정시간 후에 제1 및 제2 제어신호(En_P, En-N)를 활성화 시킨다. 즉, 로우레벨의 제1 제어신호(En_P) 및 하이레벨의 제2 제어신호(En_N)를 출력한다. 상기 제1 제어신호(En_P)에 의해 제1 비트라인 센스 인에이블 신호(LA)는 전원전압 레벨로, 제2 제어신호(En_N)에 의해 제2 비트라인 센스 인에이블 신호(LAB)는 접지전압 레벨로 각각 변화되고, 이에 따라 비트라인 센스앰프가 동작한다.
다음으로, 컬럼 선택신호(CSL)는 외부로부터 라이트 명령(WR)이 입력되면 소정시간 후에 소정시간동안 하이레벨이 된다. 상기 컬럼 선택신호(CSL)에 의해 두 개의 전송 트랜지스터들(TR1, TR2)이 온 되고, 따라서, 입출력 신호라인 쌍(IO, IOB)의 데이터가 비트라인 쌍(BL, BLB)으로 전송된다.
다음으로, 신호 발생부(12)는 외부로부터 프리차아지 명령(PRE)이 입력되면 소정시간 후에 제1 및 제2 제어신호(En_P, En_N)를 비활성화 시킨다. 즉, 하이레벨의 제1 제어신호(En_P) 및 로우레벨의 제2 제어신호(En_N)를 출력한다. 상기 제1 제어신호(En_P) 및 제2 제어신호(En_N)에 의해 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)는 플로팅(floating) 되고, 이에 따라 비트라인 센스앰프의 동작은 중지된다.
상술한 바와 같이, 종래의 반도체 메모리 장치의 경우, 라이트 동작시에도 비트라인 센스앰프가 계속 동작하고 있으며, 따라서, 라이트 시간이 길어지는 단점이 있었다.
도 4는 본 발명의 반도체 메모리 장치의 실시예의 동작을 설명하기 위한 동작 타이밍도로서, CSL은 상기 컬럼 선택신호를, En_P는 상기 제1 제어신호를, En_N은 상기 제2 제어신호를, ACT, WR, PRE는 각각 외부로부터 입력되는 활성화명령, 라이트 명령, 프리차아지명령을 나타낸다.
도 4를 참고하여 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
본 발명의 반도체 메모리 장치의 비트라인 센스앰프 부분의 구성은 도 1에 나타낸 종래의 반도체 메모리 장치의 비트라인 센스앰프 부분의 구성과 동일하며, 반도체 메모리 장치의 동작도 도 2에서 설명한 것과 거의 동일하다. 다만, 신호 발생부(12)는 외부로부터 라이트 명령(WR)에 응답하여 제1 및 제2 제어신호(En_P, En_N)를 소정시간 비활성화 시킨다. 즉, 제1 제어신호(En_P)는 소정시간 하이레벨로, 제2 제어신호(En_N)는 소정시간 로우레벨로 만들어준다. 예를 들면, 지연회로등을 통하여 외부로부터 라이트 명령(WR)이 입력되고 소정시간 후에, 즉, 상기 컬럼 선택신호(CSL)가 하이레벨인 구간의 전체 또는 일부에서 제1 및 제2 제어신호(En_P, En_N)를 비활성화 시킨다. 따라서, 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)는 플로팅(floating)되어 비트라인 센스앰프가 동작하지 않도록 한다.
즉, 본 발명의 반도체 메모리 장치의 제어신호 발생부(10)는 상기 컬럼 선택신호(CSL)가 활성화된 전체구간 또는 일부구간에서 상기 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)를 플로팅 시켜 비트라인 센스앰프가 동작하지 않도록 한다.
도 4는 본 발명의 반도체 메모리 장치의 다른 실시예를 나타낸 블록도로서, 도 1에 나타낸 종래의 반도체 메모리 장치에 두 개의 PMOS 트랜지스터(P4, P5) 및 두 개의 NMOS 트랜지스터(N4, N5)를 추가하고, 신호 발생부(52)에서 추가된 트랜지스터들(P4, P5, N4, N5)을 제어하기 위한 제3 제어신호(WRP) 및 제4 제어신호(WRN)를 출력하도록 구성되어 있다.
도 4에서 CSL, IO, IOB, BL, BLB, LA, 및 LAB는 도 1에서 설명한 것과 동일하며, WRP는 추가된 두 개의 PMOS 트랜지스터(P4, P5)를 제어하기 위한 제3 제어신호이고, WRN은 추가된 두 개의 NMOS 트랜지스터(N4, N5)를 제어하기 위한 제4 제어신호이다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
전송 게이트부(20), PMOS 센스앰프(30), 및 NMOS 센스앰프(40)는 도 1에서 설명한 것과 동일하다. 제어신호 발생부(50)는 외부로부터 입력되는 명령어(com)에 응답하여 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB), 및 제3 및 제4 제어신호(WRP, WRN)를 출력한다. 신호 발생부(52)는 외부로부터 입력되는 명령어(com)에 응답하여 제어신호들(En_P, En_N, WRP, WRN)을 출력한다. 예를 들면, 명령어(com) 중 활성화 명령(activation command)에 응답하여, 즉, 지연회로 등을 통하여 활성화 명령이 입력되고 소정시간 후 제1 제어신호(En_P), 및 제2 제어신호(En-N)를 출력하고, 같은 방법으로 상기 활성화 명령(ACT) 및 라이트 명령(WR)에 응답하여 즉, 상기 활성화 명령(ACT)이 인가되고 소정시간 후 제3 및 제4 제어신호(WRP, WRN)를 활성화 시키고, 상기 라이트 명령(WR)이 인가되고 소정시간 후에 소정시간동안 제3 및 제4 제어신호(WRP, WRN)를 비활성화 시키도록 구성될 수 있다.
두 개의 PMOS 트랜지스터(P4, P5)는 제3 제어신호(WRP)에 응답하여 온, 오프 되고, 두 개의 NMOS 트랜지스터(N4, N5)는 제4 제어신호(WRN)에 응답하여 온, 오프 된다. 즉, 두 개의 PMOS 트랜지스터(P4, P5)는 상기 제3 제어신호(WRP)에 응답하여 상기 PMOS 센스앰프(30)와 비트라인 쌍(BL, BLB) 사이의 연결을 제어하고, 두 개의 NMOS 트랜지스터(N4, N5)는 상기 제4 제어신호(WRN)에 응답하여 상기 NMOS 센스앰프(40)와 비트라인 쌍(BL, BLB) 사이의 연결을 제어한다.
도 5는 도 4에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하기 위 한 동작 타이밍도로서, 도 5를 참고하여 도 4에 나타낸 본 발명의 반도체 메모리 장치의 동작을 설명하면 다음과 같다.
도 4에 나타낸 본 발명의 반도체 메모리 장치의 동작은 도 2에서 설명한 것과 거의 동일하다. 다만, 추가된 트랜지스터들(P4, P5, N4, N5)을 제어하기 위해 제3 및 제4 제어신호(WRP, WRN)를 출력하는 동작이 추가되어 있다. 즉, 신호 발생부(52)는 활성화 명령(ACT)이 입력되고 소정시간 후에 제3 및 제4 제어신호(WRP, WRN)를 활성화 시킨다. 즉, 제3 제어신호(WRP)는 로우레벨로, 제4 제어신호(WRN)는 하이레벨로 변화시킨다. 따라서, 네 개의 트랜지스터(P4, P5, N4, N5)는 모두 온 되어 비트라인 센스앰프와 비트라인 쌍(BL, BLB)은 연결된다.
이후에 라이트 명령(WR)이 입력되면 소정시간 후에, 예를 들면, 컬럼 선택신호(CSL)가 하이레벨인 일부구간 또는 전체구간에서 제3 및 제4 제어신호(WRP, WRN)를 비활성화 시킨다. 즉, 소정시간동안 제3 제어신호(WRP)는 하이레벨이, 제4 제어신호(WRN)는 로우레벨이 되도록 한다. 결과적으로, 컬럼 선택신호(CSL)가 하이레벨인 전체구간 또는 일부구간에서 제3 제어신호(WRP)는 하이레벨로, 제4 제어신호(WRN)는 로우레벨로 되어 네 개의 트랜지스터(P4, P5, N4, N5)는 모두 오프되므로 비트라인 센스앰프와 비트라인 쌍(BL, BLB) 사이의 연결은 차단된다.
도 6은 종래의 반도체 메모리 장치와 본 발명의 반도체 메모리 장치의 라이트 동작시 비트라인 쌍의 데이터 변화를 비교한 도면이다.
도 6에서 실선은 제1 및 제2 비트라인 센스 인에이블 신호(LA, LAB)를 나타내고, 일점쇄선은 종래의 반도체 메모리 장치의 비트라인 쌍(BL, BLB)의 데이터의 변화를, 점선은 본 발명의 반도체 메모리 장치의 비트라인 쌍(BL, BLB)의 데이터의 변화를 나타낸다. 도 6을 살펴보면, 일점쇄선으로 나타낸 종래의 반도체 메모리 장치의 경우, 컬럼 선택신호(CSL)가 하이레벨인 구간에서도 비트라인 센스앰프가 동작하고 있으므로 데이터의 변화가 느렸으나, 점선으로 나타낸 반 발명의 반도체 메모리 장치의 경우, 제1 제어신호(CSL)가 하이레벨인 구간에서 비트라인 센스앰프가 동작하지 않으므로 데이터의 변화가 상대적으로 빨라진다.
즉, 본 발명의 반도체 메모리 장치의 비트라인 센스앰프는 라이트 동작시 소정구간에서 그 동작을 정지한다. 상술한 바와 같이 비트라인 센스앰프는 비트라인 쌍의 이전 데이터를 유지하려는 성질을 가지므로, 비트라인 쌍에 새로운 데이터를 라이트할 경우 시간을 지연시키는 요인이 된다. 따라서, 본 발명은 라이트 동작시 소정구간에서 비트라인 센스앰프의 동작을 정지시키거나, 비트라인 센스앰프와 비트라인 쌍 사이의 연결을 차단시켜 라이트 시간을 감소시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 반도체 메모리 장치의 비트라인 센스앰프는 라이트 동작시 비트라인 센스앰프가 동작하지 않도록 하거나, 비트라인 센스앰프와 비트라인 쌍 사이의 연결을 차단하여 라이트 시간을 감소시킬 수 있다.

Claims (6)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 외부로부터 입력되는 활성화 명령에 응답하여 제1 및 제2 비트라인 센스 인에이블 신호를 출력하고, 상기 활성화 명령에 응답하여 제3 및 제4 제어신호를 활성화하고, 외부로부터 입력되는 라이트 명령에 응답하여 상기 제3 및 제4 제어신호를 소정시간 비활성화하는 제어신호 발생부;
    비트라인 쌍의 전압에 따라 상기 비트라인 쌍의 하나의 비트라인의 전압을 상기 제1 비트라인 센스 인에이블 신호의 레벨로 증폭하는 PMOS 센스앰프;
    상기 비트라인 쌍의 전압에 따라 상기 비트라인 쌍의 다른 하나의 비트라인의 전압을 상기 제2 비트라인 센스 인에이블 신호의 레벨로 증폭하는 NMOS 센스앰프;
    상기 제3 제어신호에 응답하여 상기 PMOS 센스앰프와 상기 비트라인 쌍 사이의 연결을 제어하는 제1 스위칭부; 및
    상기 제4 제어신호에 응답하여 상기 NMOS 센스앰프와 상기 비트라인 쌍 사이의 연결을 제어하는 제2 스위칭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 스위칭부는
    상기 PMOS 센스앰프와 상기 비트라인 쌍의 하나의 비트라인 사이에 연결되고 상기 제3 제어신호가 인가되는 게이트를 가지는 제1 PMOS 트랜지스터; 및
    상기 PMOS 센스앰프와 상기 비트라인 쌍의 다른 하나의 비트라인 사이에 연결되고 상기 제3 제어신호가 인가되는 게이트를 가지는 제2 PMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제2 스위칭부는
    상기 NMOS 센스앰프와 상기 비트라인 쌍의 하나의 비트라인 사이에 연결되고, 상기 제4 제어신호가 인가되는 게이트를 가지는 제1 NMOS 트랜지스터; 및
    상기 NMOS 센스앰프와 상기 비트라인 쌍의 다른 하나의 비트라인 사이에 연결되고, 상기 제4 제어신호가 인가되는 게이트를 가지는 제2 NMOS 트랜지스터를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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