JP2008123609A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】シェアードトランジスタSHR0は、MAT0側のMAT内ビット線対BL、/BLと、センスアンプSA内のビット線対BL、/BLとの接続を制御する。センスアンプSAは、4つのトランジスタを有し、ビット線対BL、/BL間の電位差を差動増幅する。ワード線が活性化され、センスアンプが活性化されてビット線対間の電位差が増幅された後に、オンしていたシェアードトランジスタSHR0をオフし、プリチャージ/イコライズ回路102を活性化させて、センスアンプSA内のビット線対を、VARY/
2にプリチャージする。このようにすることで、センスアンプSA内のトランジスタのオフリーク電流を削減し、半導体記憶装置の低消費電力化を図る。
【選択図】図1
Description
103:Ref生成回路
106:FF
110:コマンドデコーダ
111:アレイコントローラ
112:OR回路
113:φ生成回路
SA:センスアンプ
PCS、NCS:センスアンプ電源線
SHR:シェアードトランジスタ
FSAPT、FSAET:トランジスタ
P11、P12、N11、N12:トランジスタ
N21、N22、NGATE:トランジスタ
Claims (15)
- ビット線対に接続された複数のメモリ素子を有し、該複数のメモリ素子のうちで選択されたメモリ素子の記憶データを前記ビット線対に出力するメモリセルアレイと、
ビット線対間の電位差を増幅するセンスアンプと、
前記センスアンプ内のビット線対と、前記メモリセルアレイ内のビット線対との接続を制御するトランスファゲートとを有する半導体記憶装置において、
前記センスアンプを活性化させてビット線対の電位を増幅した後に、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化することを特徴とする半導体記憶装置。 - 前記メモリ素子の選択終了に際して、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを活性化させて前記ビット線対の電位を再増幅し、前記ビット線対を介して前記メモリ素子に記憶データを書き込む、請求項1に記載の半導体記憶装置。
- 前記センスアンプの活性化開始後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する、請求項1又は2に記載の半導体記憶装置。
- 前記センスアンプの非活性化後、前記センスアンプ内のビット線対が、所定のレベルにプリチャージされる、請求項1〜3の何れか一に記載の半導体記憶装置。
- 前記所定のレベルが、メモリセルアレイ内の内部降圧電圧の2分の1である、請求項4に記載の半導体記憶装置。
- 前記所定のレベルが、メモリセルアレイ内の内部降圧電圧である、請求項4に記載の半導体記憶装置。
- 前記センスアンプの非活性化後は、前記メモリセルアレイ内のビット線対で、前記記憶データを保持する、請求項1〜6の何れか一に記載の半導体記憶装置。
- 前記センスアンプの非活性化後、リード、ライト、又は、プリチャージコマンドが入力されると、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを接続し、前記センスアンプを再活性化する、請求項7に記載の半導体記憶装置。
- 前記センスアンプの再活性化後、所定時間以内にリード、ライト、又は、プリチャージコマンドが入力されないと、前記トランスファゲートにより前記センスアンプ内のビット線対と前記メモリセルアレイ内のビット線対とを切断し、前記センスアンプを非活性化する、請求項8に記載の半導体記憶装置。
- 前記ビット線対のデータを保持するフリップフロップを更に備え、前記センスアンプによる増幅完了後に、前記フリップフロップに前記ビット線対のデータを書き込み、前記メモリ素子の選択終了に際して、前記フリップフロップから、前記ビット線対を介して、前記メモリ素子にデータを書き込む、請求項1〜4の何れか一に記載の半導体記憶装置。
- リード/ライトを、前記フリップフロップが記憶するデータに対して行う、請求項10に記載の半導体記憶装置。
- 前記センスアンプを、前記フリップフロップへのデータ書込み後、前記フリップフロップから前記メモリ素子にデータが書込みを行うまでの間、非活性化状態に保つ、請求項10又は11に記載の半導体記憶装置。
- 前記フリップフロップが、2つのPchトランジスタと、2つのNchトランジスタとを含み、前記2つのPchトランジスタは、ソースが高電位側電源線に接続され、ドレインがゲートトランジスタを介してビット線対のうちの一方に接続され、ゲートが互いのドレインに接続されており、前記2つのNchトランジスタは、ソースが低電位電源線に接続され、ドレインがゲートトランジスタを介してビット線対のうちの一方に接続され、ゲートが互いのドレインに接続されている、請求項10〜12の何れか一に記載の半導体記憶装置。
- 前記センスアンプは、2つのNchトランジスタで構成され、該2つのNchトランジスタは、ソースが低電位電源線に接続され、ドレインがビット線対のうちの一方に接続され、ゲートが互いのドレインに接続されている、請求項13に記載の半導体記憶装置。
- 前記センスアンプの非活性化時には、前記センスアンプ内のビット線対がメモリセルアレイ内の内部降圧電圧にプリチャージされており、前記フリップフロップから前記メモリ素子へのデータ書込みに際して、前記ビット線対のうちのLレベルのデータに対応する側の電位を前記センスアンプのNchトランジスタによって低下させると共に、Hレベルのデータに対応する側の電位を、前記フリップフロップのPchトランジスタにより前記内部降圧電圧に維持する、請求項14に記載の半導体記憶装置。
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