JP2002208298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C2207/22—Control and timing of internal memory operations
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 ビット線の微小リーク電流を正確に検出し
て、かつリーク電流不良を救済して、超低スタンバイ電
流の半導体記憶装置を実現する。 【解決手段】 ビット線のフローティング状態時のプリ
チャージ電圧レベルを変更するために、たとえば、電流
制限回路（ＰＱａ，ＰＱｂ，７，１０，１１）を設け
る。このリーク電流によるビット線電圧の変化により、
リーク電流存在時論理レベルが固定されたデータが読出
されるため、微小リーク電流の存在を検出することがで
きる。
て、かつリーク電流不良を救済して、超低スタンバイ電
流の半導体記憶装置を実現する。 【解決手段】 ビット線のフローティング状態時のプリ
チャージ電圧レベルを変更するために、たとえば、電流
制限回路（ＰＱａ，ＰＱｂ，７，１０，１１）を設け
る。このリーク電流によるビット線電圧の変化により、
リーク電流存在時論理レベルが固定されたデータが読出
されるため、微小リーク電流の存在を検出することがで
きる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、スタンバイ状態における消費電流を低減
するための構成に関する。より特定的には、ワード線
（行線）とビット線（列線）との間のマイクロショート
などに起因するリーク電流を微小電流レベルまで検出
し、この微小電流経路を救済するための構成に関する。
に関し、特に、スタンバイ状態における消費電流を低減
するための構成に関する。より特定的には、ワード線
（行線）とビット線（列線）との間のマイクロショート
などに起因するリーク電流を微小電流レベルまで検出
し、この微小電流経路を救済するための構成に関する。
【０００２】
【従来の技術】図２２は、従来の半導体記憶装置のアレ
イ部の構成を概略的に示す図である。この図２２におい
ては、定期的にデータの再書込を行なうリフレッシュ動
作が必要なダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のビット線に関連する部分の構成を示す。
イ部の構成を概略的に示す図である。この図２２におい
ては、定期的にデータの再書込を行なうリフレッシュ動
作が必要なダイナミック・ランダム・アクセス・メモリ
（ＤＲＡＭ）のビット線に関連する部分の構成を示す。
【０００３】図２２において、メモリセルＭＣが行列状
に配列される。メモリセルＭＣの各列に対応してビット
線対（列線）ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎが配
置される。これらのビット線対ＢＬ０，／ＢＬ０−ＢＬ
ｎ，／ＢＬｎにはそれぞれビット線関連回路ＢＫ０−Ｂ
Ｋｎが設けられるが、図２１においては、ビット線対Ｂ
Ｌ０および／ＢＬ０に対するビット線関連回路ＢＫ０の
構成を具体的に示す。
に配列される。メモリセルＭＣの各列に対応してビット
線対（列線）ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎが配
置される。これらのビット線対ＢＬ０，／ＢＬ０−ＢＬ
ｎ，／ＢＬｎにはそれぞれビット線関連回路ＢＫ０−Ｂ
Ｋｎが設けられるが、図２１においては、ビット線対Ｂ
Ｌ０および／ＢＬ０に対するビット線関連回路ＢＫ０の
構成を具体的に示す。
【０００４】ビット線関連回路ＢＫ０は、ビット線ＢＬ
０とワード線ＷＬ０の交差部に対応して設けられるメモ
リセルＭＣａと、ビット線／ＢＬ０とワード線ＷＬ１の
交差部に対応して配置されるメモリセルＭＣｂと、ビッ
ト線分離指示信号ＢＩＬに応答してビット線ＢＬ０およ
び／ＢＬ０を共通ビット線ＣＢＬ０および／ＣＢＬ０か
ら分離するビット線分離ゲート３と、センスアンプ駆動
信号ＳＰおよびＳＮの活性化に応答して共通ビット線Ｃ
ＢＬ０および／ＣＢＬ０の電圧を差動増幅するセンスア
ンプ２と、ビット線プリチャージ／イコライズ指示信号
ＢＬＥＱの活性化時活性化され、共通ビット線ＣＢＬ０
および／ＣＢＬ０を介してビット線ＢＬ０および／ＢＬ
０を所定のプリチャージ電圧ＰＢＬ０レベルにプリチャ
ージしかつイコライズするビット線プリチャージ／イコ
ライズ回路１を含む。
０とワード線ＷＬ０の交差部に対応して設けられるメモ
リセルＭＣａと、ビット線／ＢＬ０とワード線ＷＬ１の
交差部に対応して配置されるメモリセルＭＣｂと、ビッ
ト線分離指示信号ＢＩＬに応答してビット線ＢＬ０およ
び／ＢＬ０を共通ビット線ＣＢＬ０および／ＣＢＬ０か
ら分離するビット線分離ゲート３と、センスアンプ駆動
信号ＳＰおよびＳＮの活性化に応答して共通ビット線Ｃ
ＢＬ０および／ＣＢＬ０の電圧を差動増幅するセンスア
ンプ２と、ビット線プリチャージ／イコライズ指示信号
ＢＬＥＱの活性化時活性化され、共通ビット線ＣＢＬ０
および／ＣＢＬ０を介してビット線ＢＬ０および／ＢＬ
０を所定のプリチャージ電圧ＰＢＬ０レベルにプリチャ
ージしかつイコライズするビット線プリチャージ／イコ
ライズ回路１を含む。
【０００５】残りのビット線関連回路ＢＫｍ−ＢＫｎに
対しても同様の構成が設けられている。
対しても同様の構成が設けられている。
【０００６】ワード線ＷＬ０およびＷＬ１のそれぞれに
は、１行に整列して配置されるメモリセルが接続され
る。
は、１行に整列して配置されるメモリセルが接続され
る。
【０００７】ビット線分離指示信号ＢＩＬは、これらの
ビット線関連回路ＢＫ０−ＢＫｎに含まれるビット線分
離ゲート３に共通に与えられ、同様、センスアンプ駆動
信号ＳＰおよびＳＮもこれらのビット線関連回路ＢＫ０
−ＢＫｎに含まれるセンスアンプ２に対し共通に与えら
れる。
ビット線関連回路ＢＫ０−ＢＫｎに含まれるビット線分
離ゲート３に共通に与えられ、同様、センスアンプ駆動
信号ＳＰおよびＳＮもこれらのビット線関連回路ＢＫ０
−ＢＫｎに含まれるセンスアンプ２に対し共通に与えら
れる。
【０００８】ビット線プリチャージ／イコライズ指示信
号ＢＬＥＱは、これらのビット線関連回路ＢＫ０−ＢＫ
ｎに含まれるビット線プリチャージ／イコライズ回路１
に共通に与えられる。ビット線プリチャージ／イコライ
ズ回路１は、複数のグループに分割される。図２２にお
いては、ビット線関連回路ＢＫ０−ＢＫｍに含まれるビ
ット線プリチャージ／イコライズ回路１が１つのグルー
プを構成し、また、ビット線関連回路ＢＫｍ＋１−ＢＫ
ｎに含まれるビット線プリチャージ／イコライズ回路１
が、別のグループを構成する。
号ＢＬＥＱは、これらのビット線関連回路ＢＫ０−ＢＫ
ｎに含まれるビット線プリチャージ／イコライズ回路１
に共通に与えられる。ビット線プリチャージ／イコライ
ズ回路１は、複数のグループに分割される。図２２にお
いては、ビット線関連回路ＢＫ０−ＢＫｍに含まれるビ
ット線プリチャージ／イコライズ回路１が１つのグルー
プを構成し、また、ビット線関連回路ＢＫｍ＋１−ＢＫ
ｎに含まれるビット線プリチャージ／イコライズ回路１
が、別のグループを構成する。
【０００９】ビット線関連回路ＢＫ０−ＢＫｍに含まれ
るビット線プリチャージ／イコライズ回路１は、ローカ
ル中間電圧伝達線６ａに接続され、また、ビット線関連
回路ＢＫｍ＋１−ＢＫｎに含まれるビット線プリチャー
ジ／イコライズ回路１は、ローカル中間電圧伝達線６ｂ
に接続される。ローカル中間電圧伝達線６ａおよび６ｂ
は、それぞれ、溶断可能なリンク素子（ヒューズ素子）
４ａおよび４ｂを介してメイン中間電圧伝達線５に結合
される。
るビット線プリチャージ／イコライズ回路１は、ローカ
ル中間電圧伝達線６ａに接続され、また、ビット線関連
回路ＢＫｍ＋１−ＢＫｎに含まれるビット線プリチャー
ジ／イコライズ回路１は、ローカル中間電圧伝達線６ｂ
に接続される。ローカル中間電圧伝達線６ａおよび６ｂ
は、それぞれ、溶断可能なリンク素子（ヒューズ素子）
４ａおよび４ｂを介してメイン中間電圧伝達線５に結合
される。
【００１０】メモリセルＭＣａおよびＭＣｂの各々は、
情報を記憶するためのキャパシタＱＳと、対応のワード
線ＷＬ（ＷＬ０，ＷＬ１）上の信号電位に応答してキャ
パシタＱＳを対応のビット線ＢＬ（ＢＬ０，／ＢＬ０）
に接続するアクセストランジスタ（ＮチャネルＭＯＳト
ランジスタ）ＭＴを含む。
情報を記憶するためのキャパシタＱＳと、対応のワード
線ＷＬ（ＷＬ０，ＷＬ１）上の信号電位に応答してキャ
パシタＱＳを対応のビット線ＢＬ（ＢＬ０，／ＢＬ０）
に接続するアクセストランジスタ（ＮチャネルＭＯＳト
ランジスタ）ＭＴを含む。
【００１１】ビット線分離ゲート３は、ビット線分離指
示信号ＢＩＬに応答してビット線ＢＬ０および／ＢＬ０
をそれぞれ共通ビット線ＣＢＬ０および／ＣＢＬ０に接
続するトランスファーゲートの対を含む。このビット線
分離ゲート３が設けられているのは、このＤＲＡＭは、
シェアードセンスアンプ構成であり、センスアンプ２
が、図示しない隣接ビット線対により共有されるためで
ある。メモリセルのデータ読出時においては、選択メモ
リセルを含むメモリアレイがセンスアンプ２に接続さ
れ、非選択メモリアレイ（選択メモリセルが存在しない
メモリアレイ）が、対応のビット線分離ゲートにより対
応のセンスアンプ２から分離される。
示信号ＢＩＬに応答してビット線ＢＬ０および／ＢＬ０
をそれぞれ共通ビット線ＣＢＬ０および／ＣＢＬ０に接
続するトランスファーゲートの対を含む。このビット線
分離ゲート３が設けられているのは、このＤＲＡＭは、
シェアードセンスアンプ構成であり、センスアンプ２
が、図示しない隣接ビット線対により共有されるためで
ある。メモリセルのデータ読出時においては、選択メモ
リセルを含むメモリアレイがセンスアンプ２に接続さ
れ、非選択メモリアレイ（選択メモリセルが存在しない
メモリアレイ）が、対応のビット線分離ゲートにより対
応のセンスアンプ２から分離される。
【００１２】センスアンプ２は、センスアンプ駆動信号
ＳＰの活性化に応答して共通ビット線ＣＢＬ０および／
ＣＢＬ０の高電位の共通ビット線をＨレベルに駆動する
Ｐセンスアンプと、センスアンプ駆動信号ＳＮの活性化
時共通ビット線ＣＢＬ０および／ＣＢＬ０の低電位の共
通ビット線をＬレベルに駆動するＮセンスアンプを含
む。
ＳＰの活性化に応答して共通ビット線ＣＢＬ０および／
ＣＢＬ０の高電位の共通ビット線をＨレベルに駆動する
Ｐセンスアンプと、センスアンプ駆動信号ＳＮの活性化
時共通ビット線ＣＢＬ０および／ＣＢＬ０の低電位の共
通ビット線をＬレベルに駆動するＮセンスアンプを含
む。
【００１３】Ｐセンスアンプは、ゲートおよびドレイン
が交差結合されるＰチャネルＭＯＳトランジスタＰ１お
よびＰ２を含み、Ｎセンスアンプは、ゲートおよびドレ
インが交差結合されるＮチャネルＭＯＳトランジスタＮ
１およびＮ２を含む。センスアンプ駆動信号ＳＰが、こ
れらのＰチャネルＭＯＳトランジスタＰ１およびＰ２の
ソースへ与えられ、センスアンプ駆動信号ＳＮが、Ｎチ
ャネルＭＯＳトランジスタＮ１およびＮ２のソースに与
えられる。
が交差結合されるＰチャネルＭＯＳトランジスタＰ１お
よびＰ２を含み、Ｎセンスアンプは、ゲートおよびドレ
インが交差結合されるＮチャネルＭＯＳトランジスタＮ
１およびＮ２を含む。センスアンプ駆動信号ＳＰが、こ
れらのＰチャネルＭＯＳトランジスタＰ１およびＰ２の
ソースへ与えられ、センスアンプ駆動信号ＳＮが、Ｎチ
ャネルＭＯＳトランジスタＮ１およびＮ２のソースに与
えられる。
【００１４】ビット線プリチャージ／イコライズ回路１
は、ビット線プリチャージ／イコライズ回路ＢＬＥＱの
活性化に応答して導通するＮチャネルＭＯＳトランジス
タＮ３−Ｎ５を含む。ＮチャネルＭＯＳトランジスタＮ
３は導通時、共通ビット線ＣＢＬ０および／ＣＢＬ０を
電気的に短絡する。ＮチャネルＭＯＳトランジスタＮ４
およびＮ５は、導通時、ローカル中間電圧伝達線６ａ上
に伝達される中間電圧ＶＢＬを共通ビット線ＣＢＬ０お
よび／ＣＢＬ０にそれぞれ伝達する。この中間電圧ＶＢ
Ｌは、通常は、メモリセルに記憶されるデータのＨレベ
ルおよびＬレベルに対応する電圧の１／２の電圧レベル
である。
は、ビット線プリチャージ／イコライズ回路ＢＬＥＱの
活性化に応答して導通するＮチャネルＭＯＳトランジス
タＮ３−Ｎ５を含む。ＮチャネルＭＯＳトランジスタＮ
３は導通時、共通ビット線ＣＢＬ０および／ＣＢＬ０を
電気的に短絡する。ＮチャネルＭＯＳトランジスタＮ４
およびＮ５は、導通時、ローカル中間電圧伝達線６ａ上
に伝達される中間電圧ＶＢＬを共通ビット線ＣＢＬ０お
よび／ＣＢＬ０にそれぞれ伝達する。この中間電圧ＶＢ
Ｌは、通常は、メモリセルに記憶されるデータのＨレベ
ルおよびＬレベルに対応する電圧の１／２の電圧レベル
である。
【００１５】スタンバイ状態時においては、ビット線分
離指示信号ＢＩＬはＨレベル（通常、電源電圧よりも高
い電圧レベル）にあり、ビット線関連回路ＢＫ０−ＢＫ
ｎにおいて、ビット線分離ゲート３はすべて導通状態に
ある。このスタンバイ状態時においては、ビット線プリ
チャージ／イコライズ指示信号ＢＬＥＱがまたＨレベル
であり、ビット線プリチャージ／イコライズ回路１にお
いて、ＭＯＳトランジスタＮ３−Ｎ５がすべてオン状態
であり、ビット線ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎ
は、すべて中間電圧ＶＢＬレベルにプリチャージされか
つイコライズされる。ワード線ＷＬ０、ＷＬ１は非選択
状態にあり、Ｌレベルであり、メモリセルＭＣａおよび
ＭＣｂにおいてアクセストランジスタは非導通状態にあ
る。
離指示信号ＢＩＬはＨレベル（通常、電源電圧よりも高
い電圧レベル）にあり、ビット線関連回路ＢＫ０−ＢＫ
ｎにおいて、ビット線分離ゲート３はすべて導通状態に
ある。このスタンバイ状態時においては、ビット線プリ
チャージ／イコライズ指示信号ＢＬＥＱがまたＨレベル
であり、ビット線プリチャージ／イコライズ回路１にお
いて、ＭＯＳトランジスタＮ３−Ｎ５がすべてオン状態
であり、ビット線ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎ
は、すべて中間電圧ＶＢＬレベルにプリチャージされか
つイコライズされる。ワード線ＷＬ０、ＷＬ１は非選択
状態にあり、Ｌレベルであり、メモリセルＭＣａおよび
ＭＣｂにおいてアクセストランジスタは非導通状態にあ
る。
【００１６】メモリセル選択動作時においては、まず、
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱが
Ｌレベルとなり、ビット線関連回路ＢＫ０−ＢＫｎにお
いて、ビット線プリチャージ／イコライズ回路１が非活
性状態となり、ビット線ＢＬ０，／ＢＬ０−ＢＬｎ，／
ＢＬｎは、この中間電圧ＶＢＬレベルでフローティング
状態となる。
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱが
Ｌレベルとなり、ビット線関連回路ＢＫ０−ＢＫｎにお
いて、ビット線プリチャージ／イコライズ回路１が非活
性状態となり、ビット線ＢＬ０，／ＢＬ０−ＢＬｎ，／
ＢＬｎは、この中間電圧ＶＢＬレベルでフローティング
状態となる。
【００１７】次に、アドレス指定された行が選択状態へ
駆動され、この選択ワード線に接続されるメモリセルの
データが、対応のビット線に伝達される。今、ワード線
ＷＬ０が選択された場合、このワード線ＷＬ０の電圧レ
ベルがＨレベルとなり、メモリセルＭＣａにおいてアク
セストランジスタＭＴがオン状態となり、メモリセルキ
ャパシタＱＳの保持電荷が対応のビット線ＢＬ０に伝達
される。ワード線ＷＬ１は非選択状態であり、ビット線
／ＢＬ０は、メモリセルデータが伝達されないため、中
間電圧ＶＢＬのレベルを維持する。
駆動され、この選択ワード線に接続されるメモリセルの
データが、対応のビット線に伝達される。今、ワード線
ＷＬ０が選択された場合、このワード線ＷＬ０の電圧レ
ベルがＨレベルとなり、メモリセルＭＣａにおいてアク
セストランジスタＭＴがオン状態となり、メモリセルキ
ャパシタＱＳの保持電荷が対応のビット線ＢＬ０に伝達
される。ワード線ＷＬ１は非選択状態であり、ビット線
／ＢＬ０は、メモリセルデータが伝達されないため、中
間電圧ＶＢＬのレベルを維持する。
【００１８】ワード線ＷＬ０の選択時においては、ビッ
ト線分離指示信号ＢＩＬはＨレベルであり、ビット線分
離ゲート３はオン状態にあり、ビット線ＢＬ０，／ＢＬ
０−ＢＬｎ，／ＢＬｎが、それぞれ対応の共通ビット線
ＣＢＬ０，／ＣＢＬ０−ＣＢＬｎ，／ＣＢＬｎに接続さ
れる。一方、図示しないメモリアレイ（センスアンプ２
を共有するメモリアレイ）に対して設けられたビット線
分離ゲートがオフ状態となり、この非選択メモリアレイ
は、センスアンプ２から分離される。
ト線分離指示信号ＢＩＬはＨレベルであり、ビット線分
離ゲート３はオン状態にあり、ビット線ＢＬ０，／ＢＬ
０−ＢＬｎ，／ＢＬｎが、それぞれ対応の共通ビット線
ＣＢＬ０，／ＣＢＬ０−ＣＢＬｎ，／ＣＢＬｎに接続さ
れる。一方、図示しないメモリアレイ（センスアンプ２
を共有するメモリアレイ）に対して設けられたビット線
分離ゲートがオフ状態となり、この非選択メモリアレイ
は、センスアンプ２から分離される。
【００１９】メモリセルデータが、共通ビット線ＣＢＬ
０，／ＣＢＬ０，…に伝達され、その電圧差が大きくな
ると、所定のタイミングでセンスアンプ駆動信号ＳＰお
よびＳＮがそれぞれＨレベルおよびＬレベルに駆動さ
れ、センスアンプ２がセンス動作を行なう。このセンス
アンプ２のセンス動作により、共通ビット線ＣＢＬ０お
よび／ＣＢＬ０の電圧レベルが、メモリセルＭＣａの記
憶データに応じてＨレベルまたはＬレベルに設定され
る。
０，／ＣＢＬ０，…に伝達され、その電圧差が大きくな
ると、所定のタイミングでセンスアンプ駆動信号ＳＰお
よびＳＮがそれぞれＨレベルおよびＬレベルに駆動さ
れ、センスアンプ２がセンス動作を行なう。このセンス
アンプ２のセンス動作により、共通ビット線ＣＢＬ０お
よび／ＣＢＬ０の電圧レベルが、メモリセルＭＣａの記
憶データに応じてＨレベルまたはＬレベルに設定され
る。
【００２０】この共通ビット線ＣＢＬ０、/ＣＢＬ０の
電圧が、またビット線ＢＬ０、/ＢＬ０に伝達され、メ
モリセルＭＣａへのデータの再書き込み（リストア）が
行われる。
電圧が、またビット線ＢＬ０、/ＢＬ０に伝達され、メ
モリセルＭＣａへのデータの再書き込み（リストア）が
行われる。
【００２１】この後、外部からの列選択指示にしたがっ
て列選択動作が行なわれ、選択列に対応して配置される
図示しない列選択ゲートが導通し、選択列のメモリセル
に対するデータの書込または読出が行なわれる。
て列選択動作が行なわれ、選択列に対応して配置される
図示しない列選択ゲートが導通し、選択列のメモリセル
に対するデータの書込または読出が行なわれる。
【００２２】
【発明が解決しようとする課題】図２３は、ビット線関
連回路ＢＫの構成を概略的に示す図である。今、図２３
に示すように、ワード線ＷＬとビット線ＢＬの間に、マ
イクロショートＺＲが存在する場合を考える。このよう
なマイクロショートＺＲは、ＤＲＡＭの微細化が進み、
ワード線ＷＬとビット線ＢＬおよび／ＢＬの間の距離が
極めて小さくなると以下の理由等により生じる可能性が
高くなる。すなわち、通常、ワード線ＷＬは、アクセス
トランジスタＭＴのゲートに接続されており、ビット線
ＢＬが、アクセストランジスタＭＴのソース／ドレイン
ノードに接続されている。アクセストランジスタの微細
化に伴い、これらのワード線およびビット線ＢＬ，／Ｂ
Ｌの距離が小さくなり、異物などの混入により短絡（シ
ョート）が生じ易くなる。また、層間絶縁膜の空隙の影
響により、ワード線とビット線との間に短絡電流が流れ
る経路ができやすくなる。
連回路ＢＫの構成を概略的に示す図である。今、図２３
に示すように、ワード線ＷＬとビット線ＢＬの間に、マ
イクロショートＺＲが存在する場合を考える。このよう
なマイクロショートＺＲは、ＤＲＡＭの微細化が進み、
ワード線ＷＬとビット線ＢＬおよび／ＢＬの間の距離が
極めて小さくなると以下の理由等により生じる可能性が
高くなる。すなわち、通常、ワード線ＷＬは、アクセス
トランジスタＭＴのゲートに接続されており、ビット線
ＢＬが、アクセストランジスタＭＴのソース／ドレイン
ノードに接続されている。アクセストランジスタの微細
化に伴い、これらのワード線およびビット線ＢＬ，／Ｂ
Ｌの距離が小さくなり、異物などの混入により短絡（シ
ョート）が生じ易くなる。また、層間絶縁膜の空隙の影
響により、ワード線とビット線との間に短絡電流が流れ
る経路ができやすくなる。
【００２３】このようなマイクロショートＺＲが生じた
場合、このマイクロショートＺＲを介してリーク電流が
常時流れる。
場合、このマイクロショートＺＲを介してリーク電流が
常時流れる。
【００２４】スタンバイ状態時においては、ビット線プ
リチャージ／イコライズ回路１は活性状態にあり、中間
電圧ＶＢＬをビット線ＢＬおよび／ＢＬに伝達する。
今、ビット線プリチャージ／イコライズ回路１の供給電
流が、このマイクロショートＺＲを流れるリーク電流Ｉ
ｌｓよりも大きく、ビット線ＢＬおよび／ＢＬの電圧レ
ベルは、スタンバイ状態時、ほぼ中間電圧ＶＢＬレベル
に維持される場合を考える。
リチャージ／イコライズ回路１は活性状態にあり、中間
電圧ＶＢＬをビット線ＢＬおよび／ＢＬに伝達する。
今、ビット線プリチャージ／イコライズ回路１の供給電
流が、このマイクロショートＺＲを流れるリーク電流Ｉ
ｌｓよりも大きく、ビット線ＢＬおよび／ＢＬの電圧レ
ベルは、スタンバイ状態時、ほぼ中間電圧ＶＢＬレベル
に維持される場合を考える。
【００２５】今、図２４に示すように、メモリセルＭＣ
にＬレベルデータが保持されているいるときに、ワード
線ＷＬが選択状態へ駆動される状態を考える。アレイ活
性化信号ＡＣＴに従って行選択動作が開始される。ま
ず、ビット線プリチャージ／イコライズ回路１が非活性
化され、次いでワード線ＷＬが選択状態へ駆動される。
ビット線ＢＬへ、メモリセルＭＣからのＬレベルデータ
が伝達される一方、ワード線ＷＬがＨレベルへ駆動され
るため、フローティング状態のビット線ＢＬに、選択状
態のワード線ＷＬからリーク電流が流れ、このビット線
ＢＬの電圧レベルが上昇し、ビット線ＢＬのＬレベルの
読出電圧の絶対値が小さくなると、センス動作時におい
て、十分な電圧差をビット線ＢＬおよび／ＢＬに与える
ことができず、センスマージン不良となり、正確なセン
ス動作を行なうことができなくなる。また、このフロー
ティング状態においてマイクロショートを介して選択ワ
ード線からのリーク電流によりビット線ＢＬの電圧レベ
ルがプリチャージ電圧レベルよりも上昇すると、その電
圧レベルによっては、ＬレベルデータがＨレベルデータ
としてセンスされ、データの誤センスが生じる。
にＬレベルデータが保持されているいるときに、ワード
線ＷＬが選択状態へ駆動される状態を考える。アレイ活
性化信号ＡＣＴに従って行選択動作が開始される。ま
ず、ビット線プリチャージ／イコライズ回路１が非活性
化され、次いでワード線ＷＬが選択状態へ駆動される。
ビット線ＢＬへ、メモリセルＭＣからのＬレベルデータ
が伝達される一方、ワード線ＷＬがＨレベルへ駆動され
るため、フローティング状態のビット線ＢＬに、選択状
態のワード線ＷＬからリーク電流が流れ、このビット線
ＢＬの電圧レベルが上昇し、ビット線ＢＬのＬレベルの
読出電圧の絶対値が小さくなると、センス動作時におい
て、十分な電圧差をビット線ＢＬおよび／ＢＬに与える
ことができず、センスマージン不良となり、正確なセン
ス動作を行なうことができなくなる。また、このフロー
ティング状態においてマイクロショートを介して選択ワ
ード線からのリーク電流によりビット線ＢＬの電圧レベ
ルがプリチャージ電圧レベルよりも上昇すると、その電
圧レベルによっては、ＬレベルデータがＨレベルデータ
としてセンスされ、データの誤センスが生じる。
【００２６】また、図２５に示すように、ワード線ＷＬ
が非選択状態にあり、別のワード線ＷＬが選択される場
合において、ビット線ＢＬに接続されるメモリセルがＨ
レベルデータを記憶している場合、このビット線ＢＬに
伝達されるＨレベルデータが、マイクロショートＺＲを
介して放電され、このビット線ＢＬの電圧レベルが低下
し、同様、センスマージン不良が生じ、正確なセンス動
作を行なうことができなくなる。このような不良ビット
線は、図示しないスペアビット線対で置換され、この不
良ビット線の救済が行なわれる。
が非選択状態にあり、別のワード線ＷＬが選択される場
合において、ビット線ＢＬに接続されるメモリセルがＨ
レベルデータを記憶している場合、このビット線ＢＬに
伝達されるＨレベルデータが、マイクロショートＺＲを
介して放電され、このビット線ＢＬの電圧レベルが低下
し、同様、センスマージン不良が生じ、正確なセンス動
作を行なうことができなくなる。このような不良ビット
線は、図示しないスペアビット線対で置換され、この不
良ビット線の救済が行なわれる。
【００２７】しかしながら、この不良ビット線はメモリ
アレイ内において存在するため、スタンバイ状態時にお
いて、このマイクロショートＺＲを介してリーク電流Ｉ
ｌｓが常時流れ、スタンバイ電流が増大する。このよう
なマイクロショートのリーク電流に起因するスタンバイ
電流の増大を防止するため、ビット線対をグループに分
割し、グループ単位で、リンク素子４ａおよび４ｂを選
択的に溶断する。すなわち各グループにおいて不良ビッ
ト線が存在する場合、対応のリンク素子４（４ａまたは
４ｂ）を溶断し、ローカル中間電圧伝達線６（６ａまた
は６ｂ）をメイン中間電圧伝達線５から分離する。これ
により、スタンバイ状態時における消費電流を低減す
る。
アレイ内において存在するため、スタンバイ状態時にお
いて、このマイクロショートＺＲを介してリーク電流Ｉ
ｌｓが常時流れ、スタンバイ電流が増大する。このよう
なマイクロショートのリーク電流に起因するスタンバイ
電流の増大を防止するため、ビット線対をグループに分
割し、グループ単位で、リンク素子４ａおよび４ｂを選
択的に溶断する。すなわち各グループにおいて不良ビッ
ト線が存在する場合、対応のリンク素子４（４ａまたは
４ｂ）を溶断し、ローカル中間電圧伝達線６（６ａまた
は６ｂ）をメイン中間電圧伝達線５から分離する。これ
により、スタンバイ状態時における消費電流を低減す
る。
【００２８】このようなリンク素子４ａおよび４ｂを設
けて、ビット線不良を検出して冗長置換により不良を救
済する場合、マイクロショートＺＲの抵抗値が比較的小
さい場合に限られる。すなわち、テストデータの書込／
読出をメモリセルに対して行なう機能テストを行なっ
て、誤ったデータの読出が行なわれたときに、この不良
を検出することができる。このようなビット線短絡不良
によるスタンバイ電流の増加を防止するための構成は、
たとえば米国特許５６６６３１５号に開示されている。
けて、ビット線不良を検出して冗長置換により不良を救
済する場合、マイクロショートＺＲの抵抗値が比較的小
さい場合に限られる。すなわち、テストデータの書込／
読出をメモリセルに対して行なう機能テストを行なっ
て、誤ったデータの読出が行なわれたときに、この不良
を検出することができる。このようなビット線短絡不良
によるスタンバイ電流の増加を防止するための構成は、
たとえば米国特許５６６６３１５号に開示されている。
【００２９】上述のように、このようなマイクロショー
トＺＲに起因する不良を検出するためには、メモリセル
の機能テストを行なって、正確にデータの書込／読出が
行なわれているか否かを判定する必要がある。したがっ
て、このマイクロショートＺＲの抵抗値が十分大きく、
リーク電流Ｉｌｓの電流レベルが小さく、ビット線の読
出電圧に対して大きな影響を及ぼさない場合、機能テス
トにおいて不良を検出することができないため、このよ
うな高抵抗のマイクロショート（ビット線短絡）ＺＲは
救済することができない。
トＺＲに起因する不良を検出するためには、メモリセル
の機能テストを行なって、正確にデータの書込／読出が
行なわれているか否かを判定する必要がある。したがっ
て、このマイクロショートＺＲの抵抗値が十分大きく、
リーク電流Ｉｌｓの電流レベルが小さく、ビット線の読
出電圧に対して大きな影響を及ぼさない場合、機能テス
トにおいて不良を検出することができないため、このよ
うな高抵抗のマイクロショート（ビット線短絡）ＺＲは
救済することができない。
【００３０】このようなマイクロショートが多数存在す
る場合、合計のスタンバイリーク電流を無視することが
できなくなる。
る場合、合計のスタンバイリーク電流を無視することが
できなくなる。
【００３１】また、携帯機器などのように電池駆動の用
途においては、電池寿命の観点からスタンバイ電流の仕
様値として極めて小さなスタンバイ電流値が要求され
る。したがって、マイクロショートが存在しても正常に
動作するものの、たとえばマイクロアンペア（μＡ）の
オーダの超低スタンバイ電流の仕様値を満たすことがで
きなくなるという問題が生じる。
途においては、電池寿命の観点からスタンバイ電流の仕
様値として極めて小さなスタンバイ電流値が要求され
る。したがって、マイクロショートが存在しても正常に
動作するものの、たとえばマイクロアンペア（μＡ）の
オーダの超低スタンバイ電流の仕様値を満たすことがで
きなくなるという問題が生じる。
【００３２】このような問題は、ビット線−ワード線間
のマイクロショートに限定されず、ビット線と接地線と
の間のマイクロショートが存在する場合においても同様
の問題が生じる。
のマイクロショートに限定されず、ビット線と接地線と
の間のマイクロショートが存在する場合においても同様
の問題が生じる。
【００３３】それゆえ、この発明の目的は、ビット線リ
ーク電流を高精度で検出してビット線不良を救済するこ
とのできる半導体記憶装置を提供することである。
ーク電流を高精度で検出してビット線不良を救済するこ
とのできる半導体記憶装置を提供することである。
【００３４】この発明の他の目的は、スタンバイ電流を
大幅に低減することのできる半導体記憶装置を提供する
ことである。
大幅に低減することのできる半導体記憶装置を提供する
ことである。
【００３５】
【課題を解決するための手段】この発明の１つの観点に
係る半導体記憶装置は、行列状に配列される複数のメモ
リセルと、各列に対応して配置され、各々に対応の列の
メモリセルが接続される複数の列線と、複数の列線に対
応して設けられ、活性化時対応の列線を所定電位に保持
するための複数の列線電位保持回路と、これら複数の列
線電位保持回路に所定電位を供給するための電圧伝達線
と、電圧伝達線と列線保持回路との間に流れる電流を制
限するための電流制限回路と、列線電位保持回路と電圧
伝達線とを分離するための分離回路とを含む。この分離
回路は、列線電位保持回路の所定数ごとに設けられる。
係る半導体記憶装置は、行列状に配列される複数のメモ
リセルと、各列に対応して配置され、各々に対応の列の
メモリセルが接続される複数の列線と、複数の列線に対
応して設けられ、活性化時対応の列線を所定電位に保持
するための複数の列線電位保持回路と、これら複数の列
線電位保持回路に所定電位を供給するための電圧伝達線
と、電圧伝達線と列線保持回路との間に流れる電流を制
限するための電流制限回路と、列線電位保持回路と電圧
伝達線とを分離するための分離回路とを含む。この分離
回路は、列線電位保持回路の所定数ごとに設けられる。
【００３６】電流制限回路は、好ましくは、電圧伝達線
と所定数の列線電位保持回路との間に配置されるトラン
ジスタ素子と、このトランジスタ素子とカレントミラー
回路を構成し、トランジスタ素子に定電流のミラー電流
を流すための定電流回路とを含む。
と所定数の列線電位保持回路との間に配置されるトラン
ジスタ素子と、このトランジスタ素子とカレントミラー
回路を構成し、トランジスタ素子に定電流のミラー電流
を流すための定電流回路とを含む。
【００３７】この定電流回路は、メモリセルが形成され
る半導体チップと同一半導体チップに形成されて、定電
流を供給するための定電流源と、この定電流源に結合さ
れかつトランジスタ素子とカレントミラー回路を構成す
る定電流トランジスタとを含む。
る半導体チップと同一半導体チップに形成されて、定電
流を供給するための定電流源と、この定電流源に結合さ
れかつトランジスタ素子とカレントミラー回路を構成す
る定電流トランジスタとを含む。
【００３８】この定電流源は、その供給電流が変更可能
である。また、好ましくは、さらに、外部からの信号に
従って定電流源の供給電流を設定するための回路が設け
られる。
である。また、好ましくは、さらに、外部からの信号に
従って定電流源の供給電流を設定するための回路が設け
られる。
【００３９】また、これに代えて好ましくは、定電流源
の供給電流を、設定するためのレジスタ回路が設けられ
る。
の供給電流を、設定するためのレジスタ回路が設けられ
る。
【００４０】また、これに代えて、定電流回路は、テス
トモード時、外部の定電流源に結合されるノードと、こ
のノードに結合されかつトランジスタ素子とカレントミ
ラー回路を構成する定電流トランジスタとを含む。
トモード時、外部の定電流源に結合されるノードと、こ
のノードに結合されかつトランジスタ素子とカレントミ
ラー回路を構成する定電流トランジスタとを含む。
【００４１】好ましくは、この定電流トランジスタはミ
ラー比が変更可能である。また、好ましくは、外部から
の電流に従って定電流トランジスタの供給電流を設定す
るための回路が設けられる。
ラー比が変更可能である。また、好ましくは、外部から
の電流に従って定電流トランジスタの供給電流を設定す
るための回路が設けられる。
【００４２】また、これに代えて、好ましくは、定電流
トランジスタの供給電流を設定するためのレジスタ回路
が設けられる。
トランジスタの供給電流を設定するためのレジスタ回路
が設けられる。
【００４３】この発明の別の観点に係る半導体記憶装置
は、行列状に配列される複数のメモリセルと、各列に対
応して配置され、各々に対応の列のメモリセルが接続す
る複数の列線と、各行に対応して配置され、各々に対応
の行のメモリセルが接続する複数の行線と、各列線に結
合され、活性化時対応の列線を所定電位に保持するため
の複数の列線電位保持回路と、メモリセル選択指示に応
答して列線電位保持回路を非活性化し、かつアドレス指
定された行に対応する行線を選択状態へ駆動するための
行系回路と、テストモード指示信号に応答して、行系回
路の列線電位保持回路の非活性化と行線選択までの時間
を変更するためのテストモード回路を含む。
は、行列状に配列される複数のメモリセルと、各列に対
応して配置され、各々に対応の列のメモリセルが接続す
る複数の列線と、各行に対応して配置され、各々に対応
の行のメモリセルが接続する複数の行線と、各列線に結
合され、活性化時対応の列線を所定電位に保持するため
の複数の列線電位保持回路と、メモリセル選択指示に応
答して列線電位保持回路を非活性化し、かつアドレス指
定された行に対応する行線を選択状態へ駆動するための
行系回路と、テストモード指示信号に応答して、行系回
路の列線電位保持回路の非活性化と行線選択までの時間
を変更するためのテストモード回路を含む。
【００４４】好ましくは、この行系回路は、各列に対応
して設けられ、活性化時対応の列線に読出されたメモリ
セルのデータを検知し増幅するためのセンスアンプ回路
と、行線選択後にセンスアンプ回路を活性化するための
センスアンプ制御回路を含む。テストモード回路は、行
線選択開始タイミングを遅らせ、応じてセンスアンプ回
路の活性化タイミングを遅らせる回路を含む。
して設けられ、活性化時対応の列線に読出されたメモリ
セルのデータを検知し増幅するためのセンスアンプ回路
と、行線選択後にセンスアンプ回路を活性化するための
センスアンプ制御回路を含む。テストモード回路は、行
線選択開始タイミングを遅らせ、応じてセンスアンプ回
路の活性化タイミングを遅らせる回路を含む。
【００４５】この発明のさらに他の観点に係る半導体記
憶装置は、行列状に配列される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルが
接続される複数の行線と、各列に対応して配置され、各
々に対応の列のメモリセルが接続する複数の列線と、こ
れら複数の列線に対応して配置され、活性化時対応の列
線を所定電位レベルに保持するための列線電位保持回路
と、テストモード時、これらの列線電位保持回路の保持
電位を所定電位と異なる第１の電圧レベルに設定するた
めの列線電位設定回路と、テストモード時所定数の行線
を第１の電位と異なる第２の電位に設定するための行線
電位設定回路と、メモリセルのデータを読み出すための
回路と含む。
憶装置は、行列状に配列される複数のメモリセルと、各
行に対応して配置され、各々に対応の行のメモリセルが
接続される複数の行線と、各列に対応して配置され、各
々に対応の列のメモリセルが接続する複数の列線と、こ
れら複数の列線に対応して配置され、活性化時対応の列
線を所定電位レベルに保持するための列線電位保持回路
と、テストモード時、これらの列線電位保持回路の保持
電位を所定電位と異なる第１の電圧レベルに設定するた
めの列線電位設定回路と、テストモード時所定数の行線
を第１の電位と異なる第２の電位に設定するための行線
電位設定回路と、メモリセルのデータを読み出すための
回路と含む。
【００４６】複数のメモリセルは、好ましくは、複数の
グループに分割される。列線電位設定回路は、テストモ
ード時グループ単位で列線電位を前記第１の電位に設定
し、行線電位設定回路は、このテストモード時、グルー
プ単位で第１の電位に設定されたグループのワード線を
すべて選択状態へ駆動する。
グループに分割される。列線電位設定回路は、テストモ
ード時グループ単位で列線電位を前記第１の電位に設定
し、行線電位設定回路は、このテストモード時、グルー
プ単位で第１の電位に設定されたグループのワード線を
すべて選択状態へ駆動する。
【００４７】列線電位保持回路の供給電流を制限可能と
することにより、マイクロショートなどの高抵抗の短絡
が列線に存在しても、この高抵抗短絡によるリーク電流
により列線の電位を変化させることができ、これによ
り、列線不良を検出することができる。分離回路により
不良列線の列線電位保持回路を電圧伝達線から分離する
ことにより、スタンバイ状態時におけるリーク電流を低
減することができる。
することにより、マイクロショートなどの高抵抗の短絡
が列線に存在しても、この高抵抗短絡によるリーク電流
により列線の電位を変化させることができ、これによ
り、列線不良を検出することができる。分離回路により
不良列線の列線電位保持回路を電圧伝達線から分離する
ことにより、スタンバイ状態時におけるリーク電流を低
減することができる。
【００４８】また、メモリセル選択サイクル移行後行線
選択開始を遅らせることにより、この列線の電流リーク
経路でのリーク電流により列線の電位変化を大きくする
ことができ、列線不良を検出することができる。
選択開始を遅らせることにより、この列線の電流リーク
経路でのリーク電流により列線の電位変化を大きくする
ことができ、列線不良を検出することができる。
【００４９】また、一旦、列線を強制的に選択行電位と
異なる第１の電位に駆動した後に、複数の行線を選択状
態へ駆動することにより、行線と列線との短絡が存在す
る場合、この列線電位を大きく変化させることができ、
列線不良を検出することができる。
異なる第１の電位に駆動した後に、複数の行線を選択状
態へ駆動することにより、行線と列線との短絡が存在す
る場合、この列線電位を大きく変化させることができ、
列線不良を検出することができる。
【００５０】これらの列線不良検出時において、不良列
を電圧供給源から分離することにより、スタンバイ状態
時の消費電流を低減することができる。
を電圧供給源から分離することにより、スタンバイ状態
時の消費電流を低減することができる。
【００５１】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の要部の構成を
示す図である。この図１に示す構成においては、図２１
に示す従来の半導体記憶装置と異なり、ローカル中間電
圧伝達線６ａとリンク素子４ａの間に、ＰチャネルＭＯ
ＳトランジスタＰＱａが接続され、またローカル中間電
圧伝達線６ｂとリンク素子４ｂの間にＰチャネルＭＯＳ
トランジスタＰＱｂが接続される。
明の実施の形態１に従う半導体記憶装置の要部の構成を
示す図である。この図１に示す構成においては、図２１
に示す従来の半導体記憶装置と異なり、ローカル中間電
圧伝達線６ａとリンク素子４ａの間に、ＰチャネルＭＯ
ＳトランジスタＰＱａが接続され、またローカル中間電
圧伝達線６ｂとリンク素子４ｂの間にＰチャネルＭＯＳ
トランジスタＰＱｂが接続される。
【００５２】これらのＭＯＳトランジスタＰＱａおよび
ＰＱｂの供給電流を制御するために、定電流発生回路が
設けられる。この定電流発生回路は、メイン中間電圧伝
達線５とノードＮＤ０の間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ７および１０と、ノードＮＤ０に
結合される定電流源８と、テストモード指示信号／ＴＭ
Ｅの非活性化時ノードＮＤ０を接地ノードに結合するＮ
チャネルＭＯＳトランジスタ１１を含む。
ＰＱｂの供給電流を制御するために、定電流発生回路が
設けられる。この定電流発生回路は、メイン中間電圧伝
達線５とノードＮＤ０の間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ７および１０と、ノードＮＤ０に
結合される定電流源８と、テストモード指示信号／ＴＭ
Ｅの非活性化時ノードＮＤ０を接地ノードに結合するＮ
チャネルＭＯＳトランジスタ１１を含む。
【００５３】ＰチャネルＭＯＳトランジスタ１０は、そ
のゲートにテストモード指示信号／ＴＭＥを受け、テス
トモード指示信号／ＴＭＥの活性化時（Ｌレベルの
時）、オン状態となり、ＭＯＳトランジスタ７をメイン
中間電圧伝達線５に結合する。
のゲートにテストモード指示信号／ＴＭＥを受け、テス
トモード指示信号／ＴＭＥの活性化時（Ｌレベルの
時）、オン状態となり、ＭＯＳトランジスタ７をメイン
中間電圧伝達線５に結合する。
【００５４】ＭＯＳトランジスタ７は、ＭＯＳトランジ
スタＰＱａおよびＰＱｂとカレントミラー回路を構成
し、定電流源８の放電する電流のミラー電流を、ＭＯＳ
トランジスタＰＱａおよびＰＱｂに生じさせる。
スタＰＱａおよびＰＱｂとカレントミラー回路を構成
し、定電流源８の放電する電流のミラー電流を、ＭＯＳ
トランジスタＰＱａおよびＰＱｂに生じさせる。
【００５５】ＭＯＳトランジスタ１１は、テストモード
指示信号／ＴＭＥの非活性時導通し、定電流源８を短絡
して、ノードＮＤ０を接地ノードに結合する。
指示信号／ＴＭＥの非活性時導通し、定電流源８を短絡
して、ノードＮＤ０を接地ノードに結合する。
【００５６】定電流源８は、その供給電流が変更可能で
あり、マイクロショートが放電する電流を設定する。
あり、マイクロショートが放電する電流を設定する。
【００５７】ＭＯＳトランジスタＰＱａおよびＰＱｂ
は、それぞれのゲートがノードＮＤ０に接続される。他
の構成は図２１に示す従来の半導体記憶装置の構成と同
じであり、対応する部分には同一参照番号を付し、それ
らの詳細説明は省略する。次に、この図１に示す半導体
記憶装置の動作を、図２に示す信号波形図を参照して説
明する。
は、それぞれのゲートがノードＮＤ０に接続される。他
の構成は図２１に示す従来の半導体記憶装置の構成と同
じであり、対応する部分には同一参照番号を付し、それ
らの詳細説明は省略する。次に、この図１に示す半導体
記憶装置の動作を、図２に示す信号波形図を参照して説
明する。
【００５８】メモリセル選択動作が行なわれるメモリセ
ル選択サイクル時においては、アレイ活性化信号ＡＣＴ
はＨレベルの活性状態にあり、またワード線駆動タイミ
ング信号ＷＬＸがＨレベルの活性状態にある。アドレス
指定されたワード線ＷＬに対し、このワード線駆動信号
ＷＬＸが伝達される。ビット線ＢＬおよび／ＢＬは、そ
れぞれ選択メモリセルデータに応じてＨレベルおよびＬ
レベルに駆動される。
ル選択サイクル時においては、アレイ活性化信号ＡＣＴ
はＨレベルの活性状態にあり、またワード線駆動タイミ
ング信号ＷＬＸがＨレベルの活性状態にある。アドレス
指定されたワード線ＷＬに対し、このワード線駆動信号
ＷＬＸが伝達される。ビット線ＢＬおよび／ＢＬは、そ
れぞれ選択メモリセルデータに応じてＨレベルおよびＬ
レベルに駆動される。
【００５９】メモリセル選択サイクルが完了すると、ア
レイ活性化信号ＡＣＴが非活性化され、ワード線駆動タ
イミング信号ＷＬＸがＬレベルとなり、選択ワード線Ｗ
Ｌが非選択状態となる。
レイ活性化信号ＡＣＴが非活性化され、ワード線駆動タ
イミング信号ＷＬＸがＬレベルとなり、選択ワード線Ｗ
Ｌが非選択状態となる。
【００６０】ビット線プリチャージ／イコライズ回路１
が、アレイ活性化信号ＡＣＴの非活性化に応答して活性
化される（ビット線プリチャージ／イコライズ指示信号
ＢＬＥＱが活性化される）。応じて、センスアンプ２に
よりＨレベルおよびＬレベルに保持されていたビット線
ＢＬおよび／ＢＬの電圧レベルが、一旦、中間電圧Ｖｃ
ｃ／２の電圧レベルに駆動される。
が、アレイ活性化信号ＡＣＴの非活性化に応答して活性
化される（ビット線プリチャージ／イコライズ指示信号
ＢＬＥＱが活性化される）。応じて、センスアンプ２に
よりＨレベルおよびＬレベルに保持されていたビット線
ＢＬおよび／ＢＬの電圧レベルが、一旦、中間電圧Ｖｃ
ｃ／２の電圧レベルに駆動される。
【００６１】定電流源８の駆動電流を小さくした場合、
ローカル中間電圧伝達線６ａおよび６ｂそれぞれに供給
される電流量も応じて小さくなる。今、仮に、図１に示
すように、ビット線ＢＬ０とワード線ＷＬ０の間にマイ
クロショートＭＺが存在した場合を考える。このマイク
ロショートＭＺにより、ビット線ＢＬ０がワード線ＷＬ
０に結合される。スタンバイ状態時においては、ワード
線ＷＬ０はＬレベル（通常接地電圧レベル）であり、こ
のビット線プリチャージ／イコライズ回路１からのビッ
ト線ＢＬ０に供給される電流が、マイクロショートＭＺ
を介してＬレベルのワード線ＷＬ０へ放電される。この
とき、ビット線プリチャージ／イコライズ回路１の供給
電流は、定電流源８により十分小さくされているため、
ビット線ＢＬ０の電圧レベルが低下する。ビット線プリ
チャージ／イコライズ回路１により、また応じて補のビ
ット線／ＢＬ０の電圧レベルも低下する。したがって、
このマイクロショートＭＺの抵抗値が十分高い場合であ
っても、このビット線−ワード線のマイクロショートＭ
Ｚにより、ビット線プリチャージ／イコライズ電圧レベ
ルを、十分低下させることができる。
ローカル中間電圧伝達線６ａおよび６ｂそれぞれに供給
される電流量も応じて小さくなる。今、仮に、図１に示
すように、ビット線ＢＬ０とワード線ＷＬ０の間にマイ
クロショートＭＺが存在した場合を考える。このマイク
ロショートＭＺにより、ビット線ＢＬ０がワード線ＷＬ
０に結合される。スタンバイ状態時においては、ワード
線ＷＬ０はＬレベル（通常接地電圧レベル）であり、こ
のビット線プリチャージ／イコライズ回路１からのビッ
ト線ＢＬ０に供給される電流が、マイクロショートＭＺ
を介してＬレベルのワード線ＷＬ０へ放電される。この
とき、ビット線プリチャージ／イコライズ回路１の供給
電流は、定電流源８により十分小さくされているため、
ビット線ＢＬ０の電圧レベルが低下する。ビット線プリ
チャージ／イコライズ回路１により、また応じて補のビ
ット線／ＢＬ０の電圧レベルも低下する。したがって、
このマイクロショートＭＺの抵抗値が十分高い場合であ
っても、このビット線−ワード線のマイクロショートＭ
Ｚにより、ビット線プリチャージ／イコライズ電圧レベ
ルを、十分低下させることができる。
【００６２】次のメモリセル選択サイクルが始まると、
アレイ活性化信号ＡＣＴが活性化され、応じてビット線
プリチャージ／イコライズ回路ＢＬＥＱがＬレベルとな
り、ビット線プリチャージ／イコライズ回路１が非活性
化される。この状態においては、ビット線ＢＬおよび／
ＢＬ（ＢＬ０，／ＢＬ０）が、プリチャージ電圧レベル
に保持される。ビット線ＢＬ０は、マイクロショートＭ
Ｚを介してワード線ＷＬ０に接続されている。しかしな
がら、このマイクロショートＭＺの抵抗値は、十分高い
ため、この状態において、ビット線ＢＬ（ＢＬ０）の電
位低下量は小さい。他方のビット線／ＢＬは、マイクロ
ショートが存在しないため、フローティング状態であ
り、プリチャージ電圧レベルを維持する。
アレイ活性化信号ＡＣＴが活性化され、応じてビット線
プリチャージ／イコライズ回路ＢＬＥＱがＬレベルとな
り、ビット線プリチャージ／イコライズ回路１が非活性
化される。この状態においては、ビット線ＢＬおよび／
ＢＬ（ＢＬ０，／ＢＬ０）が、プリチャージ電圧レベル
に保持される。ビット線ＢＬ０は、マイクロショートＭ
Ｚを介してワード線ＷＬ０に接続されている。しかしな
がら、このマイクロショートＭＺの抵抗値は、十分高い
ため、この状態において、ビット線ＢＬ（ＢＬ０）の電
位低下量は小さい。他方のビット線／ＢＬは、マイクロ
ショートが存在しないため、フローティング状態であ
り、プリチャージ電圧レベルを維持する。
【００６３】このアレイ活性化信号ＡＣＴの活性化に従
って、再び、ワード線駆動信号ＷＬＸがＨレベルへ駆動
され、このアドレス指定されたワード線に接続されるメ
モリセルのデータが対応のビット線ＢＬまたは／ＢＬに
伝達される。この後、センスアンプ駆動信号ＳＰおよび
ＳＮが活性化される。しかしながら、ビット線ＢＬおよ
び／ＢＬ（共通ビット線ＣＢＬ０および／ＣＢＬ０）の
電圧レベルは、例えば、図２に示すようにビット線ＢＬ
にＨレベルデータが読み出されても、中間電圧Ｖｃｃ／
２の電圧レベルよりも低く、中間電圧ＶＢＬに許容され
る電圧よりも低くなっており、正確にセンス動作を行な
うためにプリチャージ電圧ＶＢＬに要求されるＶＢＬマ
ージンΔＶｂｌが、ほとんど存在しない。
って、再び、ワード線駆動信号ＷＬＸがＨレベルへ駆動
され、このアドレス指定されたワード線に接続されるメ
モリセルのデータが対応のビット線ＢＬまたは／ＢＬに
伝達される。この後、センスアンプ駆動信号ＳＰおよび
ＳＮが活性化される。しかしながら、ビット線ＢＬおよ
び／ＢＬ（共通ビット線ＣＢＬ０および／ＣＢＬ０）の
電圧レベルは、例えば、図２に示すようにビット線ＢＬ
にＨレベルデータが読み出されても、中間電圧Ｖｃｃ／
２の電圧レベルよりも低く、中間電圧ＶＢＬに許容され
る電圧よりも低くなっており、正確にセンス動作を行な
うためにプリチャージ電圧ＶＢＬに要求されるＶＢＬマ
ージンΔＶｂｌが、ほとんど存在しない。
【００６４】この場合、センスアンプ２において、Ｎチ
ャネルＭＯＳトランジスタＮ１およびＮ２は、センスア
ンプ駆動信号ＳＮが接地電圧レベルへ駆動されても、共
通ビット線ＣＢＬ，／ＣＢＬ（ＣＢＬ０，／ＣＢＬ０）
の電圧レベルがしきい値電圧レベルと同程度またはそれ
以下であり、このＮセンスアンプは活性化されないかま
たは不正確なセンス動作を行なう。したがって、次いで
センスアンプ駆動信号ＳＰが活性化されても、Ｐセンス
アンプ（ＭＯＳトランジスタＰ１およびＰ２）が正確な
リストア動作を行なうことができない。この結果、セン
ス誤動作が生じ、微小リーク電流のビット線不良（ビッ
ト線短絡）を、機能テストを行なう事により検出するこ
とができる。
ャネルＭＯＳトランジスタＮ１およびＮ２は、センスア
ンプ駆動信号ＳＮが接地電圧レベルへ駆動されても、共
通ビット線ＣＢＬ，／ＣＢＬ（ＣＢＬ０，／ＣＢＬ０）
の電圧レベルがしきい値電圧レベルと同程度またはそれ
以下であり、このＮセンスアンプは活性化されないかま
たは不正確なセンス動作を行なう。したがって、次いで
センスアンプ駆動信号ＳＰが活性化されても、Ｐセンス
アンプ（ＭＯＳトランジスタＰ１およびＰ２）が正確な
リストア動作を行なうことができない。この結果、セン
ス誤動作が生じ、微小リーク電流のビット線不良（ビッ
ト線短絡）を、機能テストを行なう事により検出するこ
とができる。
【００６５】このマイクロショートＭＺによるビット線
プリチャージ電圧の低下は、ビット線プリチャージ／イ
コライズ回路１によりビット線ＢＬ０および／ＢＬ０に
おいて共に生じる。このとき、また、ＭＯＳトランジス
タＰＱａにより、ビット線関連回路ＢＫ０−ＢＫｍに対
し共通に、ビット線プリチャージ電流が供給されている
ため、これらのビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／
ＢＬｍにおいて、センス誤動作が生じることになる。
プリチャージ電圧の低下は、ビット線プリチャージ／イ
コライズ回路１によりビット線ＢＬ０および／ＢＬ０に
おいて共に生じる。このとき、また、ＭＯＳトランジス
タＰＱａにより、ビット線関連回路ＢＫ０−ＢＫｍに対
し共通に、ビット線プリチャージ電流が供給されている
ため、これらのビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／
ＢＬｍにおいて、センス誤動作が生じることになる。
【００６６】したがって、メモリセルに対しデータの書
込／読出を行なって読出データと書込データの論理レベ
ルの一致／不一致等を観察することにより、この高抵抗
のマイクロショートＭＺの存在を検出することができ
る。
込／読出を行なって読出データと書込データの論理レベ
ルの一致／不一致等を観察することにより、この高抵抗
のマイクロショートＭＺの存在を検出することができ
る。
【００６７】このテスト完了後、リンク素子４ａを、ウ
ェハレベルでの最終工程のレーザトリミング工程で溶断
することにより、ローカル中間電圧伝達線６ａをメイン
中間電圧伝達線５と切離すことにより、このマイクロシ
ョートＭＺには電流供給源は存在せず、スタンバイ時に
おける消費電流を低減することができる。
ェハレベルでの最終工程のレーザトリミング工程で溶断
することにより、ローカル中間電圧伝達線６ａをメイン
中間電圧伝達線５と切離すことにより、このマイクロシ
ョートＭＺには電流供給源は存在せず、スタンバイ時に
おける消費電流を低減することができる。
【００６８】なお、ビット線対群ＢＬ０，／ＢＬ０−Ｂ
Ｌｍ，／ＢＬｍは、図示しないスペアビット線対により
置換される。
Ｌｍ，／ＢＬｍは、図示しないスペアビット線対により
置換される。
【００６９】上述のように、マイクロショートＭＺのリ
ーク電流量が、極めて小さい場合においても、定電流源
８の駆動電流量を調整することにより、微小リーク電流
を検出することができ、マイクロショート不良を救済し
て、超低スタンバイ電流の半導体記憶装置を実現するこ
とができる。
ーク電流量が、極めて小さい場合においても、定電流源
８の駆動電流量を調整することにより、微小リーク電流
を検出することができ、マイクロショート不良を救済し
て、超低スタンバイ電流の半導体記憶装置を実現するこ
とができる。
【００７０】なお、テストモード時において、テストモ
ード指示信号／ＴＭＥがＬレベルの活性状態とされ、Ｍ
ＯＳトランジスタ７および１０が、メイン中間電圧伝達
線５から定電流源８へ電流を引き抜く。このテストモー
ド時には、ＭＯＳトランジスタ１１は、オフ状態であ
り、この定電流源８によるノードＮＤ０の放電動作は影
響されず、正確に、定電流源８により設定された駆動電
流に応じたミラー電流が、ＭＯＳトランジスタＰＱａお
よびＰＱｂに生じる。
ード指示信号／ＴＭＥがＬレベルの活性状態とされ、Ｍ
ＯＳトランジスタ７および１０が、メイン中間電圧伝達
線５から定電流源８へ電流を引き抜く。このテストモー
ド時には、ＭＯＳトランジスタ１１は、オフ状態であ
り、この定電流源８によるノードＮＤ０の放電動作は影
響されず、正確に、定電流源８により設定された駆動電
流に応じたミラー電流が、ＭＯＳトランジスタＰＱａお
よびＰＱｂに生じる。
【００７１】一方、このビット線プリチャージ電流を制
限するモード以外の通常動作モード時においては、テス
トモード指示信号／ＴＭＥはＨレベルの非活性状態であ
り、ＭＯＳトランジスタ１０がオフ状態、ＭＯＳトラン
ジスタ１１がオン状態となる。したがって、ノードＮＤ
０が接地電圧レベルとなり、応じてＭＯＳトランジスタ
ＰＱａおよびＰＱｂのゲートの電圧レベルが接地電圧レ
ベルのＬレベルとなり、これらのＭＯＳトランジスタＰ
ＱａおよびＰＱｂは、それぞれのサイズ（チャネル幅と
チャネル長の比）に応じた電流を対応のローカル中間電
圧伝達線６ａおよび６ｂに伝達する（ただし、対応のリ
ンク素子が非溶断状態の場合）。この状態においては、
定電流源８は、接地電圧レベルのノード間に接続される
ため、非活性化される。
限するモード以外の通常動作モード時においては、テス
トモード指示信号／ＴＭＥはＨレベルの非活性状態であ
り、ＭＯＳトランジスタ１０がオフ状態、ＭＯＳトラン
ジスタ１１がオン状態となる。したがって、ノードＮＤ
０が接地電圧レベルとなり、応じてＭＯＳトランジスタ
ＰＱａおよびＰＱｂのゲートの電圧レベルが接地電圧レ
ベルのＬレベルとなり、これらのＭＯＳトランジスタＰ
ＱａおよびＰＱｂは、それぞれのサイズ（チャネル幅と
チャネル長の比）に応じた電流を対応のローカル中間電
圧伝達線６ａおよび６ｂに伝達する（ただし、対応のリ
ンク素子が非溶断状態の場合）。この状態においては、
定電流源８は、接地電圧レベルのノード間に接続される
ため、非活性化される。
【００７２】図３は、図１に示す定電流源８の構成の一
例を示す図である。図３において、定電流源８は、電源
ノードとノードＮＤ１の間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ１６および抵抗素子２３と、これ
らと並列に電源ノードとノードＮＤ１の間に直列に接続
されるＰチャネルＭＯＳトランジスタ１７および抵抗素
子２４を含む。ＭＯＳトランジスタ１６および１７のゲ
ートへは、それぞれ電流量調整信号ＡおよびＢが与えら
れる。これらのＭＯＳトランジスタ１６および１７のバ
ックゲートは電源ノードに接続される。抵抗素子２３お
よび２４は、それぞれ、抵抗値Ｒ１およびＲ２を有す
る。
例を示す図である。図３において、定電流源８は、電源
ノードとノードＮＤ１の間に直列に接続されるＰチャネ
ルＭＯＳトランジスタ１６および抵抗素子２３と、これ
らと並列に電源ノードとノードＮＤ１の間に直列に接続
されるＰチャネルＭＯＳトランジスタ１７および抵抗素
子２４を含む。ＭＯＳトランジスタ１６および１７のゲ
ートへは、それぞれ電流量調整信号ＡおよびＢが与えら
れる。これらのＭＯＳトランジスタ１６および１７のバ
ックゲートは電源ノードに接続される。抵抗素子２３お
よび２４は、それぞれ、抵抗値Ｒ１およびＲ２を有す
る。
【００７３】定電流源８は、さらに、電源ノードとノー
ドＮＤ２の間に接続されかつそのゲートがノードＮＤ１
に接続されるＰチャネルＭＯＳトランジスタ１８と、ノ
ードＮＤ１とノードＮＤ３の間に接続されかつそのゲー
トがノードＮＤ２に接続されるＰチャネルＭＯＳトラン
ジスタ１９と、ノードＮＤ２と接地ノードの間に接続さ
れかつそのゲートが電源ノードに接続されるＮチャネル
ＭＯＳトランジスタ２０と、ノードＮＤ３と接地ノード
と間に接続されかつそのゲートがノードＮＤ３に接続さ
れるＮチャネルＭＯＳトランジスタ２１と、ＭＯＳトラ
ンジスタ７と接地ノードの間に接続されかつそのゲート
がノードＮＤ３に接続されるＮチャネルＭＯＳトランジ
スタ２２を含む。
ドＮＤ２の間に接続されかつそのゲートがノードＮＤ１
に接続されるＰチャネルＭＯＳトランジスタ１８と、ノ
ードＮＤ１とノードＮＤ３の間に接続されかつそのゲー
トがノードＮＤ２に接続されるＰチャネルＭＯＳトラン
ジスタ１９と、ノードＮＤ２と接地ノードの間に接続さ
れかつそのゲートが電源ノードに接続されるＮチャネル
ＭＯＳトランジスタ２０と、ノードＮＤ３と接地ノード
と間に接続されかつそのゲートがノードＮＤ３に接続さ
れるＮチャネルＭＯＳトランジスタ２１と、ＭＯＳトラ
ンジスタ７と接地ノードの間に接続されかつそのゲート
がノードＮＤ３に接続されるＮチャネルＭＯＳトランジ
スタ２２を含む。
【００７４】ＭＯＳトランジスタ２１および２２が、カ
レントミラー回路を構成し、このＭＯＳトランジスタ２
１を介して流れる電流のミラー電流が、ＭＯＳトランジ
スタ２２および７に流れる。
レントミラー回路を構成し、このＭＯＳトランジスタ２
１を介して流れる電流のミラー電流が、ＭＯＳトランジ
スタ２２および７に流れる。
【００７５】ＭＯＳトランジスタ２０は、その等価チャ
ネル抵抗が、ＭＯＳトランジスタ１８の等価チャネル抵
抗よりも十分大きくされる（ＭＯＳトランジスタ２０の
駆動電流量は、ＭＯＳトランジスタ１８の駆動電流量よ
りも十分小さくされる）。
ネル抵抗が、ＭＯＳトランジスタ１８の等価チャネル抵
抗よりも十分大きくされる（ＭＯＳトランジスタ２０の
駆動電流量は、ＭＯＳトランジスタ１８の駆動電流量よ
りも十分小さくされる）。
【００７６】この場合、ＭＯＳトランジスタ１８は、そ
のソース−ゲート間電圧が、そのしきい値電圧の絶対値
Ｖｔｈｐに等しくなる。ＭＯＳトランジスタ１９は、ノ
ードＮＤ２の電位に従ってノードＮＤ１からノードＮＤ
３へ流れる電流量を調整してノードＮＤ１の電圧レベル
を調整し、応じてこのＭＯＳトランジスタ１８および１
９を介して流れる電流を一定に保持する。
のソース−ゲート間電圧が、そのしきい値電圧の絶対値
Ｖｔｈｐに等しくなる。ＭＯＳトランジスタ１９は、ノ
ードＮＤ２の電位に従ってノードＮＤ１からノードＮＤ
３へ流れる電流量を調整してノードＮＤ１の電圧レベル
を調整し、応じてこのＭＯＳトランジスタ１８および１
９を介して流れる電流を一定に保持する。
【００７７】今、電流調整信号ＡおよびＢが、ともにＬ
レベルに設定された場合、ＭＯＳトランジスタ１６およ
び１７がともにオン状態となり、抵抗素子２３および２
４がともに電源ノードに接続される。この場合、ノード
ＮＤ１と電源ノードの間に抵抗素子２３および２４が並
列に接続され、ノードＮＤ１と電源ノードとの間の抵抗
値はＲ１／／Ｒ２となる。ここで、Ｒ１／／Ｒ２は、抵
抗素子２３および２４の合成抵抗を示す。したがって、
このＭＯＳトランジスタ１９を介して流れる電流は、Ｖ
ｔｈｐ／（Ｒ１／／Ｒ２）となる。
レベルに設定された場合、ＭＯＳトランジスタ１６およ
び１７がともにオン状態となり、抵抗素子２３および２
４がともに電源ノードに接続される。この場合、ノード
ＮＤ１と電源ノードの間に抵抗素子２３および２４が並
列に接続され、ノードＮＤ１と電源ノードとの間の抵抗
値はＲ１／／Ｒ２となる。ここで、Ｒ１／／Ｒ２は、抵
抗素子２３および２４の合成抵抗を示す。したがって、
このＭＯＳトランジスタ１９を介して流れる電流は、Ｖ
ｔｈｐ／（Ｒ１／／Ｒ２）となる。
【００７８】電流量調整信号ＡをＬレベル、電流量調整
信号ＢをＨレベルに設定した場合、抵抗素子２３が電源
ノードに結合され、ＭＯＳトランジスタ１９にＶｔｈｐ
／Ｒ１の電流が流れる。電流量調整信号ＡをＨレベル、
電流量調整信号ＢをＬレベルに設定した場合には、ＭＯ
Ｓトランジスタ１９に、Ｖｔｈｐ／Ｒ２の電流が流れ
る。
信号ＢをＨレベルに設定した場合、抵抗素子２３が電源
ノードに結合され、ＭＯＳトランジスタ１９にＶｔｈｐ
／Ｒ１の電流が流れる。電流量調整信号ＡをＨレベル、
電流量調整信号ＢをＬレベルに設定した場合には、ＭＯ
Ｓトランジスタ１９に、Ｖｔｈｐ／Ｒ２の電流が流れ
る。
【００７９】このＭＯＳトランジスタ１９を介して流れ
る定電流が、ＭＯＳトランジスタ２１に流れる。この定
電流のミラー電流がＭＯＳトランジスタ２２および７を
介して流れることになり、電流量調整信号ＡおよびＢの
電圧レベルより、この定電流源８の駆動電流量を調整す
ることができる。この定電流源８が駆動する電流のレベ
ルが、ビット線リーク電流の検出レベルを決定してい
る。
る定電流が、ＭＯＳトランジスタ２１に流れる。この定
電流のミラー電流がＭＯＳトランジスタ２２および７を
介して流れることになり、電流量調整信号ＡおよびＢの
電圧レベルより、この定電流源８の駆動電流量を調整す
ることができる。この定電流源８が駆動する電流のレベ
ルが、ビット線リーク電流の検出レベルを決定してい
る。
【００８０】したがって、この定電流源の電流量をチッ
プごとに設定して、チップの実力に応じた検出リークレ
ベルを設定することができ、スタンバイ電流の仕様値の
違いに応じた製品選別を行なうことができる。
プごとに設定して、チップの実力に応じた検出リークレ
ベルを設定することができ、スタンバイ電流の仕様値の
違いに応じた製品選別を行なうことができる。
【００８１】なお、この定電流源８において、抵抗素子
２３および２４が直列に接続され、これらの抵抗素子２
３および２４と並列にＭＯＳトランジスタ１６および１
７を接続する構成が用いられてもよい。この構成におい
ては、電流量調整信号ＡおよびＢに応じて抵抗素子２３
および２４を選択的に短絡状態に設定することができ、
同様、この定電流源８の駆動電流量を変更することがで
きる。
２３および２４が直列に接続され、これらの抵抗素子２
３および２４と並列にＭＯＳトランジスタ１６および１
７を接続する構成が用いられてもよい。この構成におい
ては、電流量調整信号ＡおよびＢに応じて抵抗素子２３
および２４を選択的に短絡状態に設定することができ、
同様、この定電流源８の駆動電流量を変更することがで
きる。
【００８２】たとえば、抵抗素子２３および２４が直列
に、電源ノードとノードＮＤ１の間に接続される場合に
は、ＭＯＳトランジスタ１９および２１には、電流Ｖｔ
ｈｐ／（Ｒ１＋Ｒ２）の電流が流れる。
に、電源ノードとノードＮＤ１の間に接続される場合に
は、ＭＯＳトランジスタ１９および２１には、電流Ｖｔ
ｈｐ／（Ｒ１＋Ｒ２）の電流が流れる。
【００８３】図４は、電流量調整信号を発生する部分の
構成を概略的に示す図である。図４において、パッドＰ
Ｄ１およびＰＤ２に、外部に設けられたテスタ（測定装
置）からの電流量調整信号ＡおよびＢが与えられる。こ
れらのパッドＰＤ１およびＰＤ２は、それぞれ定電流源
８に結合される。リーク電流検出テストは、図１に示す
リンク素子４ａ、４ｂを溶断する前に行なわれるため、
ウェハレベルでテストが行なわれる。したがって、適当
な空きパッドが存在すれば、これらの空きパッドを、電
流量調整信号ＡおよびＢを供給するためのパッドＰＤ１
およびＰＤ２として利用することができる。パッドＰＤ
１およびＰＤ２を介して外部から電流量調整信号Ａおよ
びＢを供給することにより、容易に、テストシーケンス
に応じて、ビット線リーク電流量を設定することができ
る。
構成を概略的に示す図である。図４において、パッドＰ
Ｄ１およびＰＤ２に、外部に設けられたテスタ（測定装
置）からの電流量調整信号ＡおよびＢが与えられる。こ
れらのパッドＰＤ１およびＰＤ２は、それぞれ定電流源
８に結合される。リーク電流検出テストは、図１に示す
リンク素子４ａ、４ｂを溶断する前に行なわれるため、
ウェハレベルでテストが行なわれる。したがって、適当
な空きパッドが存在すれば、これらの空きパッドを、電
流量調整信号ＡおよびＢを供給するためのパッドＰＤ１
およびＰＤ２として利用することができる。パッドＰＤ
１およびＰＤ２を介して外部から電流量調整信号Ａおよ
びＢを供給することにより、容易に、テストシーケンス
に応じて、ビット線リーク電流量を設定することができ
る。
【００８４】図５は、電流量調整信号を発生する部分の
他の構成を概略的に示す図である。図５において、電流
量調整信号発生部は、外部からのコマンドＣＭＤに従っ
てレジスタセットモード制御信号を生成する制御回路２
５と、制御回路２５の制御の下に、特定のパッド２７を
介して与えられる設定信号Ｓｉを格納して、電流量調整
信号ＡおよびＢを生成するレジスタ回路２９を含む。こ
の制御回路２５は動作モードを指令するコマンドＣＭＤ
をデコードし、そのデコード結果に従って指定された動
作を実現するための動作制御信号を生成する。たとえば
レジスタセットコマンドが与えられると、この制御回路
２５の制御の下に、レジスタ回路２９が特定のパッド２
７に結合され、この特定のパッド２７に与えられた信号
を取込み、取込んだ信号に従って電流量調整信号Ａおよ
びＢを生成する。
他の構成を概略的に示す図である。図５において、電流
量調整信号発生部は、外部からのコマンドＣＭＤに従っ
てレジスタセットモード制御信号を生成する制御回路２
５と、制御回路２５の制御の下に、特定のパッド２７を
介して与えられる設定信号Ｓｉを格納して、電流量調整
信号ＡおよびＢを生成するレジスタ回路２９を含む。こ
の制御回路２５は動作モードを指令するコマンドＣＭＤ
をデコードし、そのデコード結果に従って指定された動
作を実現するための動作制御信号を生成する。たとえば
レジスタセットコマンドが与えられると、この制御回路
２５の制御の下に、レジスタ回路２９が特定のパッド２
７に結合され、この特定のパッド２７に与えられた信号
を取込み、取込んだ信号に従って電流量調整信号Ａおよ
びＢを生成する。
【００８５】この特定のパッド２７は、機能テストモー
ド時に、特定のアドレス信号などを受けてもよい。レジ
スタ回路２９は、シフトレジスタ回路であってもよく、
また、通常、混載ＤＲＡＭなどにおいて動作モードを設
定するために設けられるコマンドレジスタ回路であって
もよい。
ド時に、特定のアドレス信号などを受けてもよい。レジ
スタ回路２９は、シフトレジスタ回路であってもよく、
また、通常、混載ＤＲＡＭなどにおいて動作モードを設
定するために設けられるコマンドレジスタ回路であって
もよい。
【００８６】このレジスタ回路２９を利用する構成の場
合、電流量調整信号ＡおよびＢを設定するためのセット
コマンドを与え、このセットコマンド印加時に使用され
ないパッドを用いて、電流量調整信号をレジスタ回路２
９に設定することができる。テスト動作時においては、
このレジスタ回路２９をパッド２７から切離すことによ
り、このパッド２７を、たとえばアドレス信号を受ける
パッドとして利用することができる。したがって、テス
ト専用の特別のパッドを設ける必要がなく、チップ占有
面積を増大させることなく電流量調整信号ＡおよびＢを
生成することができる。
合、電流量調整信号ＡおよびＢを設定するためのセット
コマンドを与え、このセットコマンド印加時に使用され
ないパッドを用いて、電流量調整信号をレジスタ回路２
９に設定することができる。テスト動作時においては、
このレジスタ回路２９をパッド２７から切離すことによ
り、このパッド２７を、たとえばアドレス信号を受ける
パッドとして利用することができる。したがって、テス
ト専用の特別のパッドを設ける必要がなく、チップ占有
面積を増大させることなく電流量調整信号ＡおよびＢを
生成することができる。
【００８７】また、この場合には、コマンドＣＭＤを利
用して、電流量調整信号ＡおよびＢを生成しているた
め、制御回路２５の制御の下に、先の図１に示すテスト
モード指示信号／ＴＭＥの活性／非活性が制御される場
合、半導体記憶装置のパッケージ実装後においても、リ
ーク電流のテストを行なうことができる（パッド２７は
外部からの信号を受けるようにされるため）。
用して、電流量調整信号ＡおよびＢを生成しているた
め、制御回路２５の制御の下に、先の図１に示すテスト
モード指示信号／ＴＭＥの活性／非活性が制御される場
合、半導体記憶装置のパッケージ実装後においても、リ
ーク電流のテストを行なうことができる（パッド２７は
外部からの信号を受けるようにされるため）。
【００８８】なお、この定電流源８は、駆動電流量は、
マイクロショートのリーク電流以下の電流であればよい
（ＭＺを短絡抵抗として、ＶＢＬ／ＭＺよりも小さい電
流量）。テスト動作モード時には高速動作は要求されな
いため、ビット線プリチャージ電位がこのリーク電流に
より緩やかに低下しても、スタンバイサイクル期間を長
くすることにより、十分ビット線電位を低下させること
ができ、正確に、ビット線リーク電流を検出することが
できる。
マイクロショートのリーク電流以下の電流であればよい
（ＭＺを短絡抵抗として、ＶＢＬ／ＭＺよりも小さい電
流量）。テスト動作モード時には高速動作は要求されな
いため、ビット線プリチャージ電位がこのリーク電流に
より緩やかに低下しても、スタンバイサイクル期間を長
くすることにより、十分ビット線電位を低下させること
ができ、正確に、ビット線リーク電流を検出することが
できる。
【００８９】以上のように、この発明の実施の形態１に
従えば、ビット線のプリチャージ電流を制限可能として
おり、このビット線リーク電流が微小であっても、確実
に、ビット線のプリチャージ電位を低下させることがで
き、ビット線不良を容易に検出することができる。また
このビット線不良を図示しないスペアビット線対で置換
救済し、対応のビット線をプリチャージ電圧伝達線から
切離すことにより、スタンバイサイクル時の消費電流を
低減することができ、超低スタンバイ電流の半導体記憶
装置を実現することができる。
従えば、ビット線のプリチャージ電流を制限可能として
おり、このビット線リーク電流が微小であっても、確実
に、ビット線のプリチャージ電位を低下させることがで
き、ビット線不良を容易に検出することができる。また
このビット線不良を図示しないスペアビット線対で置換
救済し、対応のビット線をプリチャージ電圧伝達線から
切離すことにより、スタンバイサイクル時の消費電流を
低減することができ、超低スタンバイ電流の半導体記憶
装置を実現することができる。
【００９０】［実施の形態２］図６は、この発明の実施
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。この図６に示す構成においては、外部に設けられ
た測定装置３０により、ビット線の検出リーク電流の大
きさを決定する定電流が供給される（放電される）。す
なわち、外部の測定装置３０に含まれる定電流源３０
が、図示しないプローブを介してパッド３９に接続され
る。
の形態２に従う半導体記憶装置の要部の構成を示す図で
ある。この図６に示す構成においては、外部に設けられ
た測定装置３０により、ビット線の検出リーク電流の大
きさを決定する定電流が供給される（放電される）。す
なわち、外部の測定装置３０に含まれる定電流源３０
が、図示しないプローブを介してパッド３９に接続され
る。
【００９１】半導体記憶装置内における定電流回路は、
ＭＯＳトランジスタＰＱａおよびＰＱｂとカレントミラ
ー回路を構成するＰチャネルＭＯＳトランジスタ７と、
テストモード指示信号／ＴＭＥの活性化時導通し、ＭＯ
Ｓトランジスタ７をメイン中間電圧伝達線５に接続する
ＰチャネルＭＯＳトランジスタ１０と、電流量調整信号
Ｃに従って選択的に導通するＰチャネルＭＯＳトランジ
スタ３５と、ＭＯＳトランジスタ３５とノードＮＤ０の
間に接続されかつそのゲートがノードＮＤ０に接続され
るＰチャネルＭＯＳトランジスタ３４と、テストモード
指示信号／ＴＭＥの非活性化時（Ｈレベルのとき）導通
し、ノードＮＤ０を接地電位レベルに駆動するＮチャネ
ルＭＯＳトランジスタ１１を含む。ノードＮＤ０がパッ
ド３９に接続される。メモリアレイ部分の構成は、図１
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。
ＭＯＳトランジスタＰＱａおよびＰＱｂとカレントミラ
ー回路を構成するＰチャネルＭＯＳトランジスタ７と、
テストモード指示信号／ＴＭＥの活性化時導通し、ＭＯ
Ｓトランジスタ７をメイン中間電圧伝達線５に接続する
ＰチャネルＭＯＳトランジスタ１０と、電流量調整信号
Ｃに従って選択的に導通するＰチャネルＭＯＳトランジ
スタ３５と、ＭＯＳトランジスタ３５とノードＮＤ０の
間に接続されかつそのゲートがノードＮＤ０に接続され
るＰチャネルＭＯＳトランジスタ３４と、テストモード
指示信号／ＴＭＥの非活性化時（Ｈレベルのとき）導通
し、ノードＮＤ０を接地電位レベルに駆動するＮチャネ
ルＭＯＳトランジスタ１１を含む。ノードＮＤ０がパッ
ド３９に接続される。メモリアレイ部分の構成は、図１
に示す構成と同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。
【００９２】この図６に示す構成において、テストモー
ド時においては、テストモード指示信号／ＴＭＥをＬレ
ベルに設定し、かつ電流量調整信号ＣをＨレベルに設定
する。外部の測定装置３０は、プローブを介して定電流
源３３をパッド３９に接続する。テストモード指示信号
／ＴＭＥに従って、ＭＯＳトランジスタ１０がオン状
態、ＭＯＳトランジスタ１１がオフ状態となり、ＭＯＳ
トランジスタ７がメイン中間電圧伝達線５に接続され、
カレントミラー回路のマスタ段として動作する。ＭＯＳ
トランジスタ３５は、電流量調整信号ＣがＨレベルであ
り、応じてオフ状態であり、ＭＯＳトランジスタ３４
は、メイン中間電圧伝達線５と切離されている。
ド時においては、テストモード指示信号／ＴＭＥをＬレ
ベルに設定し、かつ電流量調整信号ＣをＨレベルに設定
する。外部の測定装置３０は、プローブを介して定電流
源３３をパッド３９に接続する。テストモード指示信号
／ＴＭＥに従って、ＭＯＳトランジスタ１０がオン状
態、ＭＯＳトランジスタ１１がオフ状態となり、ＭＯＳ
トランジスタ７がメイン中間電圧伝達線５に接続され、
カレントミラー回路のマスタ段として動作する。ＭＯＳ
トランジスタ３５は、電流量調整信号ＣがＨレベルであ
り、応じてオフ状態であり、ＭＯＳトランジスタ３４
は、メイン中間電圧伝達線５と切離されている。
【００９３】したがって、この状態においては、ＭＯＳ
トランジスタ７が、定電流源３３の駆動する電流をメイ
ン中間電圧伝達線５から引抜き、この定電流源３３が駆
動する電流のミラー電流が、ＭＯＳトランジスタＰＱａ
およびＰＱｂそれぞれを介して流れる。実施の形態１と
同様、ワード線ＷＬ０とビット線ＢＬ０の間に、マイク
ロショートＭＺが存在する場合、このマイクロショート
ＭＺを介して流れるリーク電流量よりも、このＭＯＳト
ランジスタＰＱａを介して流れる電流量が少なければ、
ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍにおい
て、ビット線電圧が低下する。したがって、したがっ
て、実施の形態１と同様、機能テストを行なうことによ
り、このリーク電流不良を検出することができる。
トランジスタ７が、定電流源３３の駆動する電流をメイ
ン中間電圧伝達線５から引抜き、この定電流源３３が駆
動する電流のミラー電流が、ＭＯＳトランジスタＰＱａ
およびＰＱｂそれぞれを介して流れる。実施の形態１と
同様、ワード線ＷＬ０とビット線ＢＬ０の間に、マイク
ロショートＭＺが存在する場合、このマイクロショート
ＭＺを介して流れるリーク電流量よりも、このＭＯＳト
ランジスタＰＱａを介して流れる電流量が少なければ、
ビット線ＢＬ０，／ＢＬ０−ＢＬｍ，／ＢＬｍにおい
て、ビット線電圧が低下する。したがって、したがっ
て、実施の形態１と同様、機能テストを行なうことによ
り、このリーク電流不良を検出することができる。
【００９４】外部の測定装置３０に含まれる定電流源３
３により、このリーク電流レベルを設定することがで
き、容易に、検出電流レベルを所望の値に設定すること
ができ、微小リーク電流を確実に検出することができ
る。
３により、このリーク電流レベルを設定することがで
き、容易に、検出電流レベルを所望の値に設定すること
ができ、微小リーク電流を確実に検出することができ
る。
【００９５】電流量調整信号ＣをＬレベルに設定した場
合、ＭＯＳトランジスタ３５がオン状態となり、ＭＯＳ
トランジスタ３４がメイン中間電圧伝達線５に結合され
る。この場合、ＭＯＳトランジスタ７および３４がカレ
ントミラー回路のマスタ段を構成し、ノードＮＤ０の電
圧レベルが変化し、応じて、ＭＯＳトランジスタＰＱａ
およびＰＱｂを介して流れる電流量を小さくすることが
できる。すなわち、定電流源３３へは、ＭＯＳトランジ
スタ７および３４を介して電流が供給されるため、個々
のＭＯＳトランジスタ３４および７を介して流れる電流
量は小さくなり、応じてＭＯＳトランジスタＰＱａおよ
びＰＱｂを介して流れ電流量も小さくなる。したがっ
て、この電流調整信号ＣをＬレベルとすることにより、
ミラー比を小さくして、各ビット線対へ供給される電流
量を低減することができ、外部の定電流源３３で設定し
たリーク電流レベルよりも低い電流レベルでのリーク電
流を検出することができる。
合、ＭＯＳトランジスタ３５がオン状態となり、ＭＯＳ
トランジスタ３４がメイン中間電圧伝達線５に結合され
る。この場合、ＭＯＳトランジスタ７および３４がカレ
ントミラー回路のマスタ段を構成し、ノードＮＤ０の電
圧レベルが変化し、応じて、ＭＯＳトランジスタＰＱａ
およびＰＱｂを介して流れる電流量を小さくすることが
できる。すなわち、定電流源３３へは、ＭＯＳトランジ
スタ７および３４を介して電流が供給されるため、個々
のＭＯＳトランジスタ３４および７を介して流れる電流
量は小さくなり、応じてＭＯＳトランジスタＰＱａおよ
びＰＱｂを介して流れ電流量も小さくなる。したがっ
て、この電流調整信号ＣをＬレベルとすることにより、
ミラー比を小さくして、各ビット線対へ供給される電流
量を低減することができ、外部の定電流源３３で設定し
たリーク電流レベルよりも低い電流レベルでのリーク電
流を検出することができる。
【００９６】外部の測定装置３０においては、この定電
流源３３の駆動する電流値を変更することなく、検出対
象となるリーク電流レベルを変更することができ、応じ
て外部の測定装置３０の制約を小さくすることができ
る。すなわち、この定電流源３３の駆動電流量が制限さ
れている場合においても、その制限範囲を超えてより微
小なリーク電流レベルを検出することが可能となる。
流源３３の駆動する電流値を変更することなく、検出対
象となるリーク電流レベルを変更することができ、応じ
て外部の測定装置３０の制約を小さくすることができ
る。すなわち、この定電流源３３の駆動電流量が制限さ
れている場合においても、その制限範囲を超えてより微
小なリーク電流レベルを検出することが可能となる。
【００９７】この実施の形態２においても、機能テスト
において不良が検出されたビット線対群に対してリンク
素子４（４ａ，４ｂ）を溶断し、冗長置換を行なって不
良を救済するとともに、スタンバイ電流を低減する。
において不良が検出されたビット線対群に対してリンク
素子４（４ａ，４ｂ）を溶断し、冗長置換を行なって不
良を救済するとともに、スタンバイ電流を低減する。
【００９８】通常動作モード時においては、テストモー
ド指示信号／ＴＭＥはＨレベル、電流量調整信号ＣがＨ
レベルであり、ＭＯＳトランジスタ１０および３５をオ
フ状態とし、かつＭＯＳトランジスタ１１をオン状態と
する。これにより、ノードＮＤ０が接地電圧レベルとな
り、ビット線プリチャージ／イコライズ回路１に対して
は、それぞれ、ＭＯＳトランジスタＰＱａおよびＰＱｂ
の駆動電流量に応じた電流が供給される。
ド指示信号／ＴＭＥはＨレベル、電流量調整信号ＣがＨ
レベルであり、ＭＯＳトランジスタ１０および３５をオ
フ状態とし、かつＭＯＳトランジスタ１１をオン状態と
する。これにより、ノードＮＤ０が接地電圧レベルとな
り、ビット線プリチャージ／イコライズ回路１に対して
は、それぞれ、ＭＯＳトランジスタＰＱａおよびＰＱｂ
の駆動電流量に応じた電流が供給される。
【００９９】なお、電流量調整信号Ｃは、図４または５
に示す構成と同様、外部からパッドを介して直接与えら
れてもよく、またレジスタ回路に設定されてもよい。特
に、レジスタ回路にこの電流量調整信号Ｃを設定する場
合、外部の測定装置３０の定電流源３３の駆動する電流
値を一定に保持し、この電流量調整信号Ｃを変更するこ
とにより、各チップの出力に応じた検出リーク電流レベ
ルを設定することができ、スタンバイ電流値の違いに応
じた製品選別を行なうことができる。
に示す構成と同様、外部からパッドを介して直接与えら
れてもよく、またレジスタ回路に設定されてもよい。特
に、レジスタ回路にこの電流量調整信号Ｃを設定する場
合、外部の測定装置３０の定電流源３３の駆動する電流
値を一定に保持し、この電流量調整信号Ｃを変更するこ
とにより、各チップの出力に応じた検出リーク電流レベ
ルを設定することができ、スタンバイ電流値の違いに応
じた製品選別を行なうことができる。
【０１００】以上のように、この発明の実施の形態２に
従えば、外部の測定装置に設けられた定電流源により、
ビット線のリーク電流レベルを設定するように構成して
おり、チップ占有面積を増大させることなく、ビット線
リーク電流を測定することができる。また、このチップ
内部の定電流回路において、ミラー比を変更することに
より、外部の測定装置の定電流源の駆動電流値を一定と
して、容易に検出リーク電流レベルを変更することがで
き、測定装置の制約を受けることなく所望のレベルの微
小リーク電流を検出することができる。
従えば、外部の測定装置に設けられた定電流源により、
ビット線のリーク電流レベルを設定するように構成して
おり、チップ占有面積を増大させることなく、ビット線
リーク電流を測定することができる。また、このチップ
内部の定電流回路において、ミラー比を変更することに
より、外部の測定装置の定電流源の駆動電流値を一定と
して、容易に検出リーク電流レベルを変更することがで
き、測定装置の制約を受けることなく所望のレベルの微
小リーク電流を検出することができる。
【０１０１】［実施の形態３］図７は、この発明の実施
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。この図７に示す構成においては、ローカ
ル中間電圧伝達線６ａおよび６ｂは、それぞれ、リンク
素子４ａおよび４ｂを介してメイン中間電圧伝達線５に
結合される。電流制限用のＭＯＳトランジスタは設けら
れていない。
の形態３に従う半導体記憶装置の要部の構成を概略的に
示す図である。この図７に示す構成においては、ローカ
ル中間電圧伝達線６ａおよび６ｂは、それぞれ、リンク
素子４ａおよび４ｂを介してメイン中間電圧伝達線５に
結合される。電流制限用のＭＯＳトランジスタは設けら
れていない。
【０１０２】ワード線ＷＬ０、ＷＬ１、…に対し、アド
レス信号ＡＤをデコードするデコード回路４０ａ、４０
ｂ、…が配置される。これらのデコーダ４０ａ、４０ｂ
に対し共通に、ワード線駆動信号ＶＷＬを活性化時遅延
する遅延回路４２が設けられる。この遅延回路４２は、
遅延活性化信号ＤＥの活性化時、ワード線駆動信号ＶＷ
Ｌを遅延して、デコーダ４０ａ、４０ｂ、…へ与える。
この遅延回路４２は、遅延量調整信号ＥＬにより、その
遅延時間が変更可能である。ビット線関連回路のＢＫ０
−ＢＫｎの構成は、先の実施の形態１および２と同様で
あり、対応する部分には同一参照番号を付す。次に、こ
の図７に示す回路の動作を、図８に示す信号波形図を参
照して説明する。
レス信号ＡＤをデコードするデコード回路４０ａ、４０
ｂ、…が配置される。これらのデコーダ４０ａ、４０ｂ
に対し共通に、ワード線駆動信号ＶＷＬを活性化時遅延
する遅延回路４２が設けられる。この遅延回路４２は、
遅延活性化信号ＤＥの活性化時、ワード線駆動信号ＶＷ
Ｌを遅延して、デコーダ４０ａ、４０ｂ、…へ与える。
この遅延回路４２は、遅延量調整信号ＥＬにより、その
遅延時間が変更可能である。ビット線関連回路のＢＫ０
−ＢＫｎの構成は、先の実施の形態１および２と同様で
あり、対応する部分には同一参照番号を付す。次に、こ
の図７に示す回路の動作を、図８に示す信号波形図を参
照して説明する。
【０１０３】時刻ｔａ以前のスタンバイ状態時において
は、ビット線プリチャージ／イコライズ指示信号ＢＬＥ
ＱはＨレベルであり、ビット線プリチャージ／イコライ
ズ回路１が活性状態にあり、それぞれ対応のビット線対
に、中間電圧ＶＢＬを伝達する。今、マイクロショート
ＭＺの抵抗値が十分大きく、ビット線プリチャージ／イ
コライズ回路１により、各ビット線対は、このマイクロ
ショートＭＺの影響を受けることなく中間電圧レベル
（Ｖｃｃ／２）にプリチャージされかつイコライズされ
ているとする。センスアンプ駆動信号ＳＰおよびＳＮ
は、スタンバイ状態時においては、中間電圧ＶＢＬレベ
ルにプリチャージされかつイコライズされている（この
構成については後に説明する）。
は、ビット線プリチャージ／イコライズ指示信号ＢＬＥ
ＱはＨレベルであり、ビット線プリチャージ／イコライ
ズ回路１が活性状態にあり、それぞれ対応のビット線対
に、中間電圧ＶＢＬを伝達する。今、マイクロショート
ＭＺの抵抗値が十分大きく、ビット線プリチャージ／イ
コライズ回路１により、各ビット線対は、このマイクロ
ショートＭＺの影響を受けることなく中間電圧レベル
（Ｖｃｃ／２）にプリチャージされかつイコライズされ
ているとする。センスアンプ駆動信号ＳＰおよびＳＮ
は、スタンバイ状態時においては、中間電圧ＶＢＬレベ
ルにプリチャージされかつイコライズされている（この
構成については後に説明する）。
【０１０４】時刻ｔａにおいて行選択を指示するロウア
クティブコマンドが与えられ、応じてアレイ活性化信号
ＡＣＴがＨレベルの活性状態となる。このアレイ活性化
信号ＡＣＴの活性化に応答して、ビット線プリチャージ
／イコライズ信号ＢＬＥＱがＬレベルに立下がり、ビッ
ト線プリチャージ／イコライズ回路１が非活性化され、
ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎは、そ
れぞれ中間電圧レベルでフローティング状態となる。こ
のフローティング状態時においては、マイクロショート
ＭＺが存在するビット線ＢＬ（ＢＬ０）においては、微
小リーク電流か存在し、その電圧レベルがプリチャージ
電圧レベルから低下する。
クティブコマンドが与えられ、応じてアレイ活性化信号
ＡＣＴがＨレベルの活性状態となる。このアレイ活性化
信号ＡＣＴの活性化に応答して、ビット線プリチャージ
／イコライズ信号ＢＬＥＱがＬレベルに立下がり、ビッ
ト線プリチャージ／イコライズ回路１が非活性化され、
ビット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎは、そ
れぞれ中間電圧レベルでフローティング状態となる。こ
のフローティング状態時においては、マイクロショート
ＭＺが存在するビット線ＢＬ（ＢＬ０）においては、微
小リーク電流か存在し、その電圧レベルがプリチャージ
電圧レベルから低下する。
【０１０５】時刻ｔｂにおいて、ワード線駆動信号ＷＬ
Ｘを活性化し、ワード線ＷＬを選択状態へ駆動する。マ
イクロショートＭＺの抵抗値が小さければ、このビット
線ＢＬの電圧低下は大きく、メモリセルデータにかかわ
らずこのビット線ＢＬはＬレベルとなる。しかしなが
ら、このマイクロショートＭＺの抵抗値が大きい場合、
ワード線ＷＬが選択され、ビット線ＢＬに、Ｈレベルデ
ータが読出された場合、そのメモリセルの蓄積電荷によ
り、ビット線ＢＬの電圧レベルが、他方のビット線／Ｂ
Ｌのプリチャージ電圧レベルである中間電圧ＶＢＬより
も高くなり、ビット線ＢＬには、ビット線／ＢＬの電圧
を基準として選択メモリセルのデータに応じたＨレベル
データが伝達される。したがって、この状態において時
刻ｔｃにおいてセンスアンプ駆動信号ＳＰを活性化した
場合、正確にセンス動作が行なわれるため、マイクロシ
ョートＭＺの存在を検出することができない（少なくと
もその存在位置を特定することができない）。
Ｘを活性化し、ワード線ＷＬを選択状態へ駆動する。マ
イクロショートＭＺの抵抗値が小さければ、このビット
線ＢＬの電圧低下は大きく、メモリセルデータにかかわ
らずこのビット線ＢＬはＬレベルとなる。しかしなが
ら、このマイクロショートＭＺの抵抗値が大きい場合、
ワード線ＷＬが選択され、ビット線ＢＬに、Ｈレベルデ
ータが読出された場合、そのメモリセルの蓄積電荷によ
り、ビット線ＢＬの電圧レベルが、他方のビット線／Ｂ
Ｌのプリチャージ電圧レベルである中間電圧ＶＢＬより
も高くなり、ビット線ＢＬには、ビット線／ＢＬの電圧
を基準として選択メモリセルのデータに応じたＨレベル
データが伝達される。したがって、この状態において時
刻ｔｃにおいてセンスアンプ駆動信号ＳＰを活性化した
場合、正確にセンス動作が行なわれるため、マイクロシ
ョートＭＺの存在を検出することができない（少なくと
もその存在位置を特定することができない）。
【０１０６】そこで、遅延回路４２において遅延活性化
信号ＤＥに従ってワード線駆動信号ＶＷＬを遅延させ、
ワード線駆動タイミング信号ＷＬＸの活性化タイミング
を時間τだけ遅らせる。ビット線ＢＬは、時刻ｔｂから
さらに時間τの間フローティング状態となるため、マイ
クロショートＭＺの抵抗値が極めて大きく、微小リーク
電流しか流れない場合においても、ビット線ＢＬの電圧
レベルは大きく低下する。この後、ワード線ＷＬを選択
状態へ駆動しても、ビット線ＢＬにＨレベルのメモリセ
ルデータが読出されても、このビット線ＢＬの電圧レベ
ルは、他方の基準ビット線／ＢＬのプリチャージ電圧の
中間電圧ＶＢＬを超えず、ビット線／ＢＬの電圧を基準
としてＬレベルとなる。したがって、この後、センスア
ンプ駆動信号ＳＰを活性化しても、ビット線ＢＬは、セ
ンスアンプ２のＮセンスアンプによりＬレベルに駆動さ
れ、したがって、ビット線ＢＬには常にＬレベルデータ
が読出されることになり、機能テストにより、ビット線
不良（マイクロショートの存在）を検出することができ
る。
信号ＤＥに従ってワード線駆動信号ＶＷＬを遅延させ、
ワード線駆動タイミング信号ＷＬＸの活性化タイミング
を時間τだけ遅らせる。ビット線ＢＬは、時刻ｔｂから
さらに時間τの間フローティング状態となるため、マイ
クロショートＭＺの抵抗値が極めて大きく、微小リーク
電流しか流れない場合においても、ビット線ＢＬの電圧
レベルは大きく低下する。この後、ワード線ＷＬを選択
状態へ駆動しても、ビット線ＢＬにＨレベルのメモリセ
ルデータが読出されても、このビット線ＢＬの電圧レベ
ルは、他方の基準ビット線／ＢＬのプリチャージ電圧の
中間電圧ＶＢＬを超えず、ビット線／ＢＬの電圧を基準
としてＬレベルとなる。したがって、この後、センスア
ンプ駆動信号ＳＰを活性化しても、ビット線ＢＬは、セ
ンスアンプ２のＮセンスアンプによりＬレベルに駆動さ
れ、したがって、ビット線ＢＬには常にＬレベルデータ
が読出されることになり、機能テストにより、ビット線
不良（マイクロショートの存在）を検出することができ
る。
【０１０７】センスアンプ駆動信号ＳＰは、後に詳細に
説明するように、ワード線駆動タイミング信号ＷＬＸの
活性化に従って生成されており、ワード線駆動タイミン
グ信号ＷＬＸの活性化を遅延させることにより、応じて
センスアンプ駆動信号ＳＰおよびＳＮの活性化タイミン
グも遅らせることができる。したがって、このビット線
プリチャージ／イコライズ指示信号ＢＬＥＱが非活性状
態となってからワード線駆動タイミング信号が活性化さ
れるまでの時間を長くすることにより、ビット線がフロ
ーティング状態となる時間を長くすることができ、応じ
て、微小リーク電流が存在する場合においても、ビット
線の電圧レベルを大幅に低下させることができる。機能
テストにおいて常に不良ビット線においては、データの
読出不良生じるため、このマイクロショートの存在を検
出することができる。
説明するように、ワード線駆動タイミング信号ＷＬＸの
活性化に従って生成されており、ワード線駆動タイミン
グ信号ＷＬＸの活性化を遅延させることにより、応じて
センスアンプ駆動信号ＳＰおよびＳＮの活性化タイミン
グも遅らせることができる。したがって、このビット線
プリチャージ／イコライズ指示信号ＢＬＥＱが非活性状
態となってからワード線駆動タイミング信号が活性化さ
れるまでの時間を長くすることにより、ビット線がフロ
ーティング状態となる時間を長くすることができ、応じ
て、微小リーク電流が存在する場合においても、ビット
線の電圧レベルを大幅に低下させることができる。機能
テストにおいて常に不良ビット線においては、データの
読出不良生じるため、このマイクロショートの存在を検
出することができる。
【０１０８】なお、遅延回路４２は、遅延量調整信号Ｅ
Ｌにより、その遅延時間が調整可能であり、ワード線活
性化を遅らせる時間τを調整することにより、検出リー
ク電流レベルを決定することができる。遅延回路４２の
遅延時間を、ビット線の寄生容量Ｃｂに蓄積される電荷
ＣＢ・ＶＢＬが、マイクロショートＭＺを介して放電さ
れる時間に応じて設定することにより、検出リーク電流
レベルを設定することができる。メモリセルからの電荷
によりビット線に現われる読出電圧の大きさは、メモリ
セルキャパシタの容量値とセルプレート電圧とにより求
めることができる。したがって、Ｈレベルデータが読出
されても、ビット線ＢＬが他方のビット線のプリチャー
ジ電圧である中間電圧レベルよりも十分低い電圧レベル
となるように、遅延回路４２の遅延時間を設定する。
Ｌにより、その遅延時間が調整可能であり、ワード線活
性化を遅らせる時間τを調整することにより、検出リー
ク電流レベルを決定することができる。遅延回路４２の
遅延時間を、ビット線の寄生容量Ｃｂに蓄積される電荷
ＣＢ・ＶＢＬが、マイクロショートＭＺを介して放電さ
れる時間に応じて設定することにより、検出リーク電流
レベルを設定することができる。メモリセルからの電荷
によりビット線に現われる読出電圧の大きさは、メモリ
セルキャパシタの容量値とセルプレート電圧とにより求
めることができる。したがって、Ｈレベルデータが読出
されても、ビット線ＢＬが他方のビット線のプリチャー
ジ電圧である中間電圧レベルよりも十分低い電圧レベル
となるように、遅延回路４２の遅延時間を設定する。
【０１０９】図９は、図７に示す遅延回路４２の構成の
一例を示す図である。図９において、遅延回路４２は、
入力ノード４２ｇに結合される縦続接続されるインバー
タ回路４２ａ−４２ｄと、遅延活性化信号ＤＥの非活性
化時導通し、入力ノード４２ｇを出力ノード４２ｈに接
続するトランスファーゲート４２ｅと、遅延調整信号Ｅ
ＬがＬレベルのとき導通し、インバータ４２ｂの出力を
出力ノード４２ｈに接続するトランスファーゲート４２
ｆと、遅延活性化信号ＤＥと遅延調整信号ＥＬとを受け
るＮＡＮＤ回路４２ｊと、ＮＡＮＤ回路４２ｊの出力信
号がＬレベルのとき導通し、インバータ４２ｄの出力を
出力ノード４２ｈに接続するトランスファーゲート４２
ｉを含む。
一例を示す図である。図９において、遅延回路４２は、
入力ノード４２ｇに結合される縦続接続されるインバー
タ回路４２ａ−４２ｄと、遅延活性化信号ＤＥの非活性
化時導通し、入力ノード４２ｇを出力ノード４２ｈに接
続するトランスファーゲート４２ｅと、遅延調整信号Ｅ
ＬがＬレベルのとき導通し、インバータ４２ｂの出力を
出力ノード４２ｈに接続するトランスファーゲート４２
ｆと、遅延活性化信号ＤＥと遅延調整信号ＥＬとを受け
るＮＡＮＤ回路４２ｊと、ＮＡＮＤ回路４２ｊの出力信
号がＬレベルのとき導通し、インバータ４２ｄの出力を
出力ノード４２ｈに接続するトランスファーゲート４２
ｉを含む。
【０１１０】トランスファーゲート４２ｅ、４２ｆおよ
び４２ｉは、ＰチャネルＭＯＳトランジスタで構成され
るが、これらは、ＣＭＯＳトランスファーゲートで構成
されてもよく、またトライステートバッファで構成され
てもよい。
び４２ｉは、ＰチャネルＭＯＳトランジスタで構成され
るが、これらは、ＣＭＯＳトランスファーゲートで構成
されてもよく、またトライステートバッファで構成され
てもよい。
【０１１１】通常動作モード時においては、遅延活性化
信号ＤＥがＬレベルであり、また、遅延調整信号ＥＬが
Ｈレベルであり、トランスファーゲート４２ｆおよび４
２ｉがオフ状態、トランスファーゲート４２ｅが導通状
態となり、入力ノード４２ｇが出力ノード４２ｈに接続
される。したがって、ワード線駆動信号ＶＷＬに従って
ワード線駆動タイミング信号ＷＬＸが生成される。
信号ＤＥがＬレベルであり、また、遅延調整信号ＥＬが
Ｈレベルであり、トランスファーゲート４２ｆおよび４
２ｉがオフ状態、トランスファーゲート４２ｅが導通状
態となり、入力ノード４２ｇが出力ノード４２ｈに接続
される。したがって、ワード線駆動信号ＶＷＬに従って
ワード線駆動タイミング信号ＷＬＸが生成される。
【０１１２】テストモード時において、遅延活性化信号
ＤＥがＨレベルに設定されると、トランスファーゲート
４２ｅが非導通状態となる。遅延調整信号ＥＬが、この
とき、Ｈレベルであれば、ＮＡＮＤ回路４２ｊの出力信
号がＬレベルとなり、トランスファーゲート４２ｉが導
通し、この遅延回路４２は、インバータ４２ａ−４２ｄ
により構成され、ワード線駆動信号ＶＷＬが活性化され
てから、インバータ４２ａ−４２ｄに要する遅延時間が
経過後、ワード線駆動タイミング信号ＷＬＸが活性化さ
れる。遅延調整信号ＥＬがＬレベルのときには、ＮＡＮ
Ｄ回路４２ｊの出力信号がＨレベルとなる。応じて、ト
ランスファーゲート４２ｉが非導通状態、トランスファ
ーゲート４２ｆが導通状態となり、この遅延回路４２
は、インバータ４２ａおよび４２ｂにより構成され、遅
延時間が短くされる。この遅延調整信号ＥＬにより、こ
の遅延回路４２の有する遅延時間を調整することができ
る。
ＤＥがＨレベルに設定されると、トランスファーゲート
４２ｅが非導通状態となる。遅延調整信号ＥＬが、この
とき、Ｈレベルであれば、ＮＡＮＤ回路４２ｊの出力信
号がＬレベルとなり、トランスファーゲート４２ｉが導
通し、この遅延回路４２は、インバータ４２ａ−４２ｄ
により構成され、ワード線駆動信号ＶＷＬが活性化され
てから、インバータ４２ａ−４２ｄに要する遅延時間が
経過後、ワード線駆動タイミング信号ＷＬＸが活性化さ
れる。遅延調整信号ＥＬがＬレベルのときには、ＮＡＮ
Ｄ回路４２ｊの出力信号がＨレベルとなる。応じて、ト
ランスファーゲート４２ｉが非導通状態、トランスファ
ーゲート４２ｆが導通状態となり、この遅延回路４２
は、インバータ４２ａおよび４２ｂにより構成され、遅
延時間が短くされる。この遅延調整信号ＥＬにより、こ
の遅延回路４２の有する遅延時間を調整することができ
る。
【０１１３】なお、この図９に示す遅延回路の構成は単
なる一例であり、遅延活性化信号ＤＥに従って遅延動作
が活性化され、遅延調整信号ＥＬに従ってその遅延時間
が調整される構成であれば任意の遅延回路を利用するこ
とができる。また、この遅延回路４２の実現する遅延時
間は、複数個設けられていてもよい（複数の遅延調整信
号を利用する）。
なる一例であり、遅延活性化信号ＤＥに従って遅延動作
が活性化され、遅延調整信号ＥＬに従ってその遅延時間
が調整される構成であれば任意の遅延回路を利用するこ
とができる。また、この遅延回路４２の実現する遅延時
間は、複数個設けられていてもよい（複数の遅延調整信
号を利用する）。
【０１１４】これらの遅延制御信号ＤＥおよびＥＬは、
外部から直接与えられてもよく、また、レジスタ回路に
設定されてもよい。
外部から直接与えられてもよく、また、レジスタ回路に
設定されてもよい。
【０１１５】図１０は、この発明の実施の形態３におけ
る行系制御回路の構成を概略的に示す図である。図１０
において、外部からのコマンドＣＭＤに従ってアレイ活
性化信号ＡＣＴを活性化するコマンド制御回路５０と、
コマンド制御回路５０からのアレイ活性化信号ＡＣＴの
活性化に従ってビット線プリチャージ／イコライズ信号
ＢＬＥＱを非活性化するビット線制御回路５２と、この
ビット線制御回路５２からのビット線プリチャージ／イ
コライズ指示信号ＢＬＥＱに従ってワード線駆動タイミ
ング信号ＷＬＸを生成するワード線制御回路５４と、ワ
ード線制御回路５４の出力するワード線駆動タイミング
信号ＷＬＸに従ってセンスアンプ活性化信号ＳＡおよび
／ＳＡを活性化するセンス制御回路５６を含む。ビット
線制御回路５２、ワード線制御回路５４およびセンス制
御回路５６は、また、アレイ活性化信号ＡＣＴを受け
る。
る行系制御回路の構成を概略的に示す図である。図１０
において、外部からのコマンドＣＭＤに従ってアレイ活
性化信号ＡＣＴを活性化するコマンド制御回路５０と、
コマンド制御回路５０からのアレイ活性化信号ＡＣＴの
活性化に従ってビット線プリチャージ／イコライズ信号
ＢＬＥＱを非活性化するビット線制御回路５２と、この
ビット線制御回路５２からのビット線プリチャージ／イ
コライズ指示信号ＢＬＥＱに従ってワード線駆動タイミ
ング信号ＷＬＸを生成するワード線制御回路５４と、ワ
ード線制御回路５４の出力するワード線駆動タイミング
信号ＷＬＸに従ってセンスアンプ活性化信号ＳＡおよび
／ＳＡを活性化するセンス制御回路５６を含む。ビット
線制御回路５２、ワード線制御回路５４およびセンス制
御回路５６は、また、アレイ活性化信号ＡＣＴを受け
る。
【０１１６】コマンド制御回路５０は、外部からのコマ
ンドＣＭＤとして行選択を指示するロウアクティブコマ
ンドが与えられると、アレイ活性化信号ＡＣＴを活性化
し、またプリチャージ状態への復帰を指示するプリチャ
ージコマンドが与えられるとアレイ活性化信号ＡＣＴを
非活性化する。
ンドＣＭＤとして行選択を指示するロウアクティブコマ
ンドが与えられると、アレイ活性化信号ＡＣＴを活性化
し、またプリチャージ状態への復帰を指示するプリチャ
ージコマンドが与えられるとアレイ活性化信号ＡＣＴを
非活性化する。
【０１１７】ビット線制御回路５２は、たとえばフリッ
プフロップで構成され、このアレイ活性化信号ＡＣＴの
活性／非活性に従って、ビット線プリチャージ／イコラ
イズ指示信号ＢＬＥＱを非活性／活性化する。
プフロップで構成され、このアレイ活性化信号ＡＣＴの
活性／非活性に従って、ビット線プリチャージ／イコラ
イズ指示信号ＢＬＥＱを非活性／活性化する。
【０１１８】ワード線制御回路５４は、図７に示す遅延
回路４２を含み、遅延活性化信号ＤＥおよび遅延量調整
信号ＥＬに従ってその遅延時間が調整され、ビット線プ
リチャージ／イコライズ指示信号ＢＬＥＱが非活性化さ
れてから、設定された遅延時間が経過した後に、ワード
線駆動信タイミング号ＷＬＸを活性化する。このワード
線制御回路５４は、アレイ活性化信号ＡＣＴが非活性化
されると、応じて、ワード線駆動信号ＷＬＸを非活性化
する。
回路４２を含み、遅延活性化信号ＤＥおよび遅延量調整
信号ＥＬに従ってその遅延時間が調整され、ビット線プ
リチャージ／イコライズ指示信号ＢＬＥＱが非活性化さ
れてから、設定された遅延時間が経過した後に、ワード
線駆動信タイミング号ＷＬＸを活性化する。このワード
線制御回路５４は、アレイ活性化信号ＡＣＴが非活性化
されると、応じて、ワード線駆動信号ＷＬＸを非活性化
する。
【０１１９】センス制御回路５６は、実質的に遅延回路
で構成され、ワード線駆動タイミング信号ＷＬＸが活性
化されると、所定時間経過後にセンスアンプ活性化信号
ＳＡおよび／ＳＡを活性化する。アレイ活性化信号ＡＣ
Ｔが非活性化されると、このセンス制御回路５６は、ワ
ード線駆動信号ＷＬＸが非活性化された後に、センス活
性化信号ＳＡおよび／ＳＡを非活性化する。
で構成され、ワード線駆動タイミング信号ＷＬＸが活性
化されると、所定時間経過後にセンスアンプ活性化信号
ＳＡおよび／ＳＡを活性化する。アレイ活性化信号ＡＣ
Ｔが非活性化されると、このセンス制御回路５６は、ワ
ード線駆動信号ＷＬＸが非活性化された後に、センス活
性化信号ＳＡおよび／ＳＡを非活性化する。
【０１２０】したがって、この行系回路の構成により、
ワード線駆動タイミング信号ＷＬＸの活性化タイミング
を遅らせるだけで、このセンス制御回路５６からのセン
ス活性化信号ＳＡおよび／ＳＡの活性化タイミングも遅
らせることができ、微小リーク電流検出時において、ワ
ード線選択タイミングに応じて、センスアンプ活性化タ
イミングも遅らせることができる。
ワード線駆動タイミング信号ＷＬＸの活性化タイミング
を遅らせるだけで、このセンス制御回路５６からのセン
ス活性化信号ＳＡおよび／ＳＡの活性化タイミングも遅
らせることができ、微小リーク電流検出時において、ワ
ード線選択タイミングに応じて、センスアンプ活性化タ
イミングも遅らせることができる。
【０１２１】図１１は、センスアンプ駆動信号ＳＰおよ
びＳＮを発生する部分の構成を概略的に示す図である。
図１１において、センスアンプ駆動信号発生部は、セン
スアンプ活性化信号／ＳＡの活性化時導通し、センスア
ンプ駆動信号ＳＰを電源電圧レベルへ駆動するＰセンス
アンプ活性化トランジスタ５７と、センスアンプ活性化
信号ＳＡの活性化時導通し、センスアンプ駆動信号ＳＮ
を接地電圧レベルへ駆動するＮセンスアンプ活性化トラ
ンジスタ５８と、センスプリチャージ／イコライズ指示
信号ＳＡＥＱの活性化時活性化され、センスアンプ駆動
信号ＳＰおよびＳＮを中間電圧ＶＢＬレベルにプリチャ
ージしかつイコライズするプリチャージ回路５９を含
む。
びＳＮを発生する部分の構成を概略的に示す図である。
図１１において、センスアンプ駆動信号発生部は、セン
スアンプ活性化信号／ＳＡの活性化時導通し、センスア
ンプ駆動信号ＳＰを電源電圧レベルへ駆動するＰセンス
アンプ活性化トランジスタ５７と、センスアンプ活性化
信号ＳＡの活性化時導通し、センスアンプ駆動信号ＳＮ
を接地電圧レベルへ駆動するＮセンスアンプ活性化トラ
ンジスタ５８と、センスプリチャージ／イコライズ指示
信号ＳＡＥＱの活性化時活性化され、センスアンプ駆動
信号ＳＰおよびＳＮを中間電圧ＶＢＬレベルにプリチャ
ージしかつイコライズするプリチャージ回路５９を含
む。
【０１２２】このセンスプリチャージ／イコライズ指示
信号ＳＡＥＱは、ビット線プリチャージ／イコライズ指
示信号ＢＬＥＱと同じタイミングで活性／非活性化され
る。
信号ＳＡＥＱは、ビット線プリチャージ／イコライズ指
示信号ＢＬＥＱと同じタイミングで活性／非活性化され
る。
【０１２３】このセンスアンプ駆動信号ＳＰおよびＳＮ
のスタンバイ状態時中間電圧ＶＢＬレベルにプリチャー
ジしかつイコライズすることにより、共通ビット線ＣＢ
Ｌおよび／ＣＢＬが、中間電圧ＶＢＬレベルにプリチャ
ージされかつイコライズされているときに、センスアン
プにおいてリーク電流が生じるのを防止し、またセンス
動作時、センスアンプ駆動信号ＳＰおよびＳＮの振幅を
小さくして、高速でセンス動作を開始させる。
のスタンバイ状態時中間電圧ＶＢＬレベルにプリチャー
ジしかつイコライズすることにより、共通ビット線ＣＢ
Ｌおよび／ＣＢＬが、中間電圧ＶＢＬレベルにプリチャ
ージされかつイコライズされているときに、センスアン
プにおいてリーク電流が生じるのを防止し、またセンス
動作時、センスアンプ駆動信号ＳＰおよびＳＮの振幅を
小さくして、高速でセンス動作を開始させる。
【０１２４】なお、図１０に示す行系制御回路において
ビット線分離指示信号ＢＩＬを発生する部分の構成は示
していない。このビット線分離指示信号ＢＩＬは、通
常、ブロック選択信号に従って活性／非活性化される。
ビット線分離指示信号ＢＩＬを発生する部分の構成は示
していない。このビット線分離指示信号ＢＩＬは、通
常、ブロック選択信号に従って活性／非活性化される。
【０１２５】以上のように、この発明の実施の形態３に
従えば、テストモード時に、ワード線選択開始タイミン
グを遅延させるように構成しており、微小リーク電流に
よりビット線電圧を十分低下させることができる。続い
て行なわれる機能テストにより、ビット線リーク電流不
良を検出することができ、冗長置換による不良救済およ
びリンク素子溶断による電流供給停止により、正確にか
つ超低スタンバイ電流で動作する半導体記憶装置を実現
することができる。
従えば、テストモード時に、ワード線選択開始タイミン
グを遅延させるように構成しており、微小リーク電流に
よりビット線電圧を十分低下させることができる。続い
て行なわれる機能テストにより、ビット線リーク電流不
良を検出することができ、冗長置換による不良救済およ
びリンク素子溶断による電流供給停止により、正確にか
つ超低スタンバイ電流で動作する半導体記憶装置を実現
することができる。
【０１２６】［実施の形態４］図１２は、この発明の実
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。この図１２に示す構成においては、メ
イン中間電圧伝達線５に対し、テストモード指示信号Ｔ
Ｆをゲートに受けるＰチャネルＭＯＳトランジスタ６０
およびＮチャネルＭＯＳトランジスタ６２が接続され
る。ＭＯＳトランジスタ６０は、導通時、中間電圧ＶＢ
Ｌをメイン中間電圧伝達線５に伝達し、ＭＯＳトランジ
スタ６２は、導通時、接地電圧をメイン中間電圧伝達線
５に伝達する。
施の形態４に従う半導体記憶装置の要部の構成を概略的
に示す図である。この図１２に示す構成においては、メ
イン中間電圧伝達線５に対し、テストモード指示信号Ｔ
Ｆをゲートに受けるＰチャネルＭＯＳトランジスタ６０
およびＮチャネルＭＯＳトランジスタ６２が接続され
る。ＭＯＳトランジスタ６０は、導通時、中間電圧ＶＢ
Ｌをメイン中間電圧伝達線５に伝達し、ＭＯＳトランジ
スタ６２は、導通時、接地電圧をメイン中間電圧伝達線
５に伝達する。
【０１２７】メイン中間電圧伝達線５は、リンク素子４
ａおよび４ｂを介してローカル中間電圧伝達線６ａおよ
び６ｂにそれぞれ結合される。
ａおよび４ｂを介してローカル中間電圧伝達線６ａおよ
び６ｂにそれぞれ結合される。
【０１２８】ＭＯＳトランジスタ６０および６２は、テ
ストモード指示信号ＴＦに従って互いに相補的に導通す
る。通常動作モード時（リーク電流検出のテストモード
時以外）においては、テストモード指示信号ＴＦがＬレ
ベルであり、ＭＯＳトランジスタ６０が導通し、中間電
圧ＶＢＬをメイン中間電圧伝達線５に伝達する。一方、
テストモード指示信号ＴＦがＨレベルのときには、ＭＯ
Ｓトランジスタ６０がオフ状態となり、メイン中間電圧
伝達線５は、中間電圧ＶＢＬを発生する回路から切り離
される。一方、ＭＯＳトランジスタ６２が導通し、メイ
ン中間電圧伝達線５が接地ノードに接続され、その電圧
レベルが接地電圧レベルに固定される。
ストモード指示信号ＴＦに従って互いに相補的に導通す
る。通常動作モード時（リーク電流検出のテストモード
時以外）においては、テストモード指示信号ＴＦがＬレ
ベルであり、ＭＯＳトランジスタ６０が導通し、中間電
圧ＶＢＬをメイン中間電圧伝達線５に伝達する。一方、
テストモード指示信号ＴＦがＨレベルのときには、ＭＯ
Ｓトランジスタ６０がオフ状態となり、メイン中間電圧
伝達線５は、中間電圧ＶＢＬを発生する回路から切り離
される。一方、ＭＯＳトランジスタ６２が導通し、メイ
ン中間電圧伝達線５が接地ノードに接続され、その電圧
レベルが接地電圧レベルに固定される。
【０１２９】ビット線関連回路ＢＫ０−ＢＫｎそれぞれ
においては、列選択線ＣＳＬ上の列選択信号に従って選
択的に導通し、対応の共通ビット線ＣＢＬ，／ＣＢＬ
（ＣＢＬ０，／ＣＢＬ０）を内部データ線対ＩＯに接続
するＹゲートＹＧａおよびＹＧｂが設けられる。内部デ
ータ線対ＩＯは、プリアンプ６４に結合される。このプ
リアンプ６４は活性化時内部データ線対ＩＯ上の相補デ
ータを増幅して、図示しない出力回路へ、増幅した内部
読出データを伝達する。
においては、列選択線ＣＳＬ上の列選択信号に従って選
択的に導通し、対応の共通ビット線ＣＢＬ，／ＣＢＬ
（ＣＢＬ０，／ＣＢＬ０）を内部データ線対ＩＯに接続
するＹゲートＹＧａおよびＹＧｂが設けられる。内部デ
ータ線対ＩＯは、プリアンプ６４に結合される。このプ
リアンプ６４は活性化時内部データ線対ＩＯ上の相補デ
ータを増幅して、図示しない出力回路へ、増幅した内部
読出データを伝達する。
【０１３０】ビット線関連回路ＢＫ０−ＢＫｎの他の構
成は、先の実施の形態１から３と同様であり、対応する
部分には同一参照番号を付す。
成は、先の実施の形態１から３と同様であり、対応する
部分には同一参照番号を付す。
【０１３１】通常動作モード時においては、テストモー
ド指示信号ＴＦはＬレベルに保持され、ＭＯＳトランジ
スタ６２がオフ状態、ＭＯＳトランジスタ６０がオン状
態となる。したがって、メイン中間電圧伝達線５へは、
中間電圧ＶＢＬが伝達される。リンク素子４ａおよび４
ｂが導通状態のときには、ビット線関連回路ＢＫ０−Ｂ
Ｋｎには、ローカル中間電圧伝達線６ａおよび６ｂを介
して中間電圧ＶＢＬが伝達される。メモリセル選択時に
おいては、アドレス指定された行のワード線が選択状態
へ駆動され、続いて、センス動作が行なわれ、選択行の
メモリセルのデータがセンスアンプにより検知され、増
幅されかつラッチされる。
ド指示信号ＴＦはＬレベルに保持され、ＭＯＳトランジ
スタ６２がオフ状態、ＭＯＳトランジスタ６０がオン状
態となる。したがって、メイン中間電圧伝達線５へは、
中間電圧ＶＢＬが伝達される。リンク素子４ａおよび４
ｂが導通状態のときには、ビット線関連回路ＢＫ０−Ｂ
Ｋｎには、ローカル中間電圧伝達線６ａおよび６ｂを介
して中間電圧ＶＢＬが伝達される。メモリセル選択時に
おいては、アドレス指定された行のワード線が選択状態
へ駆動され、続いて、センス動作が行なわれ、選択行の
メモリセルのデータがセンスアンプにより検知され、増
幅されかつラッチされる。
【０１３２】列選択を指示する列アクセスコマンドが印
加されると、アドレス指定された列に対応するビット線
対（共通ビット線対）が、列選択線ＣＳＬ上の列選択信
号に従って選択され、選択列のビット線対が内部データ
選択線対ＩＯに結合され、データの書込／読出が実行さ
れる。
加されると、アドレス指定された列に対応するビット線
対（共通ビット線対）が、列選択線ＣＳＬ上の列選択信
号に従って選択され、選択列のビット線対が内部データ
選択線対ＩＯに結合され、データの書込／読出が実行さ
れる。
【０１３３】テスト動作モード時においては、図１３に
示すように、テストモード指示信号ＴＦがＨレベルに設
定され、メイン中間電圧伝達線５が、接地電圧レベルに
強制的に設定される。このとき、スタンバイ状態にあ
り、ビット線プリチャージ／イコライズ指示信号ＢＬＥ
ＱがＨレベルに設定されると、ビット線関連回路ＢＫ０
−ＢＫｎにおいてはビット線プリチャージ／イコライズ
回路１が活性化され、ビット線ＢＬ０，／ＢＬ０−ＢＬ
ｎ，／ＢＬｎがすべて接地電圧レベルにプリチャージさ
れかつイコライズされる。
示すように、テストモード指示信号ＴＦがＨレベルに設
定され、メイン中間電圧伝達線５が、接地電圧レベルに
強制的に設定される。このとき、スタンバイ状態にあ
り、ビット線プリチャージ／イコライズ指示信号ＢＬＥ
ＱがＨレベルに設定されると、ビット線関連回路ＢＫ０
−ＢＫｎにおいてはビット線プリチャージ／イコライズ
回路１が活性化され、ビット線ＢＬ０，／ＢＬ０−ＢＬ
ｎ，／ＢＬｎがすべて接地電圧レベルにプリチャージさ
れかつイコライズされる。
【０１３４】次いで、このビット線分離ゲート３を介し
て接続されるメモリアレイ部においてワード線ＷＬをす
べて選択状態へ駆動する。マイクロショートが存在する
場合、選択ワード線からマイクロショートを介してビッ
ト線に微小リーク電流が流れ込む。しかしながら、ビッ
ト線プリチャージ／イコライズ回路１は活性状態にある
ため、この選択ワード線からマイクロショートを介して
供給される電流はすべて接地ノードに放電される。
て接続されるメモリアレイ部においてワード線ＷＬをす
べて選択状態へ駆動する。マイクロショートが存在する
場合、選択ワード線からマイクロショートを介してビッ
ト線に微小リーク電流が流れ込む。しかしながら、ビッ
ト線プリチャージ／イコライズ回路１は活性状態にある
ため、この選択ワード線からマイクロショートを介して
供給される電流はすべて接地ノードに放電される。
【０１３５】また、ワード線ＷＬをすべて選択状態へ駆
動した場合、選択ワード線に接続されるメモリセルのデ
ータが、すべてビット線ＢＬおよび／ＢＬ（ＢＬ０，／
ＢＬ０−ＢＬｎ，／ＢＬｎ）の電圧に応じてすべてＬレ
ベルに強制的に設定される。したがって、このビット線
プリチャージ／イコライズ回路１を活性状態に保持した
状態でワード線ＷＬをすべて選択状態へ駆動することに
より、テストモード時にメモリセルに対しＬレベルデー
タを書込むことなく、すべてのメモリセルの記憶データ
をＬレベルに強制的に設定することができる。
動した場合、選択ワード線に接続されるメモリセルのデ
ータが、すべてビット線ＢＬおよび／ＢＬ（ＢＬ０，／
ＢＬ０−ＢＬｎ，／ＢＬｎ）の電圧に応じてすべてＬレ
ベルに強制的に設定される。したがって、このビット線
プリチャージ／イコライズ回路１を活性状態に保持した
状態でワード線ＷＬをすべて選択状態へ駆動することに
より、テストモード時にメモリセルに対しＬレベルデー
タを書込むことなく、すべてのメモリセルの記憶データ
をＬレベルに強制的に設定することができる。
【０１３６】ワード線ＷＬを選択状態に保持した状態
で、次いでビット線プリチャージ／イコライズ指示信号
ＢＬＥＱを非活性状態へ駆動し、ビット線プリチャージ
／イコライズ回路１を非活性化する。これにより、ビッ
ト線ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎは、すべて対
応のローカル中間電圧伝達線６ａおよび６ｂから切り離
される。マイクロショートが存在しない場合、したがっ
て、これらのビット線は接地電圧レベルでフローティン
グ状態となる。マイクロショートが存在する場合、選択
ワード線の電圧レベルはＨレベルであるため、選択ワー
ド線ＷＬからマイクロショートを介して対応のビット線
にリーク電流が流れる。このマイクロショートを介して
流れるリーク電流が微小電流であっても、十分長い期
間、このワード線ＷＬを選択状態に保持することによ
り、マイクロショートの存在するビット線ＢＬまたは／
ＢＬと対を成すビット線／ＢＬまたはＢＬとの間に電圧
差を生じさせることができる。ここで、通常、マイクロ
ショートは、ビット線対において一方のビット線におい
て生じる可能性が高い。
で、次いでビット線プリチャージ／イコライズ指示信号
ＢＬＥＱを非活性状態へ駆動し、ビット線プリチャージ
／イコライズ回路１を非活性化する。これにより、ビッ
ト線ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎは、すべて対
応のローカル中間電圧伝達線６ａおよび６ｂから切り離
される。マイクロショートが存在しない場合、したがっ
て、これらのビット線は接地電圧レベルでフローティン
グ状態となる。マイクロショートが存在する場合、選択
ワード線の電圧レベルはＨレベルであるため、選択ワー
ド線ＷＬからマイクロショートを介して対応のビット線
にリーク電流が流れる。このマイクロショートを介して
流れるリーク電流が微小電流であっても、十分長い期
間、このワード線ＷＬを選択状態に保持することによ
り、マイクロショートの存在するビット線ＢＬまたは／
ＢＬと対を成すビット線／ＢＬまたはＢＬとの間に電圧
差を生じさせることができる。ここで、通常、マイクロ
ショートは、ビット線対において一方のビット線におい
て生じる可能性が高い。
【０１３７】次いで、列選択線ＣＳＬ上の列選択信号を
順次選択状態へ駆動し（ビット線関連回路ＢＫ０−ＢＫ
ｎは異なる列アドレスの列選択信号が印加される）、ビ
ット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎの電圧を
順次内部データ線対ＩＯに伝達し、プリアンプ６４によ
り検出する。
順次選択状態へ駆動し（ビット線関連回路ＢＫ０−ＢＫ
ｎは異なる列アドレスの列選択信号が印加される）、ビ
ット線対ＢＬ０，／ＢＬ０−ＢＬｎ，／ＢＬｎの電圧を
順次内部データ線対ＩＯに伝達し、プリアンプ６４によ
り検出する。
【０１３８】マイクロショートによるリーク電流が存在
する場合には、常に、Ｈレベルデータが読出されること
になる。リーク電流経路が存在しない場合、この内部デ
ータ線対ＩＯの内部データ線にはＬレベルデータが伝達
される。プリアンプ６４において、テストモード時、こ
の内部データ線対ＩＯのデータ線がともにＬレベルとな
るのを検出することにより、リーク電流経路が存在しな
いことを検出することができる。
する場合には、常に、Ｈレベルデータが読出されること
になる。リーク電流経路が存在しない場合、この内部デ
ータ線対ＩＯの内部データ線にはＬレベルデータが伝達
される。プリアンプ６４において、テストモード時、こ
の内部データ線対ＩＯのデータ線がともにＬレベルとな
るのを検出することにより、リーク電流経路が存在しな
いことを検出することができる。
【０１３９】ＤＲＡＭにおいては、行選択を指示するロ
ウアクセスコマンドと列選択を指示するコラムアクセス
コマンドとは、時分割的に与えられる。したがって、こ
のロウアクセスコマンドとコラムアクセスコマンドの印
加時間差を外部のテスト装置（測定装置）で調整するこ
とにより、微小リーク電流であっても充分にビット線電
位を上昇させることができる。
ウアクセスコマンドと列選択を指示するコラムアクセス
コマンドとは、時分割的に与えられる。したがって、こ
のロウアクセスコマンドとコラムアクセスコマンドの印
加時間差を外部のテスト装置（測定装置）で調整するこ
とにより、微小リーク電流であっても充分にビット線電
位を上昇させることができる。
【０１４０】図１４は、この発明の実施の形態４におい
て用いられるＢＬＥＱ制御回路の構成の一例を示す図で
ある。図１４において、ＢＬＥＱ制御回路７０は、テス
トモード指示信号ＴＦを受けるインバータ７０ａと、イ
ンバータ７０ａの出力信号とアレイ活性化信号ＡＣＴを
受けるＮＡＮＤ回路７０ｂと、ワード線駆動タイミング
信号ＷＬＸの立上がり（活性化）を所定時間遅延する立
上がり遅延回路７０ｃと、テストモード指示信号ＴＦと
立上がり遅延回路７０ｃの出力信号とを受けるＮＡＮＤ
回路７０ｄと、ＮＡＮＤ回路７０ｂおよび７０ｄの出力
信号を受けてビット線プリチャージ／イコライズ指示信
号ＢＬＥＱを生成するＡＮＤ回路７０ｅを含む。このＡ
ＮＤ回路７０ｅは、ＮＡＮＤ回路７０ｂおよび７０ｄの
出力信号を受けるＮＡＮＤゲート７０ｅａと、ＮＡＮＤ
ゲート７０ｅａの出力信号を反転してビット線プリチャ
ージ／イコライズ指示信号ＢＬＥＱを生成するインバー
タ７０ｅｂを含む。
て用いられるＢＬＥＱ制御回路の構成の一例を示す図で
ある。図１４において、ＢＬＥＱ制御回路７０は、テス
トモード指示信号ＴＦを受けるインバータ７０ａと、イ
ンバータ７０ａの出力信号とアレイ活性化信号ＡＣＴを
受けるＮＡＮＤ回路７０ｂと、ワード線駆動タイミング
信号ＷＬＸの立上がり（活性化）を所定時間遅延する立
上がり遅延回路７０ｃと、テストモード指示信号ＴＦと
立上がり遅延回路７０ｃの出力信号とを受けるＮＡＮＤ
回路７０ｄと、ＮＡＮＤ回路７０ｂおよび７０ｄの出力
信号を受けてビット線プリチャージ／イコライズ指示信
号ＢＬＥＱを生成するＡＮＤ回路７０ｅを含む。このＡ
ＮＤ回路７０ｅは、ＮＡＮＤ回路７０ｂおよび７０ｄの
出力信号を受けるＮＡＮＤゲート７０ｅａと、ＮＡＮＤ
ゲート７０ｅａの出力信号を反転してビット線プリチャ
ージ／イコライズ指示信号ＢＬＥＱを生成するインバー
タ７０ｅｂを含む。
【０１４１】微小リーク電流を検出するモード以外にお
いては、テストモード指示信号ＴＦは、Ｌレベルであ
る。この状態においては、インバータ７０ａの出力信号
がＨレベルとなり、ＮＡＮＤ回路７０ｂがインバータと
して動作する。一方、テストモード指示信号ＴＦがＬレ
ベルであり、ＮＡＮＤ回路７０ｄの出力信号はＨレベル
に保持される。アレイ活性化信号ＡＣＴが活性化されＨ
レベルに立上がると、ＮＡＮＤ回路７０ｂの出力信号が
Ｌレベルに立下り、応じてＡＮＤ回路７０ｅからのビッ
ト線プリチャージ／イコライズ指示信号ＢＬＥＱがＬレ
ベルに立下がり、ビット線のプリチャージ／イコライズ
動作が完了する。
いては、テストモード指示信号ＴＦは、Ｌレベルであ
る。この状態においては、インバータ７０ａの出力信号
がＨレベルとなり、ＮＡＮＤ回路７０ｂがインバータと
して動作する。一方、テストモード指示信号ＴＦがＬレ
ベルであり、ＮＡＮＤ回路７０ｄの出力信号はＨレベル
に保持される。アレイ活性化信号ＡＣＴが活性化されＨ
レベルに立上がると、ＮＡＮＤ回路７０ｂの出力信号が
Ｌレベルに立下り、応じてＡＮＤ回路７０ｅからのビッ
ト線プリチャージ／イコライズ指示信号ＢＬＥＱがＬレ
ベルに立下がり、ビット線のプリチャージ／イコライズ
動作が完了する。
【０１４２】一方、テストモード指示信号ＴＦがＨレベ
ルのときには、インバータ７０ａの出力信号がＬレベル
となり、ＮＡＮＤ回路７０ｂの出力信号がＨレベルに固
定される。アレイ活性化信号ＡＣＴの活性化にしたがっ
て、ワード線駆動タイミング信号ＷＬＸが活性化される
と、立上がり遅延回路７０ｃの有する遅延時間が経過
後、ＮＡＮＤ回路７０ｄの出力信号がＬレベルとなり、
応じてＡＮＤ回路７０ｅからのビット線プリチャージ／
イコライズ指示信号ＢＬＥＱがＬレベルに立下がる。
ルのときには、インバータ７０ａの出力信号がＬレベル
となり、ＮＡＮＤ回路７０ｂの出力信号がＨレベルに固
定される。アレイ活性化信号ＡＣＴの活性化にしたがっ
て、ワード線駆動タイミング信号ＷＬＸが活性化される
と、立上がり遅延回路７０ｃの有する遅延時間が経過
後、ＮＡＮＤ回路７０ｄの出力信号がＬレベルとなり、
応じてＡＮＤ回路７０ｅからのビット線プリチャージ／
イコライズ指示信号ＢＬＥＱがＬレベルに立下がる。
【０１４３】したがって、このテストモード時におい
て、ワード線ＷＬを選択状態に保持した状態で、ビット
線のプリチャージ／イコライズを行ない、メモリセルの
記憶データにかかわらず、ビット線ＢＬおよび／ＢＬを
すべてＬレベルに設定することができる。
て、ワード線ＷＬを選択状態に保持した状態で、ビット
線のプリチャージ／イコライズを行ない、メモリセルの
記憶データにかかわらず、ビット線ＢＬおよび／ＢＬを
すべてＬレベルに設定することができる。
【０１４４】この立上がり遅延回路７０ｃの有する遅延
時間もまた変更可能に設定されてもよい。
時間もまた変更可能に設定されてもよい。
【０１４５】このビット線プリチャージ／イコライズ指
示信号ＢＬＥＱの活性化は、テストモード指示信号ＴＦ
がＬレベルのときには、アレイ活性化信号ＡＣＴに従っ
て行なわれ、一方、テストモード指示信号ＴＦがＨレベ
ルのときには、ワード線駆動タイミング信号ＷＬＸの非
活性化に従って行なわれる。これにより、いずれの動作
モードにおいても、ワード線が非選択状態へ駆動された
後に、ビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱを活性化することができる。
示信号ＢＬＥＱの活性化は、テストモード指示信号ＴＦ
がＬレベルのときには、アレイ活性化信号ＡＣＴに従っ
て行なわれ、一方、テストモード指示信号ＴＦがＨレベ
ルのときには、ワード線駆動タイミング信号ＷＬＸの非
活性化に従って行なわれる。これにより、いずれの動作
モードにおいても、ワード線が非選択状態へ駆動された
後に、ビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱを活性化することができる。
【０１４６】図１５は、この発明の実施の形態４におけ
るワード線駆動タイミング信号ＷＬＸを発生する部分の
構成の一例を示す図である。図１５において、ワード線
駆動タイミング信号発生部７２は、テストモード指示信
号ＴＦを受けるインバータ７２ａと、ビット線プリチャ
ージ／イコライズ指示信号ＢＬＥＱを反転しかつ所定時
間遅延する反転遅延回路７２ｂと、アレイ活性化信号Ａ
ＣＴと反転遅延回路７２ｂの出力信号とを受けるＡＮＤ
回路７２ｃと、インバータ７２ａの出力信号とＡＮＤ回
路７２ｃの出力信号とを受けるＡＮＤ回路７２ｅと、ア
レイ活性化信号ＡＣＴとテストモード指示信号ＴＦとを
受けるＡＮＤ回路７２ｄと、ＡＮＤ回路７２ｄおよび７
２ｅの出力信号を受けてワード線駆動タイミング信号Ｗ
ＬＸを生成するＯＲ回路７２Ｆを含む。
るワード線駆動タイミング信号ＷＬＸを発生する部分の
構成の一例を示す図である。図１５において、ワード線
駆動タイミング信号発生部７２は、テストモード指示信
号ＴＦを受けるインバータ７２ａと、ビット線プリチャ
ージ／イコライズ指示信号ＢＬＥＱを反転しかつ所定時
間遅延する反転遅延回路７２ｂと、アレイ活性化信号Ａ
ＣＴと反転遅延回路７２ｂの出力信号とを受けるＡＮＤ
回路７２ｃと、インバータ７２ａの出力信号とＡＮＤ回
路７２ｃの出力信号とを受けるＡＮＤ回路７２ｅと、ア
レイ活性化信号ＡＣＴとテストモード指示信号ＴＦとを
受けるＡＮＤ回路７２ｄと、ＡＮＤ回路７２ｄおよび７
２ｅの出力信号を受けてワード線駆動タイミング信号Ｗ
ＬＸを生成するＯＲ回路７２Ｆを含む。
【０１４７】テストモード指示信号ＴＦがＬレベルのと
きには、インバータ７２ａの出力信号はＨレベルであ
り、ＡＮＤ回路７２ｅがイネーブルされ、ＡＮＤ回路７
２ｄがディスエーブルされる。アレイ活性化信号ＡＣＴ
が活性化され、ビット線プリチャージ／イコライズ指示
信号ＢＬＥＱがＬレベルとなり、反転遅延回路７２ｂの
有する遅延時間が経過すると、この反転遅延回路７２ｂ
の出力信号がＨレベルとなる。応じて、ＡＮＤ回路７２
ｃの出力信号がＨレベルとなり、ＯＲ回路７２ｆからの
ワード線駆動タイミング信号ＷＬＸがＨレベルへ駆動さ
れる。
きには、インバータ７２ａの出力信号はＨレベルであ
り、ＡＮＤ回路７２ｅがイネーブルされ、ＡＮＤ回路７
２ｄがディスエーブルされる。アレイ活性化信号ＡＣＴ
が活性化され、ビット線プリチャージ／イコライズ指示
信号ＢＬＥＱがＬレベルとなり、反転遅延回路７２ｂの
有する遅延時間が経過すると、この反転遅延回路７２ｂ
の出力信号がＨレベルとなる。応じて、ＡＮＤ回路７２
ｃの出力信号がＨレベルとなり、ＯＲ回路７２ｆからの
ワード線駆動タイミング信号ＷＬＸがＨレベルへ駆動さ
れる。
【０１４８】テストモード指示信号ＴＦがＨレベルのと
きには、インバータ７２ｅの出力信号はＬレベルとな
り、ＡＮＤ回路７２ｅの出力信号がＬレベルとなる。一
方、ＡＮＤ回路７２ｄがイネーブルされ、アレイ活性化
信号ＡＣＴが活性化されると、ＯＲ回路７２ｆからのワ
ード線駆動タイミング信号ＷＬＸがＨレベルの活性状態
へ駆動される。
きには、インバータ７２ｅの出力信号はＬレベルとな
り、ＡＮＤ回路７２ｅの出力信号がＬレベルとなる。一
方、ＡＮＤ回路７２ｄがイネーブルされ、アレイ活性化
信号ＡＣＴが活性化されると、ＯＲ回路７２ｆからのワ
ード線駆動タイミング信号ＷＬＸがＨレベルの活性状態
へ駆動される。
【０１４９】テストモード指示信号ＴＦのＨレベルおよ
びＬレベルにかかわらず、アレイ活性化信号ＡＣＴがＬ
レベルの非活性状態へ駆動されると、ワード線駆動タイ
ミング信号ＷＬＸも応じて非活性状態へ駆動される。
びＬレベルにかかわらず、アレイ活性化信号ＡＣＴがＬ
レベルの非活性状態へ駆動されると、ワード線駆動タイ
ミング信号ＷＬＸも応じて非活性状態へ駆動される。
【０１５０】図１６は、この発明の実施の形態４におけ
るセンスアンプ活性化信号ＳＡおよび／ＳＡを発生する
部分の構成の一例を示す図である。図１６において、セ
ンスアンプ活性化信号発生部７４は、ワード線駆動タイ
ミング信号ＷＬＸを所定時間遅延しかつ反転する反転遅
延回路７４ａと、テストモード指示信号ＴＦと反転遅延
回路７４ｂの出力信号とを受けてセンスアンプ活性化信
号ＳＡを生成するＮＯＲ回路７４ｂと、ＮＯＲ回路７４
ｂの出力信号を反転してセンスアンプ活性化信号／ＳＡ
を生成するインバータ７４ｃを含む。このインバータ７
４ｃは、遅延インバータであり、センスアンプ活性化信
号ＳＡが活性化された後に、センスアンプ活性化信号／
ＳＡを活性化する。これらのセンスアンプ活性化信号Ｓ
Ａおよび／ＳＡは図１１に示すセンスアンプ活性化トラ
ンジスタ５８および５７へそれぞれ与えられる。
るセンスアンプ活性化信号ＳＡおよび／ＳＡを発生する
部分の構成の一例を示す図である。図１６において、セ
ンスアンプ活性化信号発生部７４は、ワード線駆動タイ
ミング信号ＷＬＸを所定時間遅延しかつ反転する反転遅
延回路７４ａと、テストモード指示信号ＴＦと反転遅延
回路７４ｂの出力信号とを受けてセンスアンプ活性化信
号ＳＡを生成するＮＯＲ回路７４ｂと、ＮＯＲ回路７４
ｂの出力信号を反転してセンスアンプ活性化信号／ＳＡ
を生成するインバータ７４ｃを含む。このインバータ７
４ｃは、遅延インバータであり、センスアンプ活性化信
号ＳＡが活性化された後に、センスアンプ活性化信号／
ＳＡを活性化する。これらのセンスアンプ活性化信号Ｓ
Ａおよび／ＳＡは図１１に示すセンスアンプ活性化トラ
ンジスタ５８および５７へそれぞれ与えられる。
【０１５１】テストモード指示信号ＴＦがＬレベルのと
きには、ＮＯＲ回路７４ｂがインバータとして動作し、
反転遅延回路７４ａの出力信号が、ワード線駆動タイミ
ング信号ＷＬＸの活性化に応答してＬレベルに立下がる
と、センスアンプ活性化信号ＳＡが活性状態のＨレベル
へ駆動され、またインバータ７４ｃからのセンスアンプ
活性化信号／ＳＡがＬレベルの活性状態へ駆動される。
ワード線駆動タイミング信号ＷＬＸが非活性状態とされ
た後、センスアンプ活性化信号ＳＡおよび／ＳＡが非活
性化される。
きには、ＮＯＲ回路７４ｂがインバータとして動作し、
反転遅延回路７４ａの出力信号が、ワード線駆動タイミ
ング信号ＷＬＸの活性化に応答してＬレベルに立下がる
と、センスアンプ活性化信号ＳＡが活性状態のＨレベル
へ駆動され、またインバータ７４ｃからのセンスアンプ
活性化信号／ＳＡがＬレベルの活性状態へ駆動される。
ワード線駆動タイミング信号ＷＬＸが非活性状態とされ
た後、センスアンプ活性化信号ＳＡおよび／ＳＡが非活
性化される。
【０１５２】テストモード指示信号ＴＦがＨレベルのと
きには、ＮＯＲ回路７４ｂからのセンスアンプ活性化信
号ＳＡはＬレベル、インバータ７４ｃからのセンスアン
プ活性化信号／ＳＡはＨレベルであり、センスアンプは
非活性状態を維持する。すなわち、このテストモード時
においては、センス動作は行なわれない。ビット線に生
じた電位差を内部データ線に伝達する。これにより、マ
イクロショートが存在せず、ビット線ＢＬおよび／ＢＬ
が共に接地電位に保持される場合において、センスアン
プが誤動作して、正確な検出動作が行なわれなくなるの
を防止する。
きには、ＮＯＲ回路７４ｂからのセンスアンプ活性化信
号ＳＡはＬレベル、インバータ７４ｃからのセンスアン
プ活性化信号／ＳＡはＨレベルであり、センスアンプは
非活性状態を維持する。すなわち、このテストモード時
においては、センス動作は行なわれない。ビット線に生
じた電位差を内部データ線に伝達する。これにより、マ
イクロショートが存在せず、ビット線ＢＬおよび／ＢＬ
が共に接地電位に保持される場合において、センスアン
プが誤動作して、正確な検出動作が行なわれなくなるの
を防止する。
【０１５３】なお、この図１６に示すセンスアンプ活性
化信号発生部７４においても、反転遅延回路７４ａは、
立上がり遅延回路と反転回路の組合せであってもよい。
単に、センス動作タイミングをワード線活性化タイミン
グに対して遅延するだけであり、このセンスアンプ活性
化信号の非活性化時には、ワード線非活性化後高速でセ
ンスアンプを非活性化する。
化信号発生部７４においても、反転遅延回路７４ａは、
立上がり遅延回路と反転回路の組合せであってもよい。
単に、センス動作タイミングをワード線活性化タイミン
グに対して遅延するだけであり、このセンスアンプ活性
化信号の非活性化時には、ワード線非活性化後高速でセ
ンスアンプを非活性化する。
【０１５４】またこれに代えて、アレイ活性化信号ＡＣ
ＴとＮＯＲ回路７４ｂの出力信号のＡＮＤにより、セン
スアンプ活性化信号ＳＡが生成されてもよい。
ＴとＮＯＲ回路７４ｂの出力信号のＡＮＤにより、セン
スアンプ活性化信号ＳＡが生成されてもよい。
【０１５５】センスアンプ駆動信号ＳＰおよびＳＮは、
この実施の形態４においては、ビット線プリチャージ／
イコライズ指示信号ＢＬＥＱ（センスアンププリチャー
ジ指示信号ＳＡＥＱ）に従って、中間電圧ＶＢＬレベル
に駆動される。センスアンプのプリチャージ電圧も、同
じメイン中間電圧伝達線５から伝達される場合、センス
アンプ駆動信号ＳＰおよびＳＮも接地電圧レベルに駆動
される。これにより、テストモード時において、センス
アンプを非活性状態に保持し、ビット線において生じた
微小リーク電流による電圧差を、正確に内部データ線対
に伝達することができる。
この実施の形態４においては、ビット線プリチャージ／
イコライズ指示信号ＢＬＥＱ（センスアンププリチャー
ジ指示信号ＳＡＥＱ）に従って、中間電圧ＶＢＬレベル
に駆動される。センスアンプのプリチャージ電圧も、同
じメイン中間電圧伝達線５から伝達される場合、センス
アンプ駆動信号ＳＰおよびＳＮも接地電圧レベルに駆動
される。これにより、テストモード時において、センス
アンプを非活性状態に保持し、ビット線において生じた
微小リーク電流による電圧差を、正確に内部データ線対
に伝達することができる。
【０１５６】図１７は、アドレス信号に関連する部分の
構成を概略的に示す図である。図１７において、ロウア
ドレス発生部は、外部からのアドレス信号ＡＤを取込む
アドレス入力回路７６と、アドレス入力回路７６からの
内部アドレス信号をバッファ処理しかつラッチして相補
内部ロウアドレス信号ＲＡＤｉｎおよび／ＲＡＤｉｎを
生成するロウアドレスバッファ／ラッチ７７を含む。こ
のロウアドレスバッファ／ラッチ７７へは、テストモー
ド指示信号ＴＦが与えられる。
構成を概略的に示す図である。図１７において、ロウア
ドレス発生部は、外部からのアドレス信号ＡＤを取込む
アドレス入力回路７６と、アドレス入力回路７６からの
内部アドレス信号をバッファ処理しかつラッチして相補
内部ロウアドレス信号ＲＡＤｉｎおよび／ＲＡＤｉｎを
生成するロウアドレスバッファ／ラッチ７７を含む。こ
のロウアドレスバッファ／ラッチ７７へは、テストモー
ド指示信号ＴＦが与えられる。
【０１５７】テストモード指示信号ＴＦがＨレベルのと
きには、ロウアドレスバッファ／ラッチ７７は内部ロウ
アドレス信号ＲＡＤｉｎおよび／ＲＡＤｉｎをともにＨ
レベルの選択状態に設定し、これにより、ワード線ＷＬ
をすべて選択状態に駆動する（ブロック分割構成の場
合、一つのメモリブロックにおける全てのワード線）。
きには、ロウアドレスバッファ／ラッチ７７は内部ロウ
アドレス信号ＲＡＤｉｎおよび／ＲＡＤｉｎをともにＨ
レベルの選択状態に設定し、これにより、ワード線ＷＬ
をすべて選択状態に駆動する（ブロック分割構成の場
合、一つのメモリブロックにおける全てのワード線）。
【０１５８】アドレス入力回路７６からの内部列アドレ
ス信号はコラム系回路（コラムアドレスバッファ／ラッ
チ）などへ与えられ、列選択時に使用される。
ス信号はコラム系回路（コラムアドレスバッファ／ラッ
チ）などへ与えられ、列選択時に使用される。
【０１５９】このロウアドレスバッファ／ラッチ７７に
テストモード指示信号ＴＦを与えることにより、容易
に、（一つのメモリブロックにおいて）ワード線をすべ
て選択状態に駆動することができる。このロウアドレス
バッファ／ラッチ７７は、アレイ活性化信号ＡＣＴの活
性化時、アドレス入力回路７６からのアドレス信号を取
込みラッチする。
テストモード指示信号ＴＦを与えることにより、容易
に、（一つのメモリブロックにおいて）ワード線をすべ
て選択状態に駆動することができる。このロウアドレス
バッファ／ラッチ７７は、アレイ活性化信号ＡＣＴの活
性化時、アドレス入力回路７６からのアドレス信号を取
込みラッチする。
【０１６０】図１８は、メモリアレイ部の構成を概略的
に示す図である。メモリアレイは複数のメモリアレイブ
ロックに分割されるが、図１８においては、２つのメモ
リアレイブロック８０ｉおよび８０ｊを代表的に示す。
に示す図である。メモリアレイは複数のメモリアレイブ
ロックに分割されるが、図１８においては、２つのメモ
リアレイブロック８０ｉおよび８０ｊを代表的に示す。
【０１６１】これらのメモリアレイブロック８０ｉおよ
び８０ｊの間にセンスアンプ帯８２ｊが配置される。こ
のセンスアンプ帯８２ｊには、メモリアレイブロック８
０ｉおよび８０ｊの各列（ビット線対）に対応して設け
られるセンスアンプと、各センスアンプの共通ビット線
を中間電圧レベルにプリチャージするビット線プリチャ
ージ／イコライズ回路と、センスアンプ駆動信号線を中
間電圧レベルにプリチャージしかつイコライズするセン
スプリチャージ／イコライズ回路が設けられている。ま
た、このセンスアンプ帯８４ｊにおいては、列選択を行
なうための列選択ゲートが配置されている。
び８０ｊの間にセンスアンプ帯８２ｊが配置される。こ
のセンスアンプ帯８２ｊには、メモリアレイブロック８
０ｉおよび８０ｊの各列（ビット線対）に対応して設け
られるセンスアンプと、各センスアンプの共通ビット線
を中間電圧レベルにプリチャージするビット線プリチャ
ージ／イコライズ回路と、センスアンプ駆動信号線を中
間電圧レベルにプリチャージしかつイコライズするセン
スプリチャージ／イコライズ回路が設けられている。ま
た、このセンスアンプ帯８４ｊにおいては、列選択を行
なうための列選択ゲートが配置されている。
【０１６２】センスアンプ帯８２ｊはビット線分離回路
８４ｉを介してメモリアレイブロック８０ｉに接続さ
れ、また、センスアンプ帯８２ｊは、ビット線分離回路
８４ｊを介してメモリアレイブロック８０ｊに結合され
る。
８４ｉを介してメモリアレイブロック８０ｉに接続さ
れ、また、センスアンプ帯８２ｊは、ビット線分離回路
８４ｊを介してメモリアレイブロック８０ｊに結合され
る。
【０１６３】ビット線分離回路８４ｉおよび８４ｊは、
それぞれ、メモリアレイブロック８０ｉおよび８０ｊそ
れぞれの各ビット線対に対応して設けられるビット線分
離ゲートを含む。
それぞれ、メモリアレイブロック８０ｉおよび８０ｊそ
れぞれの各ビット線対に対応して設けられるビット線分
離ゲートを含む。
【０１６４】ビット線分離回路８４ｉに対しては、アレ
イ活性化信号ＡＣＴとアレイブロック指示信号ＢＳｊを
受けるＮＡＮＤ回路８７ｉが設けられ、ビット線分離回
路８４ｊに対しては、アレイ活性化信号ＡＣＴとアレイ
ブロック指示信号ＢＳｉを受けるＮＡＮＤ回路８７ｊが
設けられる。ＮＡＮＤ回路８７ｉおよび８７ｊは、それ
ぞれレベル変換機能を有し、Ｈレベルが高電圧レベルの
ビット線分離指示信号ＢＩＬｉおよびＢＩＬｊをそれぞ
れ生成してビット線分離回路８４ｉおよび８４ｊへ与え
る。
イ活性化信号ＡＣＴとアレイブロック指示信号ＢＳｊを
受けるＮＡＮＤ回路８７ｉが設けられ、ビット線分離回
路８４ｊに対しては、アレイ活性化信号ＡＣＴとアレイ
ブロック指示信号ＢＳｉを受けるＮＡＮＤ回路８７ｊが
設けられる。ＮＡＮＤ回路８７ｉおよび８７ｊは、それ
ぞれレベル変換機能を有し、Ｈレベルが高電圧レベルの
ビット線分離指示信号ＢＩＬｉおよびＢＩＬｊをそれぞ
れ生成してビット線分離回路８４ｉおよび８４ｊへ与え
る。
【０１６５】ブロック指示信号ＢＳｉおよびＢＳｊは、
図１７に示すアドレス入力回路７６からのブロックアド
レス信号をデコードして生成される信号であり、ブロッ
ク指示信号ＢＳｉが活性化時メモリアレイブロック８０
ｉを指定し、ブロック指示信号ＢＳｉが、活性化時メモ
リアレイブロック８０ｊを指定する。
図１７に示すアドレス入力回路７６からのブロックアド
レス信号をデコードして生成される信号であり、ブロッ
ク指示信号ＢＳｉが活性化時メモリアレイブロック８０
ｉを指定し、ブロック指示信号ＢＳｉが、活性化時メモ
リアレイブロック８０ｊを指定する。
【０１６６】したがって、このセンスアンプ帯８２ｊを
共有するメモリアレイブロック８０ｉおよび８０ｊの一
方においてワード線選択が行なわれる場合、他方のメモ
リアレイブロックは、ビット線分離回路によりセンスア
ンプ帯８２ａから分離される。すなわち、ブロック指示
信号ＢＳｊがＨレベルとなり、メモリアレイブロック８
０ｊが指定された場合には、ビット線分離指示信号ＢＩ
ＬｉがＬレベルとなり、ビット線分離回路８４ｉが非導
通状態となる。一方、アレイブロック指示信号ＢＳｉが
Ｈレベルとなり、メモリアレイブロック８０ｉが指定さ
れた場合には、ビット線分離指示信号ＢＩＬｊがＬレベ
ルとなり、ビット線分離回路８４ｊが、非導通状態とな
り、メモリアレイブロック８０ｊがセンスアンプ帯８２
ｉから分離される。
共有するメモリアレイブロック８０ｉおよび８０ｊの一
方においてワード線選択が行なわれる場合、他方のメモ
リアレイブロックは、ビット線分離回路によりセンスア
ンプ帯８２ａから分離される。すなわち、ブロック指示
信号ＢＳｊがＨレベルとなり、メモリアレイブロック８
０ｊが指定された場合には、ビット線分離指示信号ＢＩ
ＬｉがＬレベルとなり、ビット線分離回路８４ｉが非導
通状態となる。一方、アレイブロック指示信号ＢＳｉが
Ｈレベルとなり、メモリアレイブロック８０ｉが指定さ
れた場合には、ビット線分離指示信号ＢＩＬｊがＬレベ
ルとなり、ビット線分離回路８４ｊが、非導通状態とな
り、メモリアレイブロック８０ｊがセンスアンプ帯８２
ｉから分離される。
【０１６７】メモリアレイブロック８０ｉおよび８０ｊ
それぞれに対応してロウデコーダ８６ｉおよび８６ｊが
設けられる。これらのロウデコーダ８６ｉおよび８６ｊ
はそれぞれメモリアレイブロック指示信号ＢＳｉおよび
ＢＳｊの活性化時活性化され、図１７に示すロウアドレ
スバッファ／ラッチ７７からの内部ロウアドレス信号Ｒ
ＡＤｉｎおよび／ＲＡＤｉｎをデコードし、対応のメモ
リアレイブロック８０ｉおよび８０ｊにおけるアドレス
指定された行に対応するワード線を選択状態へ駆動す
る。
それぞれに対応してロウデコーダ８６ｉおよび８６ｊが
設けられる。これらのロウデコーダ８６ｉおよび８６ｊ
はそれぞれメモリアレイブロック指示信号ＢＳｉおよび
ＢＳｊの活性化時活性化され、図１７に示すロウアドレ
スバッファ／ラッチ７７からの内部ロウアドレス信号Ｒ
ＡＤｉｎおよび／ＲＡＤｉｎをデコードし、対応のメモ
リアレイブロック８０ｉおよび８０ｊにおけるアドレス
指定された行に対応するワード線を選択状態へ駆動す
る。
【０１６８】したがって、このメモリアレイブロック８
０ｉにおいて微小リーク電流検出を行なう場合、このメ
モリアレイブロック８０ｉはセンスアンプ帯８２ｊに接
続され、ロウデコーダ８６ｉが、ロウアドレス信号ＲＡ
Ｄｉｎおよび／ＲＡＤｉｎに従って、メモリアレイブロ
ック８０ｉ内のすべてのワード線を選択状態へ駆動す
る。この状態においてはビット線分離回路８４ｊは非導
通状態にある。
０ｉにおいて微小リーク電流検出を行なう場合、このメ
モリアレイブロック８０ｉはセンスアンプ帯８２ｊに接
続され、ロウデコーダ８６ｉが、ロウアドレス信号ＲＡ
Ｄｉｎおよび／ＲＡＤｉｎに従って、メモリアレイブロ
ック８０ｉ内のすべてのワード線を選択状態へ駆動す
る。この状態においてはビット線分離回路８４ｊは非導
通状態にある。
【０１６９】したがって、メモリアレイブロック単位
で、ビット線−ワード線間のショートを検出することが
できる。
で、ビット線−ワード線間のショートを検出することが
できる。
【０１７０】このメモリアレイブロック単位で微小電流
の検出を行なう場合、不良救済もブロック単位で行なわ
れてもよく、メモリアレイブロック内の所定数の列群単
位で不良救済が行なわれてもよい。メモリセルデータを
列単位で読み出すため、ビット線短絡不良の位置を特定
することができる。
の検出を行なう場合、不良救済もブロック単位で行なわ
れてもよく、メモリアレイブロック内の所定数の列群単
位で不良救済が行なわれてもよい。メモリセルデータを
列単位で読み出すため、ビット線短絡不良の位置を特定
することができる。
【０１７１】なお、センスアンプ帯８２ｊに与えられる
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱな
らびにセンスアンプ駆動信号ＳＰおよびＳＮは、アレイ
ブロック指示信号ＢＳｉおよびＢＳｊの一方が活性状態
のときに、それぞれ先の図１４から図１６において示し
た回路からの信号に従って活性／非活性化される。
ビット線プリチャージ／イコライズ指示信号ＢＬＥＱな
らびにセンスアンプ駆動信号ＳＰおよびＳＮは、アレイ
ブロック指示信号ＢＳｉおよびＢＳｊの一方が活性状態
のときに、それぞれ先の図１４から図１６において示し
た回路からの信号に従って活性／非活性化される。
【０１７２】図１９は、図１２に示すプリアンプ６４の
構成の一例を示す図である。図１９において、プリアン
プ６４は、電源ノードとノードＮＤ１０の間に接続され
かつそのゲートがノードＮＤ１１に接続されるＰチャネ
ルＭＯＳトランジスタ６４ａと、電源ノードとノードＮ
Ｄ１１の間に接続されかつそのゲートがノードＮＤ１０
に接続されるＰチャネルＭＯＳトランジスタ６４ｂと、
電源ノードとノードＮＤ１０の間に接続されかつそのゲ
ートがノードＮＤ１０に接続されるＰチャネルＭＯＳト
ランジスタ６４ｃと、電源ノードとノードＮＤ１１の間
に接続されかつそのゲートがノードＮＤ１１に接続され
るＰチャネルＭＯＳトランジスタ６４ｄと、ノードＮＤ
１０にその一方導通ノードが接続されかつそのゲートが
内部データ線ＩＯＬに接続されるＮチャネルＭＯＳトラ
ンジスタ６４ｅと、ノードＮＤ１１にその一方導通ノー
ドが接続されかつそのゲートが内部データ線／ＩＯＬに
接続されるＮチャネルＭＯＳトランジスタ６４ｆと、Ｍ
ＯＳトランジスタ６４ｅおよび６４ｆのそれぞれの他方
導通ノードと接地ノードの間に接続されかつそのゲート
にプリアンプイネーブル信号ＰＡＥを受けるＮチャネル
ＭＯＳトランジスタ６４ｇと、ノードＮＤ１０の信号を
反転して内部読出データＯＵＴを生成するインバータ６
４ｈと、ノードＮＤ１１の信号を反転して補の内部読出
データ／ＯＵＴを生成するインバータ６４ｉを含む。
構成の一例を示す図である。図１９において、プリアン
プ６４は、電源ノードとノードＮＤ１０の間に接続され
かつそのゲートがノードＮＤ１１に接続されるＰチャネ
ルＭＯＳトランジスタ６４ａと、電源ノードとノードＮ
Ｄ１１の間に接続されかつそのゲートがノードＮＤ１０
に接続されるＰチャネルＭＯＳトランジスタ６４ｂと、
電源ノードとノードＮＤ１０の間に接続されかつそのゲ
ートがノードＮＤ１０に接続されるＰチャネルＭＯＳト
ランジスタ６４ｃと、電源ノードとノードＮＤ１１の間
に接続されかつそのゲートがノードＮＤ１１に接続され
るＰチャネルＭＯＳトランジスタ６４ｄと、ノードＮＤ
１０にその一方導通ノードが接続されかつそのゲートが
内部データ線ＩＯＬに接続されるＮチャネルＭＯＳトラ
ンジスタ６４ｅと、ノードＮＤ１１にその一方導通ノー
ドが接続されかつそのゲートが内部データ線／ＩＯＬに
接続されるＮチャネルＭＯＳトランジスタ６４ｆと、Ｍ
ＯＳトランジスタ６４ｅおよび６４ｆのそれぞれの他方
導通ノードと接地ノードの間に接続されかつそのゲート
にプリアンプイネーブル信号ＰＡＥを受けるＮチャネル
ＭＯＳトランジスタ６４ｇと、ノードＮＤ１０の信号を
反転して内部読出データＯＵＴを生成するインバータ６
４ｈと、ノードＮＤ１１の信号を反転して補の内部読出
データ／ＯＵＴを生成するインバータ６４ｉを含む。
【０１７３】ＭＯＳトランジスタ６４ｃおよび６４ｄ
は、プルアップトランジスタであり、そのチャネル抵抗
は十分大きい。これらのＭＯＳトランジスタ６４ｃおよ
び６４ｄは、ノードＮＤ１０およびＮＤ１１のラッチ能
力を弱めるために設けられている。
は、プルアップトランジスタであり、そのチャネル抵抗
は十分大きい。これらのＭＯＳトランジスタ６４ｃおよ
び６４ｄは、ノードＮＤ１０およびＮＤ１１のラッチ能
力を弱めるために設けられている。
【０１７４】内部データ線ＩＯＬおよび／ＩＯＬは、先
の１２に示す内部データ線対ＩＯを構成する。
の１２に示す内部データ線対ＩＯを構成する。
【０１７５】プリアンプイネーブル信号ＰＡＥがＬレベ
ルのときには、ＭＯＳトランジスタ６４ｇがオフ状態で
あり、ノードＮＤ１０およびＮＤ１１は、ＭＯＳトラン
ジスタ６４ｃおよび６４ｄにより、電源電圧ＶＣＣレベ
ル（ＶＣＣ−Ｖｔｈｐ）に保持され、インバータ６４ｈ
および６４ｉからの内部読出データＯＵＴおよび／ＯＵ
ＴはともにＬレベルである。
ルのときには、ＭＯＳトランジスタ６４ｇがオフ状態で
あり、ノードＮＤ１０およびＮＤ１１は、ＭＯＳトラン
ジスタ６４ｃおよび６４ｄにより、電源電圧ＶＣＣレベ
ル（ＶＣＣ−Ｖｔｈｐ）に保持され、インバータ６４ｈ
および６４ｉからの内部読出データＯＵＴおよび／ＯＵ
ＴはともにＬレベルである。
【０１７６】プリアンプイネーブル信号ＰＡＥがＨレベ
ルとなると、ＭＯＳトランジスタ６４ｇがオン状態とな
り、ＭＯＳトランジスタ６４ｅおよび６４ｆが、内部デ
ータ線ＩＯＬおよび／ＩＯＬの信号に従って差動増幅動
作を行なう。内部データ線ＩＯＬの信号電位が、内部デ
ータ線／ＩＯＬの信号電位よりも高い場合には、ＭＯＳ
トランジスタ６４ｅを介して多くの電流が流れ、ノード
ＮＤ１０の電圧レベルが低下する。応じてＭＯＳトラン
ジスタ６４ｂのコンダクタンスが大きくなり、ノードＮ
Ｄ１１が充電され、その電圧レベルがプリチャージレベ
ルから電源電圧レベルにまで上昇する。応じてＭＯＳト
ランジスタ６４ａはオフ状態となり、ノードＮＤ１０
は、ＭＯＳトランジスタ６４ｅおよび６４ｇを介して放
電され、その電圧レベルが低下する。ここでＭＯＳトラ
ンジスタ６４ｃおよび６４ｄは、単なるプルアップトラ
ンジスタであり、ＭＯＳトランジスタ６４ａおよび６４
ｂの増幅動作に対しては影響を及ぼさない。ノードＮＤ
１０が、Ｌレベル、ノードＮＤ１１がＨレベルとなり、
応じて内部読出データＯＵＴおよび／ＯＵＴがそれぞれ
ＬレベルおよびＨレベルとなる。
ルとなると、ＭＯＳトランジスタ６４ｇがオン状態とな
り、ＭＯＳトランジスタ６４ｅおよび６４ｆが、内部デ
ータ線ＩＯＬおよび／ＩＯＬの信号に従って差動増幅動
作を行なう。内部データ線ＩＯＬの信号電位が、内部デ
ータ線／ＩＯＬの信号電位よりも高い場合には、ＭＯＳ
トランジスタ６４ｅを介して多くの電流が流れ、ノード
ＮＤ１０の電圧レベルが低下する。応じてＭＯＳトラン
ジスタ６４ｂのコンダクタンスが大きくなり、ノードＮ
Ｄ１１が充電され、その電圧レベルがプリチャージレベ
ルから電源電圧レベルにまで上昇する。応じてＭＯＳト
ランジスタ６４ａはオフ状態となり、ノードＮＤ１０
は、ＭＯＳトランジスタ６４ｅおよび６４ｇを介して放
電され、その電圧レベルが低下する。ここでＭＯＳトラ
ンジスタ６４ｃおよび６４ｄは、単なるプルアップトラ
ンジスタであり、ＭＯＳトランジスタ６４ａおよび６４
ｂの増幅動作に対しては影響を及ぼさない。ノードＮＤ
１０が、Ｌレベル、ノードＮＤ１１がＨレベルとなり、
応じて内部読出データＯＵＴおよび／ＯＵＴがそれぞれ
ＬレベルおよびＨレベルとなる。
【０１７７】したがって、内部データ線ＩＯＬおよび／
ＩＯＬに差動データが伝達される場合には、正確に、内
部読出データを生成することができ、微小リーク電流に
より、ビット線電圧が上昇し、内部データ線ＩＯＬおよ
び／ＩＯＬの電圧レベルが変化した場合、正確に内部読
出データＯＵＴおよび／ＯＵＴを生成することができ
る。
ＩＯＬに差動データが伝達される場合には、正確に、内
部読出データを生成することができ、微小リーク電流に
より、ビット線電圧が上昇し、内部データ線ＩＯＬおよ
び／ＩＯＬの電圧レベルが変化した場合、正確に内部読
出データＯＵＴおよび／ＯＵＴを生成することができ
る。
【０１７８】一方、微小リーク電流経路が存在せず、ビ
ット線ＢＬおよび／ＢＬがともに接地電圧レベルに保持
されている場合、内部データ線ＩＯＬおよび／ＩＯＬ
は、ともにＬレベルとなり、ほぼ同一電圧レベルとな
る。この場合、ノードＮＤ１０およびＮＤ１１は、中間
電圧レベルとなり、応じて、プルアップトランジスタ６
４ｃおよび６４ｄによりＨレベルにプルアップされる。
したがってこの場合には、内部読出データＯＵＴおよび
／ＯＵＴがともにＬレベルとなる。この内部読出データ
ＯＵＴおよび／ＯＵＴはともにＬレベルのときには、出
力回路を出力ハイインピーダンス状態とすることによ
り、容易に、微小リーク電流の存在の有無を、外部の測
定装置において検出することができる。すなわち、Ｈレ
ベルデータが読出された場合には、微小リーク電流経路
が存在し、出力ハイインピーダンス状態となった場合に
は、リーク電流経路が存在しない状態である。
ット線ＢＬおよび／ＢＬがともに接地電圧レベルに保持
されている場合、内部データ線ＩＯＬおよび／ＩＯＬ
は、ともにＬレベルとなり、ほぼ同一電圧レベルとな
る。この場合、ノードＮＤ１０およびＮＤ１１は、中間
電圧レベルとなり、応じて、プルアップトランジスタ６
４ｃおよび６４ｄによりＨレベルにプルアップされる。
したがってこの場合には、内部読出データＯＵＴおよび
／ＯＵＴがともにＬレベルとなる。この内部読出データ
ＯＵＴおよび／ＯＵＴはともにＬレベルのときには、出
力回路を出力ハイインピーダンス状態とすることによ
り、容易に、微小リーク電流の存在の有無を、外部の測
定装置において検出することができる。すなわち、Ｈレ
ベルデータが読出された場合には、微小リーク電流経路
が存在し、出力ハイインピーダンス状態となった場合に
は、リーク電流経路が存在しない状態である。
【０１７９】なお、この図１９に示すプリアンプの構成
に代えて、個々の内部データ線対ＩＯの内部データ線Ｉ
ＯＬおよび／ＩＯＬの電圧レベルを検出し、この電圧レ
ベルの論理の一致／不一致に従って微小リーク電流経路
が存在するか否かを判定する構成が用いられてもよい。
に代えて、個々の内部データ線対ＩＯの内部データ線Ｉ
ＯＬおよび／ＩＯＬの電圧レベルを検出し、この電圧レ
ベルの論理の一致／不一致に従って微小リーク電流経路
が存在するか否かを判定する構成が用いられてもよい。
【０１８０】「センスアンプ駆動の変更例」図２０は、
この発明の実施の形態４の変更例の要部の構成を概略的
に示す図である。図２０においては、センスアンプ２
が、センスアンプ群９４ａおよび９４ｂにグループ化さ
れる。これらのセンスアンプ群９４ａおよび９４ｂに対
し、ローカルセンスアンプ駆動信号線９２ａおよび９２
ｂが配設されまたローカルセンスアンプ駆動線９６ａお
よび９６ｂが配置される。センスアンプ駆動信号線９２
ａおよび９２ｂは互いに分離されており、またローカル
センスアンプ駆動信号線９６ａおよび９６ｂも同様に分
離されている。これらのセンスアンプ群９４ａおよび９
４ｂに含まれるセンスアンプ（２）のそれぞれのソース
ノード（ＭＯＳトランジスタＰ１およびＰ２の接続ノー
ドおよびＭＯＳトランジスタＮ１およびＮ２の接続ノー
ド）がそれぞれローカルセンスアンプ駆動信号線９２
ａ、９２ｂおよび９６ａ、９６ｂに結合される。
この発明の実施の形態４の変更例の要部の構成を概略的
に示す図である。図２０においては、センスアンプ２
が、センスアンプ群９４ａおよび９４ｂにグループ化さ
れる。これらのセンスアンプ群９４ａおよび９４ｂに対
し、ローカルセンスアンプ駆動信号線９２ａおよび９２
ｂが配設されまたローカルセンスアンプ駆動線９６ａお
よび９６ｂが配置される。センスアンプ駆動信号線９２
ａおよび９２ｂは互いに分離されており、またローカル
センスアンプ駆動信号線９６ａおよび９６ｂも同様に分
離されている。これらのセンスアンプ群９４ａおよび９
４ｂに含まれるセンスアンプ（２）のそれぞれのソース
ノード（ＭＯＳトランジスタＰ１およびＰ２の接続ノー
ドおよびＭＯＳトランジスタＮ１およびＮ２の接続ノー
ド）がそれぞれローカルセンスアンプ駆動信号線９２
ａ、９２ｂおよび９６ａ、９６ｂに結合される。
【０１８１】センスアンプ群９４ａおよび９４ｂにそれ
ぞれ対応して、センスアンププリチャージ／イコライズ
指示信号ＳＡＥＱに応答して導通するプリチャージ回路
９５ａおよび９５ｂがそれぞれ設けられる。プリチャー
ジ回路９５ａおよび９５ｂは活性化時、中間電圧ＶＢＬ
レベルに、これらのローカルセンスアンプ駆動信号線９
２ａ、９６ａ、および９２ｂ、９６ｂをプリチャージし
かつイコライズする。
ぞれ対応して、センスアンププリチャージ／イコライズ
指示信号ＳＡＥＱに応答して導通するプリチャージ回路
９５ａおよび９５ｂがそれぞれ設けられる。プリチャー
ジ回路９５ａおよび９５ｂは活性化時、中間電圧ＶＢＬ
レベルに、これらのローカルセンスアンプ駆動信号線９
２ａ、９６ａ、および９２ｂ、９６ｂをプリチャージし
かつイコライズする。
【０１８２】ローカルセンスアンプ駆動信号線９２ａお
よび９２ｂは、それぞれセンスアンプ活性化トランジス
タ９３ａおよび９３ｂを介してセンス電源線９０に結合
され、またローカルセンス駆動信号線９６ａおよび９６
ｂもセンスアンプ活性化トランジスタ９７ａおよび９７
ｂを介してセンス接地線９１に結合される。
よび９２ｂは、それぞれセンスアンプ活性化トランジス
タ９３ａおよび９３ｂを介してセンス電源線９０に結合
され、またローカルセンス駆動信号線９６ａおよび９６
ｂもセンスアンプ活性化トランジスタ９７ａおよび９７
ｂを介してセンス接地線９１に結合される。
【０１８３】センスアンプ活性化トランジスタ９３ａお
よび９３ｂはＰチャネルＭＯＳトランジスタであり、そ
れぞれのゲートに、テストモード指示信号ＴＦとセンス
アンプ活性化信号／ＳＡを受けるＯＲ回路９８の出力信
号が与えられる。センスアンプ活性化トランジスタ９７
ａおよび９７ｂはＮチャネルＭＯＳトランジスタで構成
され、それぞれのゲートに、テストモード指示信号ＴＦ
およびセンスアンプ活性化信号ＳＡを受けるゲート回路
９９の出力信号が与えられる。このゲート回路９９は、
テストモード指示信号ＴＦがＬレベルでありかつセンス
アンプ活性化信号ＳＡがＨレベルのときにＨレベルの信
号を出力する。
よび９３ｂはＰチャネルＭＯＳトランジスタであり、そ
れぞれのゲートに、テストモード指示信号ＴＦとセンス
アンプ活性化信号／ＳＡを受けるＯＲ回路９８の出力信
号が与えられる。センスアンプ活性化トランジスタ９７
ａおよび９７ｂはＮチャネルＭＯＳトランジスタで構成
され、それぞれのゲートに、テストモード指示信号ＴＦ
およびセンスアンプ活性化信号ＳＡを受けるゲート回路
９９の出力信号が与えられる。このゲート回路９９は、
テストモード指示信号ＴＦがＬレベルでありかつセンス
アンプ活性化信号ＳＡがＨレベルのときにＨレベルの信
号を出力する。
【０１８４】テストモード指示信号ＴＦがＬレベルのと
きには、ＯＲ回路９８およびゲート回路９９は、センス
アンプ活性化信号／ＳＡおよびＳＡに従って信号を出力
し、応じてセンスアンプ活性化トランジスタ９３ａおよ
び９３ｂ、９７ａおよび９７ｂも、それぞれ選択的に導
通する。したがってセンス動作が行なわれる場合には、
センスアンプ駆動信号線９２ａ、９２ｂが、センス電源
線９０に接続され、またセンスアンプ駆動信号線９６ａ
および９６ｂも、センス接地線９１に接続されされる。
きには、ＯＲ回路９８およびゲート回路９９は、センス
アンプ活性化信号／ＳＡおよびＳＡに従って信号を出力
し、応じてセンスアンプ活性化トランジスタ９３ａおよ
び９３ｂ、９７ａおよび９７ｂも、それぞれ選択的に導
通する。したがってセンス動作が行なわれる場合には、
センスアンプ駆動信号線９２ａ、９２ｂが、センス電源
線９０に接続され、またセンスアンプ駆動信号線９６ａ
および９６ｂも、センス接地線９１に接続されされる。
【０１８５】スタンバイ状態時においては、これらのセ
ンスアンプ活性化トランジスタ９３ａ、９３ｂ、９７ａ
および９７ｂはオフ状態であり、ローカルセンスアンプ
駆動信号線９２ａおよび９２ｂがセンス電源線９０から
分離され、またローカルセンスアンプ駆動信号線９６ａ
および９６ｂもセンス接地線から分離される。この状態
においてはプリチャージ回路９５ａおよび９５ｂによ
り、ローカルセンスアンプ駆動信号線９２ａ、９２ｂ、
９６ａおよび９６ｂが中間電圧ＶＢＬレベルにプリチャ
ージされる。
ンスアンプ活性化トランジスタ９３ａ、９３ｂ、９７ａ
および９７ｂはオフ状態であり、ローカルセンスアンプ
駆動信号線９２ａおよび９２ｂがセンス電源線９０から
分離され、またローカルセンスアンプ駆動信号線９６ａ
および９６ｂもセンス接地線から分離される。この状態
においてはプリチャージ回路９５ａおよび９５ｂによ
り、ローカルセンスアンプ駆動信号線９２ａ、９２ｂ、
９６ａおよび９６ｂが中間電圧ＶＢＬレベルにプリチャ
ージされる。
【０１８６】テストモード指示信号ＴＦがＨレベルのと
なると、ＯＲ回路９８の出力信号がＨレベル、ゲート回
路９９の出力信号がＬレベルとなり、センスアンプ活性
化トランジスタ９３ａ、９３ｂ、９７ａおよび９７ｂは
すべてオフ状態を維持し、ローカルセンスアンプ駆動信
号線９２ａ、９２ｂ、９６ａおよび９６ｂは、センス電
源線９０およびセンス接地線９１から分離される。
なると、ＯＲ回路９８の出力信号がＨレベル、ゲート回
路９９の出力信号がＬレベルとなり、センスアンプ活性
化トランジスタ９３ａ、９３ｂ、９７ａおよび９７ｂは
すべてオフ状態を維持し、ローカルセンスアンプ駆動信
号線９２ａ、９２ｂ、９６ａおよび９６ｂは、センス電
源線９０およびセンス接地線９１から分離される。
【０１８７】したがってこのテストモード時において、
プリチャージ回路９５ａおよび９５ｂにより、ローカル
センスアンプ駆動信号線９２ａ、９２ｂ、９６ａおよび
９６ｂが接地電圧レベルに駆動されても、その影響は、
センス電源線９０およびセンス接地線９１には及ぼな
い。この状態において、たとえば、図７において、共通
ビット線ＣＢＬ０の電圧レベルが上昇し、センスアンプ
２のＭＯＳトランジスタＰ１を介してリーク電流が流れ
ても、ローカルセンスアンプ駆動信号線が充電されるだ
けであり、このローカルセンスアンプ駆動信号線の影響
を受けることなく確実に、ビット線電位を上昇させるこ
とができる。この場合、列選択動作開始タイミングを遅
らせることにより、正確に、微小リーク電流であっても
ビット線ＢＬ０および共通ビット線ＣＢＬ０とローカル
センスアンプ駆動信号線の電圧レベルを上昇させること
ができる。
プリチャージ回路９５ａおよび９５ｂにより、ローカル
センスアンプ駆動信号線９２ａ、９２ｂ、９６ａおよび
９６ｂが接地電圧レベルに駆動されても、その影響は、
センス電源線９０およびセンス接地線９１には及ぼな
い。この状態において、たとえば、図７において、共通
ビット線ＣＢＬ０の電圧レベルが上昇し、センスアンプ
２のＭＯＳトランジスタＰ１を介してリーク電流が流れ
ても、ローカルセンスアンプ駆動信号線が充電されるだ
けであり、このローカルセンスアンプ駆動信号線の影響
を受けることなく確実に、ビット線電位を上昇させるこ
とができる。この場合、列選択動作開始タイミングを遅
らせることにより、正確に、微小リーク電流であっても
ビット線ＢＬ０および共通ビット線ＣＢＬ０とローカル
センスアンプ駆動信号線の電圧レベルを上昇させること
ができる。
【０１８８】以上のように、この発明の実施の形態４に
従えば、ビット線を一旦接地電圧レベルに固定した後
に、ワード線をすべて選択状態へ駆動しており、マイク
ロショートによる微小リーク電流が存在しても確実にビ
ット線電圧を上昇させることができる。この後、プリア
ンプ回路で検出することにより、正確な微小リーク電流
の検出を行なうことができる。
従えば、ビット線を一旦接地電圧レベルに固定した後
に、ワード線をすべて選択状態へ駆動しており、マイク
ロショートによる微小リーク電流が存在しても確実にビ
ット線電圧を上昇させることができる。この後、プリア
ンプ回路で検出することにより、正確な微小リーク電流
の検出を行なうことができる。
【０１８９】［実施の形態５］図２１は、この発明の実
施の形態５に従う半導体記憶装置の構成を概略的に示す
図である。この図２１に示す構成においては、メモリア
レイブロック９０ｌおよび９０ｒにそれぞれビット線プ
チチャージ／イコライズ回路群９２ｌおよび９２ｒが配
置される。これらのビット線／プリチャージ回路群９２
ｌおよび９２ｒのおのおのは、対応のメモリアレイブロ
ック９０ｌおよび９０ｒの各ビット線対に対応して設け
られるビット線プリチャージ／イコライズ回路を含む。
これらのビット線プリチャ−ジ／イコライズ回路の構成
は、例えば図１に示すビット線プリチャ−ジ／イコライ
ズ回路１の構成と同じである。
施の形態５に従う半導体記憶装置の構成を概略的に示す
図である。この図２１に示す構成においては、メモリア
レイブロック９０ｌおよび９０ｒにそれぞれビット線プ
チチャージ／イコライズ回路群９２ｌおよび９２ｒが配
置される。これらのビット線／プリチャージ回路群９２
ｌおよび９２ｒのおのおのは、対応のメモリアレイブロ
ック９０ｌおよび９０ｒの各ビット線対に対応して設け
られるビット線プリチャージ／イコライズ回路を含む。
これらのビット線プリチャ−ジ／イコライズ回路の構成
は、例えば図１に示すビット線プリチャ−ジ／イコライ
ズ回路１の構成と同じである。
【０１９０】ビット線プリチャ−ジ／イコライズ回路９
２ｌは、ビット線分離指示信号ＢＩＬｌに応答して選択
的に導通するビット線分離ゲート群９４ｌを介してセン
スアンプ回路群９６に結合され、ビット線プリチャ−ジ
／イコライズ回路９２ｒは、ビット線分離指示信号ＢＩ
Ｌｒに応答して選択的に導通するビット線分離ゲート群
９２ｒを介してセンスアンプ回路群９６に結合される。
したがって、この図２１に示すシェアードセンスアンプ
の構成において、センスアンプ回路がメモリアレイブロ
ック９０ｌおよび９０ｒにより共有され、ビット線プリ
チャージ／イコライズ回路は、共有されない。
２ｌは、ビット線分離指示信号ＢＩＬｌに応答して選択
的に導通するビット線分離ゲート群９４ｌを介してセン
スアンプ回路群９６に結合され、ビット線プリチャ−ジ
／イコライズ回路９２ｒは、ビット線分離指示信号ＢＩ
Ｌｒに応答して選択的に導通するビット線分離ゲート群
９２ｒを介してセンスアンプ回路群９６に結合される。
したがって、この図２１に示すシェアードセンスアンプ
の構成において、センスアンプ回路がメモリアレイブロ
ック９０ｌおよび９０ｒにより共有され、ビット線プリ
チャージ／イコライズ回路は、共有されない。
【０１９１】ビット線プリチャージ／イコライズ回路群
９２ｌは、ビット線イコライズ指示信号ＢＬＥＱｌに応
答してビット線プリチャ−ジ電圧ＶＢＬをメモリアレイ
ブロックの対応のビット線対に伝達し、ビット線プリチ
ャージ／イコライズ回路９２ｒは、ビット線プリチャー
ジ／イコライズ指示信号ＢＬＥＱｒに応答してメモリア
レイブロックのビット線に中間電圧レベルのビット線プ
リチャージ電圧ＶＢＬを伝達する。
９２ｌは、ビット線イコライズ指示信号ＢＬＥＱｌに応
答してビット線プリチャ−ジ電圧ＶＢＬをメモリアレイ
ブロックの対応のビット線対に伝達し、ビット線プリチ
ャージ／イコライズ回路９２ｒは、ビット線プリチャー
ジ／イコライズ指示信号ＢＬＥＱｒに応答してメモリア
レイブロックのビット線に中間電圧レベルのビット線プ
リチャージ電圧ＶＢＬを伝達する。
【０１９２】ビット線プリチャージ電圧伝達線に対し
て、電流制御機構９８ｌおよび９８ｒが配置される。こ
れらの電流制御機構９８ｌおよび９８ｒは、先の実施の
形態１から４のいずれかの構成を有し、メモリアレイブ
ロック９８ｌおよび９８ｒにおいて微小電流の検出を可
能にする。ここで、ず２１においては、電流制御機構が
各メモリアレイブロック９８ｌおよび９８ｒに対応して
配置されるが、実施の形態１および２において示すよう
にビット線電圧伝達線５は、全メモリアレイブロックに
共通に配置されており、従って、この場合には、電流制
御機構は、メモリアレイブロック９８ｌおよび９８ｒに
共通に配置される。ここでは、メモリアレイブロック単
位で微小電流検出が可能であることを示すために、メモ
リアレイブロック９８ｌおよび９８ｒ個々に電流制御機
構が配置されるように示す。
て、電流制御機構９８ｌおよび９８ｒが配置される。こ
れらの電流制御機構９８ｌおよび９８ｒは、先の実施の
形態１から４のいずれかの構成を有し、メモリアレイブ
ロック９８ｌおよび９８ｒにおいて微小電流の検出を可
能にする。ここで、ず２１においては、電流制御機構が
各メモリアレイブロック９８ｌおよび９８ｒに対応して
配置されるが、実施の形態１および２において示すよう
にビット線電圧伝達線５は、全メモリアレイブロックに
共通に配置されており、従って、この場合には、電流制
御機構は、メモリアレイブロック９８ｌおよび９８ｒに
共通に配置される。ここでは、メモリアレイブロック単
位で微小電流検出が可能であることを示すために、メモ
リアレイブロック９８ｌおよび９８ｒ個々に電流制御機
構が配置されるように示す。
【０１９３】ビット線分離指示信号ＢＩＬｌおよびＢＩ
Ｌｒは、非選択時Ｌレベルにあり、センスアンプ回路群
９６をメモリアレイブロック９８ｌおよび９８ｒから分
離する。選択メモリセルを含むメモリアレイブロックの
みが、ビット線分離ゲート群を介してセンスアンプ回路
群９６に結合される。
Ｌｒは、非選択時Ｌレベルにあり、センスアンプ回路群
９６をメモリアレイブロック９８ｌおよび９８ｒから分
離する。選択メモリセルを含むメモリアレイブロックの
みが、ビット線分離ゲート群を介してセンスアンプ回路
群９６に結合される。
【０１９４】また、非選択メモリアレイブロックにおい
ては、ビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱが活性状態にあり、ビット線が中間電圧ＶＢＬレベ
ルにプリチャージされかつイコライズされる（対応のヒ
ューズ素子が溶断されていない場合）。
ては、ビット線プリチャージ／イコライズ指示信号ＢＬ
ＥＱが活性状態にあり、ビット線が中間電圧ＶＢＬレベ
ルにプリチャージされかつイコライズされる（対応のヒ
ューズ素子が溶断されていない場合）。
【０１９５】センスアンプ回路群９６は、メモリアレイ
ブロック９０ｒおよび９０ｌの一方が選択されたとき、
選択メモリアレイブロックとビット線分離ゲート群を介
して結合され、センスアンプ駆動信号ＳＰおよびＳＮに
従って活性化されて、選択メモリアレイブロックのメモ
リセルデータを検知し増幅する。
ブロック９０ｒおよび９０ｌの一方が選択されたとき、
選択メモリアレイブロックとビット線分離ゲート群を介
して結合され、センスアンプ駆動信号ＳＰおよびＳＮに
従って活性化されて、選択メモリアレイブロックのメモ
リセルデータを検知し増幅する。
【０１９６】この回路構成の場合、スタンバイ状態時
（非選択状態時）おいて、センスアンプ回路の電源ノー
ドから固定不良ビット線に電流が流れる経路が、ビット
線分離ゲートにより遮断されるため、ヒューズ素子の溶
断により確実に不良ビット線を電流供給源から遮断する
ことができ超低消費電流の半導体記憶装置を実現するこ
とができる。また、テスト時においても、スタンバイ状
態時（非選択状態時）、センス電源からビット線が分離
されているため、正確にビットプリチャージ電圧伝達線
からのリーク電流を検出することができ、信頼性の高い
半導体記憶装置を実現することができる。
（非選択状態時）おいて、センスアンプ回路の電源ノー
ドから固定不良ビット線に電流が流れる経路が、ビット
線分離ゲートにより遮断されるため、ヒューズ素子の溶
断により確実に不良ビット線を電流供給源から遮断する
ことができ超低消費電流の半導体記憶装置を実現するこ
とができる。また、テスト時においても、スタンバイ状
態時（非選択状態時）、センス電源からビット線が分離
されているため、正確にビットプリチャージ電圧伝達線
からのリーク電流を検出することができ、信頼性の高い
半導体記憶装置を実現することができる。
【０１９７】［他の実施例］この実施の形態１から４に
おいて、メモリセル列が２つのグループに分割されてお
り、各グループに対応してリンク素子４ａおよび４ｂが
配置されている。しかしながら、これらのグループの分
割数はさらに多くてもよい。またこれは図２０に示す構
成においても同様であり、センスアンプ群がさらに数多
くのグループに分割されてもよい。この場合、ローカル
センスアンプ駆動信号線へのビット線の電圧上昇に及ぼ
す影響を小さくすることができる。
おいて、メモリセル列が２つのグループに分割されてお
り、各グループに対応してリンク素子４ａおよび４ｂが
配置されている。しかしながら、これらのグループの分
割数はさらに多くてもよい。またこれは図２０に示す構
成においても同様であり、センスアンプ群がさらに数多
くのグループに分割されてもよい。この場合、ローカル
センスアンプ駆動信号線へのビット線の電圧上昇に及ぼ
す影響を小さくすることができる。
【０１９８】上述の実施の形態１から４においては、ビ
ット線プリチャージ／イコライズ回路を、メイン中間電
圧伝達線から分離している。しかしながら、図２０に示
すように、センスアンプ群が複数のグループに分割され
ている場合、各センスアンプ群に対しプリチャージ回路
を設け、このセンスアンプ群も、ビット線プリチャージ
／イコライズ回路同様、対応の中間電圧伝達線から分離
する構成が用いられてもよい。
ット線プリチャージ／イコライズ回路を、メイン中間電
圧伝達線から分離している。しかしながら、図２０に示
すように、センスアンプ群が複数のグループに分割され
ている場合、各センスアンプ群に対しプリチャージ回路
を設け、このセンスアンプ群も、ビット線プリチャージ
／イコライズ回路同様、対応の中間電圧伝達線から分離
する構成が用いられてもよい。
【０１９９】また上述の説明においては、ＤＲＡＭが説
明されている。しかしながら、たとえばスタティック・
ランダム・アクセス・メモリのように、スタンバイ状態
時ビット線をプリチャージする回路において、ビット線
とワード線の短絡によるリーク電流の影響が大きい場
合、同様、各ビット線負荷回路（ビット線プリチャージ
回路）を、グループ単位でプリチャージ電圧伝達線から
分離してもよい。また、微小リーク電流の検出も同様ビ
ット線負荷回路の供給電流を制限することにより行なう
ことができる。
明されている。しかしながら、たとえばスタティック・
ランダム・アクセス・メモリのように、スタンバイ状態
時ビット線をプリチャージする回路において、ビット線
とワード線の短絡によるリーク電流の影響が大きい場
合、同様、各ビット線負荷回路（ビット線プリチャージ
回路）を、グループ単位でプリチャージ電圧伝達線から
分離してもよい。また、微小リーク電流の検出も同様ビ
ット線負荷回路の供給電流を制限することにより行なう
ことができる。
【０２００】また、ＤＲＡＭにおいて、２本のワード線
を同時に選択し、ビット線ＢＬおよび／ＢＬに同時にメ
モリセルの相補データを読出す構成であっても、同様の
効果を得ることができる。すなわち、Ｈレベルデータが
読出されるビット線にマイクロショートが存在する場
合、このＨレベルデータの電圧レベルが低下し、Ｌレベ
ルデータが読出されたビット線電位よりも低くなるた
め、機能テストにより、ビット線不良を検出することが
できる（ビット線プリチャージ電流を制限する場合およ
びワード線選択タイミングを遅らせる場合）。
を同時に選択し、ビット線ＢＬおよび／ＢＬに同時にメ
モリセルの相補データを読出す構成であっても、同様の
効果を得ることができる。すなわち、Ｈレベルデータが
読出されるビット線にマイクロショートが存在する場
合、このＨレベルデータの電圧レベルが低下し、Ｌレベ
ルデータが読出されたビット線電位よりも低くなるた
め、機能テストにより、ビット線不良を検出することが
できる（ビット線プリチャージ電流を制限する場合およ
びワード線選択タイミングを遅らせる場合）。
【０２０１】
【発明の効果】以上のように、この発明に従えば、微小
リーク電流が存在する場合においても、ビット線の電圧
レベルを変化させるように構成しており、マイクロショ
ートなどのビット線不良を正確に検出することができ
る。また、このビット線不良の生じた部分に対するプリ
チャージ回路をプリチャージ電流供給源から分離するよ
うに構成しており、超低スタンバイ電流の半導体記憶装
置を歩留まりよく製造することができる。
リーク電流が存在する場合においても、ビット線の電圧
レベルを変化させるように構成しており、マイクロショ
ートなどのビット線不良を正確に検出することができ
る。また、このビット線不良の生じた部分に対するプリ
チャージ回路をプリチャージ電流供給源から分離するよ
うに構成しており、超低スタンバイ電流の半導体記憶装
置を歩留まりよく製造することができる。
【０２０２】すなわち、ビット線電位保持回路と電圧伝
達線との間の電流を制限することにより、微小リーク電
流が存在する場合においても、この列線の保持電位レベ
ルを変化させることができ、正確に、リーク電流経路を
検出することができる。
達線との間の電流を制限することにより、微小リーク電
流が存在する場合においても、この列線の保持電位レベ
ルを変化させることができ、正確に、リーク電流経路を
検出することができる。
【０２０３】また、この列線電圧保持回路と電圧伝達線
とを分離するための回路を設けることにより、不良列を
電圧伝達線から分離することができ、スタンバイ状態時
におけるリーク電流経路を遮断することができ、消費電
流を低減することができる。
とを分離するための回路を設けることにより、不良列を
電圧伝達線から分離することができ、スタンバイ状態時
におけるリーク電流経路を遮断することができ、消費電
流を低減することができる。
【０２０４】また、この電流制限回路をカレントミラー
回路で構成することにより、容易に、検出すべきリーク
電流レベルを設定することができる。
回路で構成することにより、容易に、検出すべきリーク
電流レベルを設定することができる。
【０２０５】また、このカレントミラー回路に対しオン
チップの定電流源を配置することにより、外部の測定装
置の影響を受けることなく所望の定電流を発生する回路
を配置でき、応じて微小リーク電流を正確に検出するこ
とができる。
チップの定電流源を配置することにより、外部の測定装
置の影響を受けることなく所望の定電流を発生する回路
を配置でき、応じて微小リーク電流を正確に検出するこ
とができる。
【０２０６】またこの定電流源の供給電流を変更可能と
することにより、列線のリーク電流レベルを変更し、チ
ップの実力に応じたリーク電流レベルを検出することが
でき、仕様に応じた製品選別を行なうことができる。
することにより、列線のリーク電流レベルを変更し、チ
ップの実力に応じたリーク電流レベルを検出することが
でき、仕様に応じた製品選別を行なうことができる。
【０２０７】また、この定電流源の供給電流を外部から
の信号に従って変更可能とすることにより、容易に、測
定リーク電流レベルを設定して、微小リーク電流を検出
することができる。
の信号に従って変更可能とすることにより、容易に、測
定リーク電流レベルを設定して、微小リーク電流を検出
することができる。
【０２０８】また、この定電流源の供給電流をレジスタ
に設定された信号に従って変更可能とすることにより、
テスト専用のパッドを設けることなく、必要とされる供
給電流を設定することができ、応じて微小リーク電流を
検出することができる。
に設定された信号に従って変更可能とすることにより、
テスト専用のパッドを設けることなく、必要とされる供
給電流を設定することができ、応じて微小リーク電流を
検出することができる。
【０２０９】またこのカレントミラー回路を、外部に設
けられた定電流源に結合することにより、回路占有面積
を低減することができる。
けられた定電流源に結合することにより、回路占有面積
を低減することができる。
【０２１０】また、この定電流トランジスタのカレント
ミラー回路のミラー比を変更可能とすることにより、外
部の測定装置の制約を受けることなく所望の電流レベル
のリーク電流を検出することができる。
ミラー回路のミラー比を変更可能とすることにより、外
部の測定装置の制約を受けることなく所望の電流レベル
のリーク電流を検出することができる。
【０２１１】また、この外部からの信号に従って定電流
トランジスタの供給電流を設定することにより、容易
に、外部の測定装置の制約を受けることなく所望の電流
レベルのリーク電流を検出することができる。
トランジスタの供給電流を設定することにより、容易
に、外部の測定装置の制約を受けることなく所望の電流
レベルのリーク電流を検出することができる。
【０２１２】また、この定電流トランジスタの供給電流
をレジスタ回路の格納された信号に従って設定すること
により、テスト専用のパッドを設けることなく、また外
部の測定装置の制約を受けることなく所望の電流レベル
のリーク電流を検出することができる。
をレジスタ回路の格納された信号に従って設定すること
により、テスト専用のパッドを設けることなく、また外
部の測定装置の制約を受けることなく所望の電流レベル
のリーク電流を検出することができる。
【０２１３】また、列線の電圧レベル保持動作完了と行
線選択までの時間を変更可能とすることにより、リーク
電流に応じて列線の電圧レベルを変化させることがで
き、応じて微小リーク電流の存在を、機能テストにより
容易に検出することができる。
線選択までの時間を変更可能とすることにより、リーク
電流に応じて列線の電圧レベルを変化させることがで
き、応じて微小リーク電流の存在を、機能テストにより
容易に検出することができる。
【０２１４】また、列線を第１の電圧に強制的に設定
し、行線を選択状態へ駆動することにより、列線の微小
リーク電流を検出することができる。
し、行線を選択状態へ駆動することにより、列線の微小
リーク電流を検出することができる。
【０２１５】また、このメモリセルグループ単位で、行
線をすべて選択状態へ駆動することにより、マイクロシ
ョートが存在する場合において、各列線に、リーク電流
による電圧変化を生じさせることができ、短いテスト時
間で、微小リーク電流の存在を検出することができる。
線をすべて選択状態へ駆動することにより、マイクロシ
ョートが存在する場合において、各列線に、リーク電流
による電圧変化を生じさせることができ、短いテスト時
間で、微小リーク電流の存在を検出することができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図２】 図１に示す半導体記憶装置の動作を示す信号
波形図である。
波形図である。
【図３】 図１に示す定電流源の構成の一例を示す図で
ある。
ある。
【図４】 図３に示す制御信号発生部の構成を概略的に
示す図である。
示す図である。
【図５】 図３に示す制御信号発生部の他の構成を概略
的に示す図である。
的に示す図である。
【図６】 この発明の実施の形態２に従う半導体記憶装
置の要部の構成を示す図である。
置の要部の構成を示す図である。
【図７】 この発明の実施の形態３に従う半導体記憶装
置の要部の構成を概略的に示す図である。
置の要部の構成を概略的に示す図である。
【図８】 図７に示す半導体記憶装置の動作を示す信号
波形図である。
波形図である。
【図９】 図７に示す遅延回路の構成の一例を示す図で
ある。
ある。
【図１０】 この発明の実施の形態３における行系制御
回路の構成を概略的に示す図である。
回路の構成を概略的に示す図である。
【図１１】 図７に示すセンスアンプ駆動信号発生部の
構成を概略的に示す図である。
構成を概略的に示す図である。
【図１２】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を示す図である。
装置の要部の構成を示す図である。
【図１３】 図１２に示す半導体記憶装置の動作を示す
信号波形図である。
信号波形図である。
【図１４】 図１２に示すビット線プリチャージ／イコ
ライズ指示信号を発生する部分の構成の一例を示す図で
ある。
ライズ指示信号を発生する部分の構成の一例を示す図で
ある。
【図１５】 この発明の実施の形態４におけるワード線
駆動信号発生部の構成の一例を示す図である。
駆動信号発生部の構成の一例を示す図である。
【図１６】 この発明の実施の形態４におけるセンスア
ンプ活性化信号発生部の構成の一例を示す図である。
ンプ活性化信号発生部の構成の一例を示す図である。
【図１７】 この発明の実施の形態４における内部ロウ
アドレス信号発生部の構成を概略的に示す図である。
アドレス信号発生部の構成を概略的に示す図である。
【図１８】 この発明に従う半導体記憶装置のアレイ部
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１９】 図１２に示すプリアンプの構成の一例を示
す図である。
す図である。
【図２０】 この発明の実施の形態４の変更例の構成を
概略的に示す図である。
概略的に示す図である。
【図２１】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を示す図である。
装置の要部の構成を示す図である。
【図２２】 従来の半導体記憶装置のアレイ部の構成を
概略的に示す図である。
概略的に示す図である。
【図２３】 半導体記憶装置のマイクロショートの一例
を示す図である。
を示す図である。
【図２４】 図２３に示すマイクロショートの影響を示
す図である。
す図である。
【図２５】 図２３に示すマイクロショートのメモリセ
ル読出データに対する影響を示す図である。
ル読出データに対する影響を示す図である。
１ ビット線プリチャージ／イコライズ回路、２ セン
スアンプ、３ ビット線分離ゲート、ＭＣａ，ＭＣｂ
メモリセル、４ａ，４ｂ リンク素子、５ メイン中間
電圧伝達線、６ａ，６ｂ ローカル中間電圧伝達線、Ｐ
Ｑａ，ＰＱｂＭＯＳトランジスタ、７，１０，１１ Ｍ
ＯＳトランジスタ、８ 定電流源、ＰＤ１，ＰＤ２ パ
ッド、２９ レジスタ回路、３０ 測定装置、３４，３
５ ＭＯＳトランジスタ、３３ 定電流源、３９ パッ
ド、４０ａ，４０ｂ ローデコーダ、４２ 遅延回路、
ＹＧａ，ＹＧｂ 列選択ゲートトランジスタ、６０，６
２ ＭＯＳトランジスタ、６４ プリアンプ、８０ｉ，
８０ｊ メモリアレイブロック、８２ｊ センスアンプ
帯、８４ｉ，８４ｊ ビット線分離回路、８６ｉ，８６
ｊ ロウデコーダ、９０ センス電源線、９１ センス
接地線、９２ａ，９２ｂ，９６ａ，９６ｂ ローカルセ
ンスアンプ駆動信号線、９３ａ，９３ｂ，９７ａ，９７
ｂ センスアンプ活性化トランジスタ、９４ａ，９４ｂ
センスアンプ群、９５ａ，９５ｂ プリチャージ回
路。
スアンプ、３ ビット線分離ゲート、ＭＣａ，ＭＣｂ
メモリセル、４ａ，４ｂ リンク素子、５ メイン中間
電圧伝達線、６ａ，６ｂ ローカル中間電圧伝達線、Ｐ
Ｑａ，ＰＱｂＭＯＳトランジスタ、７，１０，１１ Ｍ
ＯＳトランジスタ、８ 定電流源、ＰＤ１，ＰＤ２ パ
ッド、２９ レジスタ回路、３０ 測定装置、３４，３
５ ＭＯＳトランジスタ、３３ 定電流源、３９ パッ
ド、４０ａ，４０ｂ ローデコーダ、４２ 遅延回路、
ＹＧａ，ＹＧｂ 列選択ゲートトランジスタ、６０，６
２ ＭＯＳトランジスタ、６４ プリアンプ、８０ｉ，
８０ｊ メモリアレイブロック、８２ｊ センスアンプ
帯、８４ｉ，８４ｊ ビット線分離回路、８６ｉ，８６
ｊ ロウデコーダ、９０ センス電源線、９１ センス
接地線、９２ａ，９２ｂ，９６ａ，９６ｂ ローカルセ
ンスアンプ駆動信号線、９３ａ，９３ｂ，９７ａ，９７
ｂ センスアンプ活性化トランジスタ、９４ａ，９４ｂ
センスアンプ群、９５ａ，９５ｂ プリチャージ回
路。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AC03 AD15 AK11 AL09 5B024 AA01 BA07 BA21 BA27 BA29 CA07 CA11 CA16 EA01 EA04 5L106 AA01 CC08 CC13 CC16 CC26 DD12 GG07
Claims (14)
- 【請求項１】 行列状に配列される複数のメモリセル、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続される複数の列線、 前記複数の列線に対応して設けられ、活性化時対応の列
線を所定電位に保持するための複数の列線電位保持回
路、 前記列線電位保持回路に前記所定電位を供給するための
電圧伝達線、 前記電圧伝達線と前記列線保持回路との間に流れる電流
を制限するための電流制限回路、および前記列線電位保
持回路の所定数ごとに設けられ、対応の列線電位保持回
路と前記電圧伝達線とを分離するための分離回路を備え
る、半導体記憶装置。 - 【請求項２】 前記電流制限回路は、前記電圧伝達線と
所定数の列線電位保持回路との間に配置されるトランジ
スタ素子と、 前記トランジスタ素子とカレントミラー回路を構成し、
前記トランジスタ素子に定電流のミラー電流を流すため
の定電流回路とを含む、請求項１記載の半導体記憶装
置。 - 【請求項３】 前記定電流回路は、 前記メモリセルが形成される半導体チップと同一半導体
チップに形成され、前記定電流を供給するための定電流
源と、 前記定電流源に結合され、かつ前記トランジスタ素子と
カレントミラー回路を構成する定電流トランジスタとを
含む、請求項２記載の半導体記憶装置。 - 【請求項４】 前記定電流源は、供給電流が変更可能で
ある、請求項３記載の半導体記憶装置。 - 【請求項５】 外部からの信号に従って前記定電流源の
供給電流を設定するための回路をさらに含む、請求項４
記載の半導体記憶装置。 - 【請求項６】 前記定電流源の供給電流を設定するため
のレジスタ回路をさらに備える、請求項４記載の半導体
記憶装置。 - 【請求項７】 前記定電流回路は、テストモード時外部
の定電流源に結合されるノードと、前記ノードに結合さ
れかつ前記トランジスタ素子と前記カレントミラー回路
を構成する定電流トランジスタとを備える、請求項２記
載の半導体記憶装置。 - 【請求項８】 前記定電流トランジスタは、ミラー比が
変更可能である、請求項７記載の半導体記憶装置。 - 【請求項９】 外部からの信号に従って前記定電流トラ
ンジスタの供給電流を設定するための回路をさらに含
む、請求項７記載の半導体記憶装置。 - 【請求項１０】 前記定電流トランジスタの供給電流を
設定するためのレジスタ回路をさらに備える、請求項７
記載の半導体記憶装置。 - 【請求項１１】 行列状に配列される複数のメモリセル
と、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数の列線と、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続する複数の行線と、 各前記列線に結合され、活性化時対応の列線を所定電位
に保持するための複数の列線電位保持回路と、 メモリセル選択指示に応答して、前記列線電位保持回路
を非活性化しかつアドレス指定された行に対応する行線
を選択状態へ駆動するための行系回路と、 テストモード指示信号に応答して、前記行系回路の前記
列線電位保持回路の非活性化と行線選択までの時間を変
更するためのテストモード回路を備える、半導体記憶装
置。 - 【請求項１２】 前記行系回路は、 各前記列に対応して設けられ、活性化時対応の列線に読
出されたメモリセルのデータを検知し増幅するためのセ
ンスアンプ回路と、 前記行線選択後、前記センスアンプ回路を活性化するた
めのセンスアンプ制御回路とをさらに含み、 前記テストモード回路は、前記行線選択開始タイミング
を遅らせ応じて前記センスアンプ回路の活性化タイミン
グを遅らせる回路を含む、請求項１１記載の半導体記憶
装置。 - 【請求項１３】 行列状に配列される複数のメモリセ
ル、 各前記行に対応して配置され、各々に対応の行のメモリ
セルが接続される複数の行線、 各前記列に対応して配置され、各々に対応の列のメモリ
セルが接続する複数の列線、 前記複数の列線に対応して配置され、活性化時対応の列
線を所定電位レベルに保持するための列線電位保持回
路、 テストモード時、前記列線電位保持回路の保持電位を前
記所定電位と異なる第１の電位レベルに設定するための
列線電位設定回路と、 テストモード時、所定数の行線を前記第１の電位と異な
る第２の電位に設定するための行線電位設定回路、およ
び前記メモリセルのデータを読出すための回路とを備え
る、半導体記憶装置。 - 【請求項１４】 前記複数のメモリセルは複数のグルー
プに分割され、 前記列線電位設定回路は、前記テストモード時、前記グ
ループ単位で前記列線の電位を前記第１の電位に設定
し、 前記行線電位設定回路は、前記テストモード時、前記グ
ループ単位で前記行線をすべて選択状態へ駆動する、請
求項１３記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002585A JP2002208298A (ja) | 2001-01-10 | 2001-01-10 | 半導体記憶装置 |
| US09/911,729 US6434065B1 (en) | 2001-01-10 | 2001-07-25 | Semiconductor memory device of low power consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001002585A JP2002208298A (ja) | 2001-01-10 | 2001-01-10 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208298A true JP2002208298A (ja) | 2002-07-26 |
Family
ID=18871068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001002585A Pending JP2002208298A (ja) | 2001-01-10 | 2001-01-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6434065B1 (ja) |
| JP (1) | JP2002208298A (ja) |
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|---|---|---|---|---|
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| JP2007172720A (ja) * | 2005-12-21 | 2007-07-05 | Nec Electronics Corp | 半導体装置、半導体記憶装置、制御信号生成方法、及び救済方法 |
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