JP2012099202A - 半導体装置 - Google Patents

Abstract

【課題】ビット線とデータバス線の接続を制御するカラム選択トランジスタの不良をデータバス線を介して検出することを可能とする半導体装置の提供。
【解決手段】ビット線と、前記ビット線に対応するデータバス線と、前記ビット線と前記データバス線との電気的な接続を制御する選択トランジスタと、前記ビット線に前記データバスを介してデータを書き込むライトアンプと、テスト回路と、を備え、前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第１の電位に設定し、前記データバス線を第２の電位に設定し、その後、前記データバス線をフローティングに設定し、前記選択トランジスタが活性され、前記ビット線と前記データバス線とが電気的に接続されることにより、前記データバス線が前記第２の電位から前記第１の電位に遷移することを検出する。
【選択図】図５

Description

本発明は、半導体装置に関し、例えばメモリセルアレイを備えた半導体装置に関する。

＜ＤＲＡＭ一般構成＞
以下では、関連技術の半導体装置としてＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）について概説しておく。図１は、一般的なＤＲＡＭの構成の一例を模式的に示す図である。図１に示すように、メモリアレイ１、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）９、データラッチ回路５、入出力インターフェース６、内部クロック（ＣＬＫ）生成回路７、制御信号生成回路８を備えている。メモリアレイ１はバンク０〜バンクｍを備え、各バンクは、メモリマット列１、２、３を備えている。なお、バンク構成、バンク内のメモリマット構成等はかかる構成に制限されるものでないことは勿論である。制御信号生成回路８は、コマンド信号（／ＣＳ（チップセレクト）、／ＲＡＳ（ロウアドレスストローブ）、／ＣＡＳ（カラムアドレスストローブ）、／ＷＥ（ライトエネーブル））を入力し、該コマンドをデコードし、該コマンドデコード結果にしたがって制御信号を生成し、Ｘデコーダ及びＸタイミング生成回路２、Ｙデコーダ及びＹタイミング生成回路３、デコーダ制御回路４等に出力する。なお、信号名の前の記号「／」は、Ｌｏｗレベルのとき活性状態であることを示す。また、入力したアドレス信号（ＡＤＤ）のロウアドレスがＸデコーダ２でデコードされ、サブワードドライバ（ＳＷＤ）によりワード線ＷＬが選択される。ワード線ＷＬが選択されると、メモリセル（ＭＣ）からビット線（ＢＬ）にデータが読み出され、センスアンプ（ＳＡ）で増幅される。なお、アドレス（ＡＤＤ）のカラムアドレスはＹデコーダ３でデコードされ、選択されたカラム選択信号がアクティブとされ、ビット線（ＢＬ）、センスアンプ（ＳＡ）を選択する。

センスアンプ（ＳＡ）で増幅された出力（読み出しデータ）は、データラッチ回路５、入出力インターフェース６に転送され、ＤＱピンより外部に出力される。ＤＱピン（ＤＱ端子）は複数ピンであり、所謂複数のＩ／Ｏ端子である。データストローブ信号ＤＱＳ、／ＤＱＳは外部からデータを入力する際に、データをラッチするためのトリガ信号となる。データマスク信号ＤＭは、例えば、データをマスクするための制御信号である。データを入力するのと同時に、データマスク信号ＤＭをＨｉｇｈとすると、当該データのメモリセルへの書き込みはマスク（インヒビット）され、書き込みは行われない（ライトアンプが出力ディスエーブルとされる）。データマスク信号ＤＭは、半導体装置の外部端子であり、複数のデータマスク信号ＤＭの端子で構成される。それぞれのデータマスク信号ＤＭは、対応する複数のＤＱ端子で構成される複数のグループのうちのいずれかのグループに対応付けられる。

メモリセルにデータを書き込む場合、データマスク信号ＤＭをＬｏｗとして、ＤＱピンにデータを入力すると、入出力インターフェース６、データラッチ回路５を介して、センスアンプ（ＳＡ）に書き込みデータが転送される。センスアンプ（ＳＡ）は、ビット線（ＢＬ）を書き込みデータに即して駆動し、該ビット線（ＢＬ）に接続され、選択されたワード線に接続するメモリセルにデータを書き込む。

＜階層化データ線構造＞
図２は、階層化データ線構造（階層ＩＯ方式）を模式的に示す図である。なお、特に制限されないが、図２において、センスアンプ（ＳＡ）１４に接続されたビット線対ＢＬＴ／Ｎが互いに異なるメモリマット（図２ではメモリマット１と２）に割当てられているオープンビット線方式とされる。なお、ビット線ＢＬＴのＴはＴｒｕｅ（正転）、ＢＬＮのＮはＢａｒ（反転：ＢＬＴの反転）を表している。ローカル入出力線ＬＩＯＴ、ＬＩＯＮ、メイン入出力線ＭＩＯＴ、ＭＩＯＮのＴ、Ｎも同様である。

１対のＭＩＯ線対ＭＩＯＴ／ＭＩＯＮには、スイッチを介して、複数のＬＩＯ線対ＬＩＯＴ／ＬＩＯＮが接続される。なお、図２では説明を容易とするために、ＭＩＯ線対ＭＩＯＴ／ＭＩＯＮには、１対のスイッチ１６を介して接続される１対のＬＩＯ線対ＬＩＯＴ／ＬＩＯＮのみが示されている。１対のスイッチ１６は、図１のスイッチ１０（ＳＷＣ）に対応し、制御信号ＩＯＳＷにゲートが接続され、制御信号ＩＯＳＷのＨｉｇｈ／Ｌｏｗにより、オン／オフ（導通／非導通）が共通に制御されるＮＭＯＳトランジスタからなる。オン状態に設定されたスイッチ対１６に接続する１対のＬＩＯ線対ＬＩＯＴ／ＬＩＯＮとＭＩＯ線対ＭＩＯＴ／ＭＩＯＮとが電気的に接続される。なお、ＬＩＯＴ／ＬＩＯＮとＭＩＯＴ／ＭＩＯＮの接続部（スイッチ対１６：図１の１０）には、ＬＩＯＴ／ＬＩＯＮに伝達された読み出しデータを受け、該読み出しデータでＭＩＯＴ／ＭＩＯＮを駆動するサブアンプをさらに備えた構成としてもよい。

１対のＬＩＯ線ＬＩＯＴ／ＬＩＯＮには、カラム選択トランジスタ（「Ｙスイッチ」ともいう）１３を介してオープンビット線方式の複数のセンスアンプ（ＳＡ）１４が接続される。なお、図２では、簡単のため、１対のＬＩＯ線ＬＩＯＴ／ＬＩＯＮにカラム選択トランジスタ１３を介して接続される１つのセンスアンプ１４のみが示されている。カラムス選択トランジスタ１３は、カラムアドレスをデコードするカラムデコーダ（ＹＤＥＣ）１５から出力されるカラム選択信号ＹＳ（あるいはＣＳＬとも呼ばれる）にゲートが接続され、カラム選択信号ＹＳのＨｉｇｈ／Ｌｏｗにより、オン／オフ（導通／非導通）が制御されるＮＭＯＳトランジスタからなる。選択されたカラムのカラム選択信号ＹＳがＨｉｇｈとなり、１対のカラム選択トランジスタ１３がオン（導通）のとき、ＢＬＴとＬＩＯＴ、ＢＬＮとＬＩＯＮとがそれぞれ電気的に接続される。

センスアンプ（ＳＡ）１４の第１、第２ノードには、両側に位置するセルアレイ（メモリマット１と２）のビット線ＢＬＴ、ＢＬＮが接続される（オープンビット線構造）。ビット線ＢＬＴに接続するメモリセル１１は、ゲートがワード線（サブワード線）ＳＷＬに接続され、ドレインがビット線ＢＬＴに接続されたセルトランジスタ（ＮＭＯＳトランジスタ）１１Ａと、該セルトランジスタのソースに一端が接続され他端が電極（プレート電極）に接続された容量１１Ｂ（データを保持するための容量）からなる。なお、ソースがプリチャージ線ＶＢＬＰに接続され、ゲートにイコライズ制御信号ＢＬＰＲ＿Ｂを入力し、ドレインがビット線対ＢＬＴ、ＢＬＮにそれぞれ接続されたＰＭＯＳトランジスタ１２は、ビット線のプリチャージ回路を構成する。プリチャージ線ＶＢＬＰにはプリチャージ電源（例えば１／２ＶＤＤ）が不図示の基準電圧回路から供給される。なお、折り返し（折り畳み）ビット線構造の場合、センスアンプ（ＳＡ）１４の第１、第２ノードには、メモリマット１内を延在されるビット線対ＢＬＴ、ＢＬＮが第１のトランスファゲートを介して接続され、メモリマット２内を延在されるビット線対ＢＬＴ、ＢＬＮが第２のトランスファゲートを介して接続される構成とされる。

ＭＩＯ線対ＭＩＯＴ／ＭＩＯＮには、リードアンプ１８とライトアンプ１７が接続される（リードアンプは「メインアンプ」とも呼ばれる）。メモリセルからのデータ読み出し時、選択されたサブワード線ＳＷＬに接続するメモリセル（例えばメモリセル１１）のデータはビット線（例えばＢＬＴ）を介してセンスアンプ１４に伝達される。なお、ＢＬＴ、ＢＬＮは、読み出し動作開始前に所定のプリチャージ電位ＶＢＬＰ（例えば１／２ＶＤＤ）にプリチャージされている。センスアンプ１４は、ビット線対ＢＬＴ、ＢＬＮの電位を差動増幅し、選択されたカラムのセンスアンプ１４で増幅された信号が１対のカラム選択トランジスタ１３を介して、ＬＩＯ線対ＬＩＯＴ／ＬＩＯＮに伝達され、更に、スイッチ対１６を介して、ＭＩＯＴ／ＭＩＯＮに伝達され、リードアンプ１８において、ＭＩＯＴ／ＭＩＯＮに伝達された読み出しデータを差動増幅し、その出力は、図示されないドライバからリードライトバスを介して図１のデータラッチ回路５に供給される。ライトアンプ１７は、読み出し時、非活性状態とされ、その出力は、ハイインピーダンス状態とされる。

書き込み時、ライトアンプ１７は、図１のＤＱ端子から入力され、入出力インタフェース６、データラッチ回路５を介して転送された書き込みデータを入力し、該書き込みデータの値に応じてＭＩＯＴ／ＭＩＯＮを差動で駆動する。ＭＩＯＴ／ＭＩＯＮのデータは、選択されたＬＩＯＴ／ＬＩＯＮを介して、選択されたカラムのセンスアンプ１４に転送され、選択されたワード線に接続するメモリセルに書き込まれる。

＜ビット線系の構成例＞
図３は、階層化ＩＯ方式のビット線系（オープンビット線方式）の構成例を示す図である。図３の構成例においては、セルアレイ０とセルアレイ１側にそれぞれ延在されるビット線ＤＬ−Ａ−０、／ＤＬ−Ａ−０（ＤＬ−Ａ−０の相補信号、／信号名は信号名の信号の相補信号を表す）、ＤＬ−Ｂ−０、／ＤＬ−Ｂ−０、ＤＬ−Ｃ−０、／ＤＬ−Ｃ−０、ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０と、ビット線のプリチャージ線ＶＢＬＰ間にそれぞれ接続され、ゲートにプリチャージ信号ＢＬＰＲ＿Ｂを受け、オン時に、それぞれプリチャージ電源ＶＢＬＰに設定する８個のＰＭＯＳトランジスタＱ１を備えている。ＤＬ−Ａ−１、／ＤＬ−Ａ−１〜ＤＬ−Ｄ−１、／ＤＬ−Ｄ−１、ＤＬ−Ａ−Ｎ、／ＤＬ−Ａ−Ｎ〜ＤＬ−Ｄ−Ｎ、／ＤＬ−Ｄ−Ｎの各々についても、それぞれ、ビット線のプリチャージ線ＶＢＬＰ間にＰＭＯＳトランジスタＱ１を備えている。

カラム選択信号ＹＳ０〜ＹＳＮのうち選択された１つのカラムのカラム選択信号がＨｉｇｈとされ、これに応答して、
（Ｎ＋１）対のビット線対ＤＬ−Ａ−０、／ＤＬ−Ａ−０〜ＤＬ−Ａ−Ｎ、／ＤＬ−Ａ−Ｎのうちの１対のビット線対が、ＬＩＯ線対ＬＩＯＴ−Ａ、ＬＩＯＮ−Ａに接続され、
（Ｎ＋１）対のビット線対ＤＬ−Ｂ−０、／ＤＬ−Ｂ−０〜ＤＬ−Ｂ−Ｎ、／ＤＬ−Ｂ−Ｎのうちの１対のビット線対がＬＩＯ線対ＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂに接続され、
（Ｎ＋１）対のビット線対ＤＬ−Ｃ−０、／ＤＬ−Ｃ−０〜ＤＬ−Ｃ−Ｎ、／ＤＬ−Ｃ−Ｎのうちの１対のビット線対がＬＩＯ線対ＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃに接続され、
（Ｎ＋１）対のビット線対ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０〜ＤＬ−Ｄ−Ｎ、／ＤＬ−Ｄ−Ｎのうちの一対のビット線が、ＬＩＯ線対ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄに接続される。

なお、図３では、ＬＩＯＴ−ＡとＬＩＯＮ−Ａ、ＬＩＯＴ−ＢとＬＩＯＮ−Ｂと、ＬＩＯＴ−ＣとＬＩＯＮ−Ｃ、ＬＩＯＴ−ＤとＬＩＯＮ−Ｄにそれぞれスイッチを介して接続されるＭＩＯＴ，ＭＩＯＮ間にメインアンプ（図２のライトアンプ１７とリードアンプ１８を含む）が接続されるが、図３では、説明の簡単のため、メインアンプは、ＬＩＯＴ−ＡとＬＩＯＮ−Ａ、ＬＩＯＴ−ＢとＬＩＯＮ−Ｂ、ＬＩＯＴ−ＣとＬＩＯＮ−Ｃ、ＬＩＯＴ−ＤとＬＩＯＮ−Ｄ間にそれぞれ接続されているものとして示されている。

図３に示すように、ＤＬ−Ａ−０、／ＤＬ−Ａ−０とＬＩＯＴ−Ａ、ＬＩＯＮ−Ａ間、
ＤＬ−Ｂ−０、／ＤＬ−Ｂ−０とＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂ間、
ＤＬ−Ｃ−０、／ＤＬ−Ｃ−０とＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃ間、
ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０とＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄ間
にそれぞれ接続されるＮＭＯＳトランジスタＱ３は、カラム選択信号ＹＳ０により共通にオン・オフが制御される。

また、ＤＬ−Ａ−１、／ＤＬ−Ａ−１とＬＩＯＴ−Ａ、ＬＩＯＮ−Ａ間、
ＤＬ−Ｂ−１、／ＤＬ−Ｂ−１とＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂ間、
ＤＬ−Ｃ−１、／ＤＬ−Ｃ−１とＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃ間、
ＤＬ−Ｄ−１、／ＤＬ−Ｄ−１とＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄ間
にそれぞれ接続されるＮＭＯＳトランジスタＱ３はカラム選択信号ＹＳ１により共通にオン・オフが制御される。

以下同様にして、
ＤＬ−Ａ−Ｎ、／ＤＬ−Ａ−ＮとＬＩＯＴ−Ａ、ＬＩＯＮ−Ａ間、
ＤＬ−Ｂ−Ｎ、／ＤＬ−Ｂ−ＮとＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂ間、
ＤＬ−Ｃ−Ｎ、／ＤＬ−Ｃ−ＮとＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃ間、
ＤＬ−Ｄ−Ｎ、／ＤＬ−Ｄ−ＮとＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄ間
にそれぞれ接続されるＮＭＯＳトランジスタＱ３はカラム選択信号ＹＳＮにより共通にオン・オフが制御させる。

＜冗長回路＞
ＤＲＡＭでは、不良セル救済のために、冗長回路を備えた構成のものも用いられている。例えば不良セル救済のために冗長セルを備え、半導体製造時のウェハテスト工程等で良・不良を判定してフェイルマップを作成し、不良セルを冗長セルに置き換える等の救済措置がとされる。救済措置の一例として、例えばアクセスアドレスが不良セルのアドレスに該当した場合、当該不良セルにはアクセスしないように、冗長セルをアクセスするアドレスに置き換えるようにヒューズ回路の溶断等のプログラミングが行われ、冗長セルの選択時、不良セル（被救済セル）に接続するビット線（被救済ビット線）のカラム選択トランジスタ（被救済カラム選択トランジスタ）や、ワード線は非選択（非活性）とされるように制御される。すなわち、被救済ビット線に接続するカラム選択トランジスタ被救済カラム選択トランジスタのゲート電極は、カラム選択信号によりＬｏｗ電位に固定化され、非選択状態とされる。

＜マルチ選択状態＞
カラム選択トランジスタ（Ｙスイッチ）のゲート電極に対してカラム選択信号を伝達するヴィア等の接続不良等により、カラム選択トランジスタのゲート電極がフローティング化した場合、当該カラム選択トランジスタのゲート電極は、カラム選択信号と非接続となり、ゲート電極の電荷をＧＮＤ（グランド）に放電することができなくなる。このため、例えば近接配線等の電位変動時に、容量カップリング等により、当該カラム選択トランジスタのゲート電極がＨｉｇｈ電位（あるいはカラム選択トランジスタを構成するＮＭＯＳトランジスタのゲート・ソース間電圧がその閾値電圧を越えること）になり、非選択であるべきカラム選択トランジスタがオン（導通）してしまう場合がある。この場合、非選択であるべきカラム選択トランジスタと、読み出し対象の選択ビット線のカラム選択トランジスタの両方が同時に選択された状態となり（「マルチ選択状態」という）、制御不能となるという問題が発生する。この問題について、図４を参照して以下に説明する。

ＬＩＯ線対ＬＩＯＴ／ＬＩＯＮは、スイッチ対を介して、ＭＩＯ線対ＭＩＯＴ／ＭＩＯＮに接続される。ＬＩＯＴ／ＬＩＯＮは、カラム選択トランジスタを介して、ビット線対に接続する。ビット線の選択は、カラムデコーダ（ＹＤＥＣ）で行われ、選択されたカラムに対応するカラム選択信号がカラムデコーダ（ＹＤＥＣ）によりＨｉｇｈに設定され、当該カラム選択信号にゲート電極が接続されたカラム選択トランジスタが導通する。

データ読み出し時、センスアンプ（ＳＡ）は、ビット線対の差電位を差動増幅し、選択ビット線の電位が差動でＬＩＯＴ、ＬＩＯＮに出力される。読み出し時に選択されたカラム選択トランジスタ（読み出しＹ−Ｓｗｉｔｃｈ）のゲート電極に供給されるカラム選択信号はＨｉｇｈ電位とされ、選択されたビット線（読み出しＢｉｔＬｉｎｅ）に接続された選択メモリセルＭＣ（ワード線ＷＬがＨｉｇｈ）のデータ（図４ではＨｉｇｈ）がビット線（読み出しＢｉｔＬｉｎｅ）に読みだされ、カラム選択トランジスタ（読み出しＹ−Ｓｗｉｔｃｈ）を介して、ＬＩＯＴ、ＬＩＯＮには、本来Ｈｉｇｈ、Ｌｏｗが出力されることになる（Ｈｉｇｈ期待、Ｌｏｗ期待）。

一方、冗長回路で救済される被救済ビット線（被救済ＢｉｔＬｉｎｅ）に接続するカラム選択トランジスタ（被救済Ｙ−Ｓｗｉｔｃｈ）のゲート電極は、常時非選択とすべく、カラム選択信号によりＬｏｗに固定される（Ｆｉｘ Ｌｏｗ）ことになるが、以下のような問題が発生する場合がある。例えば該ゲート電極に接続するヴィアの接続不良等により、ゲート電位がＬｏｗ固定とならず、フローティング状態のＨｉｇｈ電位となり、当該カラム選択トランジスタは非選択であるにもかかわらず、導通してしまうということが懸念される。この場合、被救済ビット線に接続され、選択ワード線に接続されたメモリセルＭＣのデータ（Ｌｏｗ）とその反転信号がＬＩＯＴ、ＬＩＯＮにそれぞれ出力される。この結果、ＬＩＯＴの本来の読み出し値（期待値）はＨｉｇｈであるべきところ、被救済ビット線に接続された選択セルのデータ（Ｌｏｗ）が同時に読み出されてしまい、読み出し値はＬｏｗとなる。ただし、初期状態やフローティング箇所の電位等によっては、不良として現れない場合がある。例えば図４に示す例では、被救済セルのメモリセルＭＣのデータをＬｏｗとしているが、初期状態等によるため、被救済セルのメモリセルＭＣのデータがＨｉｇｈの場合には、データを強化する方に作用する為、不良とならない。

コンタクト不良等によりゲート電極がフローティング化したカラム選択トランジスタにおいて、ゲート電極がフローティング状態でＨｉｇｈとなって選択状態となり、選択されたビット線のカラム選択トランジスタのほか、非選択のカラム選択トランジスタ（ゲート電極がフローティングＨｉｇｈ）がともに選択されるというマルチ選択状態は、冗長構成の被救済ビット線等の制御に限らずに、図３等に示した任意のカラム選択トランジスタ（Ｑ３）にも発生し得る。さらに、マルチ選択状態は、非選択のカラム選択トランジスタのゲート・ソース間電圧ＶＧＳが閾値電圧を超えた場合に起こるため、時間軸は限定されず、いつでも生じ得る。例えばライトサイクルにおいてマルチ選択状態が発生した場合、非選択のカラム選択トランジスタがオン（導通）し、該カラム選択トランジスタによりＬＩＯ線と導通する非選択のビット線のメモリセルにデータが書き込まれる可能性も生じ得る。

なお、特許文献１には、センスアンプ部におけるビット線コンタクトの数を削減することにより、ビット線容量の低減を図る半導体記憶装置の構成が開示されており、その図１５、図１６等には、カラム選択信号（ＹＳ）が８つのトランジスタのゲート電極にそれぞれのヴィアを介して供給される構成が開示されている。また特許文献２には、データ圧縮回路として２つの２入力ＮＯＲの出力を入力する２入力ＮＡＮＤを備え、２つの２入力ＮＡＮＤの出力の論理和をとる構成が開示されている。

特開平１０−３１３１０１号公報 特開平０４−１２１９００号公報

以下、関連技術の分析を与える。

上記したカラム選択トランジスタのオープン不良等は、ローカル入出力線ＬＩＯの不良となって現れ、該不良は再現性が良くないことから、ウェハ検査や量産試験時あるいは製品出荷後等において、その検出は困難である（該オープン不良が検出されないまま、製品出荷される可能性がある）。

また、ウェハ検査時等において、ゲートオープン不良のカラム選択トランジスタを含むカラムを冗長カラム等で救済しても、当該ゲート電位が何らかの契機で上昇しＨｉｇｈとなり、ローカル入出力線と被救済ビット線とが電気的に接続され（マルチ選択状態）、不具合が発生することになる。そして、このマルチ選択状態の問題は、冗長構成の被救済ビット線等の制御に限らずに、任意のカラム選択トランジスタに発生し得る。

カラム選択トランジスタのオープン不良検出のため、カラム選択トランジスタのフローティングゲートを浮かせてＬＩＯ不良を誘発させるテストを行うことは困難である。

さらに、ゲートが浮いているカラム選択トランジスタが存在するチップを救済せずに、不良とする場合、例えば
（I）カラム選択トランジスタのゲートのオープン（浮いている）不良、
（II）冗長カラムと置き換える（冗長救済する）ことで、良品に救済することが可能なセンスアンプ不良やビット線不良、
を区別することは困難である。すなわち、（I）の不良は、オープンしているゲートがオフの時、不良カラム選択トランジスタによって接続されるビット線単位の不良としか検出できず、そのため、（II）のようなセンスアンプ不良やビット線不良(ビット線ショート等)との区別が困難となる。尚、本願の課題は、半導体装置に冗長回路（冗長メモリによる冗長機能）が搭載されていない場合にも起こり、この半導体装置においても、カラム選択トランジスタのオープン不良検出のため、カラム選択トランジスタのフローティングゲートを浮かせてＬＩＯ不良を誘発させるテストを行うことは、重要である。

本発明は、前記課題の少なくとも１つを解消するために、概略以下の構成とされる（ただし、以下の構成に制限されるものでないことは勿論である）。

本発明によれば、ビット線と、前記ビット線に対応するデータバス線と、前記ビット線と前記データバス線を電気的に接続する選択トランジスタと、前記ビット線に前記データバスを介してデータを書き込むライトアンプ、及びテスト回路を備え、前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第１の電位に設定し、前記データバス線を第２の電位に設定し、その後前記データバス線をフローティングに設定し、前記選択トランジスタが活性することにより、前記データバス線が前記第２の電位から前記第１の電位に遷移することを検出する、半導体装置が提供される。前記検出回路において、前記データバス線が前記第２の電位から前記第１の電位に遷移しない場合には、選択トランジスタの不良と判定する。

本発明によれば、ビット線とデータバス線の接続を制御するカラム選択トランジスタの不良を、データバス線を介して検出することができる。

ＤＲＡＭ全体の構成を示す図である。 オープンビット線方式の階層データ線の構成を示す図である。 オープンビット線方式の構成例を示す図である オープン不良時のマルチ選択を説明する図である。 本発明の第１の例示的な実施形態の構成を示す図である。 本発明の第１の例示的な実施形態の動作を示す図である。 本発明の第２の例示的な実施形態の構成を示す図である。 本発明の第３の例示的な実施形態の構成を示す図である。

本発明の課題を解決する技術思想（コンセプト）の代表的な一例は以下に示される。但し、本願の請求内容はこの技術思想に限られず、本願請求項に記載の内容であることは言うまでもない。すなわち、本発明の好ましい態様（Ｐｒｅｆｅｒｒｅｄ Ｍｏｄｅｓ）の１つによれば、テストモード信号（Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎ）が活性化時に、第１と第２のテスト制御信号（ＦＢ、ＴＬ）を出力するテスト回路（ＣＴＬ２）と、通常動作時に所定電位（例えば１／２ＶＤＤ）であるビット線のプリチャージ線（ＶＢＬＰ）を、前記テスト回路がイネーブルな期間中ＤＣ的に第１の電位（ＶＳＳ）に制御する第１の制御回路（ＣＴＬ１）と、前記ビット線のプリチャージ線（ＶＢＬＰ）から、ＴｒｕｅとＢａｒの複数のビット線（ＤＬ）へ、前記第１のテスト信号（ＦＢ）が第２の値をとる第２の所定期間で、ＤＣ的にそれぞれ前記第１の電位を供給する複数のプリチャージ素子（Ｑ１）と、前記複数のビット線と、前記複数のビット線にそれぞれ対応する複数のデータバス線（ＬＩＯ）とを、カラム選択信号（ＹＳ）によって、電気的に接続する複数のカラム選択トランジスタ（Ｑ３）と、前記複数のデータバス線（ＬＩＯ）を、それぞれ前記第１の電位（ＶＳＳ）と異なる第２の電位へ、前記第１のテスト信号（ＦＢ）が第１の値をとる第１の所定時間充電する複数のデータバス線のプリチャージ素子（Ｑ２）と、前記第２のテスト制御信号（ＴＬ）によってイネーブルにされ、前記第１の所定時間後に前記カラム選択信号（ＹＳ）が第２の所定時間イネーブルに制御される期間中、前記複数のデータバス線（ＬＩＯ）のすべての電位が、前記第２の電位から、前記第１の制御回路（ＣＴＬ１）によって制御された前記ビット線のプリチャージ線（ＶＢＬＰ）の第１の電位（ＶＳＳ）へ遷移することを検出する検出回路（２０）と、を備える。

本発明の好ましい態様の一つによれば、前記ビット線に第１の所定電位（ＶＳＳ）を供給するプリチャージ線（ＶＢＬＰ）、前記ビット線と前記プリチャージ線（ＶＢＬＰ）とを電気的に接続するプリチャージ素子（Ｑ１）、を備え、前記第１の制御回路（ＣＴＬ１）は、前記プリチャージ線（ＶＢＬＰ）を前記第１の所定電位（１／２ＶＤＤ）に代えて前記第１の電位（ＶＳＳ）に設定し、プリチャージ制御信号（ＢＬＰＲ＿Ｂ）により、前記プリチャージ素子（Ｑ１）を活性することによって、前記ビット線（ＤＬ、／ＤＬ）に前記第１の電位（ＶＳＳ）を設定する。

本発明の好ましい態様の一つによれば、前記ビット線に接続し情報を記憶するメモリセル（ＭＣ）の情報をセンシングする第１のセンスアンプ（ＳＡ）を備え、前記第１の所定電位（１／２ＶＤＤ）は、前記メモリセルの情報が前記ビット線に伝送される前に、前記センシングの初期電位として設定される電位である。前記第１の所定電位を生成し、前記プリチャージ線（ＶＢＬＰ）に供給する基準電位発生回路を備えた構成としてもよい。

本発明の好ましい態様の一つによれば、前記第１の電位を有する第１の信号線（ＶＳＳ線）、前記第１の信号線と前記プリチャージ線（ＶＢＬＰ）とを電気的に接続するスイッチ素子（ＳＷ２）、を備え、第１の制御回路（ＣＴＬ１）は、前記スイッチ素子（ＳＷ２）を活性することによって、前記プリチャージ線（ＶＢＬＰ）を前記第１の電位（ＶＳＳ）に設定し、プリチャージ制御信号（ＢＬＰＲ＿Ｂ）により導通状態とされた前記プリチャージ素子（Ｑ１）を介して、前記ビット線に、前記第１の電位（ＶＳＳ）を設定する構成としてもよい。

本発明の好ましい態様の一つによれば、前記テスト回路は、前記テスト期間中に、前記ビット線が前記第１の電位（ＶＳＳ）を維持し続けるように制御する構成としてもよい。すなわち、テスト期間中、プリチャージ制御信号（ＢＬＰＲ＿Ｂ）は、前記プリチャージ素子（Ｑ１）を導通状態とする値に保持される。

本発明の好ましい態様の一つによれば、前記データバス線（ＬＩＯＴ／ＬＩＯＮ）に前記第２の電位（ＶＤＤ１）を設定する第１のトランジスタ（Ｑ２）を備えた構成としてもよい。テスト回路は、テスト期間中の初期期間において、第１のテスト制御信号（ＦＢ）により、前記第１のトランジスタ（Ｑ２）を活性化し（導通させ）、前記初期期間の後である前記テスト期間中の後期期間において、前記第１のトランジスタ（Ｑ２）を非活性（非導通）に制御する。

本発明の好ましい態様の一つによれば、前記データバス線（ＬＩＯＴ／ＬＩＯＮ）に接続し、前記メモリセルの情報を前記ビット線及び前記選択トランジスタを介してセンシングする第２のセンスアンプ（ＭａｉｎＡｍｐ：Ｒｅａｄ ＡＭＰ）を備え、前記データバス線に第２の所定電位（ＶＤＤ２）を供給する第２のトランジスタ（図７のＱ４−１〜４−３）を備えた構成としてもよい。前記第２の所定電位（ＶＤＤ２）は、前記メモリセルの情報が前記データバス線（ＬＩＯＴ／ＬＩＯＮ）に伝送される前に前記第２のセンスアンプ（ＭａｉｎＡｍｐ：Ｒｅａｄ ＡＭＰ）のセンシングの初期電位として設定される電位である。なお、前記第２の所定電位（ＶＤＤ２）を前記第２の電位（ＶＤＤ１）と同一としてもよい。前記第２の電位（ＶＤＤ１）は電源電位（ＶＤＤ）であってもよい。

本発明の好ましい態様の一つによれば、前記テスト回路は、前記テスト期間中に前記ライトアンプ（１７）を非活性に制御するようにしてもよい。

本発明の好ましい態様の一つによれば、複数の前記ビット線、前記複数のビット線に対応する複数の前記データバス線、及び前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタ（Ｑ３）を含み、前記複数の選択トランジスタは、第１の選択信号線（ＹＳ）に共通に接続し、検出回路（２０）は、前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する構成としてもよい。

本発明の好ましい態様の一つによれば、前記ビット線に接続し情報を記憶するメモリセル、及び前記メモリセルの情報をセンシングするセンスアンプ（ＳＡ）を備え、前記複数のビット線に接続する第１の前記ビット線（ＤＬ）が、前記第１のセンスアンプの第１ノードに接続し、前記複数のビット線に接続する第２の前記ビット線（／ＤＬ）が、前記第１のセンスアンプの第２のノードに接続し、前記第１のセンスアンプは、前記第１と第２のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、前記第１と第２のビット線にそれぞれ対応する前記複数の選択トランジスタ（Ｑ３）は、前記第１の選択信号線（ＹＳ）に共通に接続する構成としてもよい。検出回路（２０）は、前記第１と第２のビット線を共通に前記第１の電位（ＶＳＳ）に設定し、前記第１と第２のビット線（ＤＬ、／ＤＬ）にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する。

本発明の好ましい態様の一つによれば、複数の前記ビット線、前記複数のビット線に対応する複数の前記データバス線、及び前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタ（Ｑ３）を含み、前記複数の選択トランジスタ（Ｑ３）は、それぞれ対応する第１及び第２の選択信号線（ＹＳ０、ＹＳ１又はＹＳＮ）に接続する構成としてもよい。検出回路（２０）は、前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する。

更に、本発明の好ましい態様の一つによれば、前記複数のビット線に接続しそれぞれ情報を記憶する複数のメモリセル、及び前記複数のメモリセルの情報をそれぞれセンシングする第１と第２のセンスアンプを備え、前記複数のビット線に含まれる第１の前記ビット線が、前記第１のセンスアンプの第１ノードに接続し、前記複数のビット線に含まれる第２の前記ビット線が、前記第１のセンスアンプの第２のノードに接続し、
前記複数のビット線に含まれる第３の前記ビット線が、前記第２のセンスアンプの第１ノードに接続し、前記複数のビット線に含まれる第４の前記ビット線が、前記第２のセンスアンプの第２のノードに接続し、
前記第１のセンスアンプは、前記第１と第２のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第２のセンスアンプは、前記第３と第４のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
前記第１と第２のビット線にそれぞれ対応する前記複数の選択トランジスタ（Ｑ３）は、前記第１の選択信号線（例えばＹＳ０）に共通に接続し、
前記第３と第４のビット線にそれぞれ対応する前記複数の選択トランジスタ（Ｑ３）は、前記第２の選択信号線（例えばＹＳ１、・・・又はＹＳＮ）に共通に接続し、
前記テスト回路は、前記第１乃至第４のビット線を共通に前記第１の電位（ＶＳＳ）に設定し、前記第１乃至第４のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位（ＶＤＤ）から前記第１の電位（ＶＳＳ）に遷移することを検出する。

更に、本発明の好ましい態様の一つによれば、それぞれが複数の前記ビット線を含む第１と第２のグループ、前記第１と第２のグループに共通に対応する複数の前記データバス線、前記第１と第２のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第３と第４のグループを含み、前記第３と第４のグループは、それぞれ対応する第１及び第２の選択信号線（ＹＳ０と、ＹＳ１、・・・又はＹＳＮ）に接続し、前記テスト回路は、前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する。

更に、本発明の好ましい態様の一つによれば、更に、それぞれが複数の前記ビット線を含む第５と第６のグループ、
前記第５と第６のグループに共通に対応する複数の前記データバス線、前記第５と第６のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第７と第８のグループを含み、
前記第７と第８のグループは、それぞれ対応する前記第１及び第２の選択信号線（ＹＳ０と、ＹＳ１、・・・又はＹＳＮ）に接続し、
前記テスト回路は、前記第１及び第５のグループに共通に対応する前記複数のデータバス線と、前記第２及び第６のグループに共通に対応する前記複数のデータバス線とがそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する。

更に、本発明の好ましい態様の一つによれば、前記複数のビット線に接続しそれぞれ情報を記憶する複数のメモリセル、及び前記複数のメモリセルの情報をそれぞれセンシングする複数のセンスアンプ、を備え、
前記複数のセンスアンプは、前記第１のグループ及び前記第５のグループに共通な複数の第１のセンスアンプと、前記第２のグループ及び前記第６のグループに共通な複数の第２のセンスアンプとを含み、
前記第１のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第１のセンスアンプの第１ノードに接続し、
前記第５のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第１のセンスアンプの第２のノードに接続し、
前記第２のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第２のセンスアンプの第１ノードに接続し、
前記第６のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第２のセンスアンプの第２のノードに接続し、
前記複数の第１のセンスアンプは、前記第１のグループが含む前記複数のビット線と前記第５のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記複数の第２のセンスアンプは、前記第２のグループが含む前記複数のビット線と前記第６のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
前記第３のグループ及び前記第７のグループがそれぞれ含む前記複数の選択トランジスタは、前記第１の選択信号線（ＹＳ０）に共通に接続し、
前記第４のグループ及び前記第８のグループがそれぞれ含む前記複数の選択トランジスタは、前記第２の選択信号線（ＹＳ１、又はＹＳＮ）に共通に接続し、
前記テスト回路は、前記複数のビット線を共通に前記第１の電位に設定し、前記第１と第２のグループに共通に対応する前記複数のデータバス線及び前記第５と第６のグループに共通に対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する。以下、添付図面を参照して例示的な実施形態に即して説明する。

＜実施形態１＞
図５は、本発明の第１の例示的な実施形態の構成を示す図である。特に制限されるものではないが、以下の実施形態では、本発明を図１乃至図３を参照して説明した半導体装置に適用した例に即して説明する。本実施形態の説明において、図３と同一の構成の説明は、重複を回避するため適宜省略し、以下では、主に、図３との相違点について説明する。また、以下では、オープンビット線構造を例に説明するが、本発明はかかる構成に制限されるものでなく、折り返し（折り畳み）ビット線構造等にも同様にして適用可能であることは勿論である。

図５を参照すると、本実施形態においては、図３に示した構成に対して、
（ａ）ビット線プリチャージ線ＶＢＬＰの電圧（プリチャージ電圧）として、テストモード時に活性化されるＴｅｓｔ＿Ｍｏｄｅ＿Ｅｎａｂｌｅ信号に基づき、テスト時には、電源電圧ＶＳＳを供給し、通常動作時には、基準電圧発生回路からの１／２ＶＤＤを供給するように切り替える切替スイッチ（ＳＷ１、ＳＷ２）を備えた第１の制御回路ＣＴＬ１と、
（ｂ）Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎａｂｌｅ信号を受け、テストモード時に、第１のテスト制御信号ＴＬをＬｏｗとし、第２のテスト制御信号ＦＢを、所定の期間（第１時間）Ｌｏｗとした後Ｈｉｇｈに設定する第２の制御回路ＣＴＬ２とを備え、更に、
（ｃ）所定の電源電位（ＶＤＤ１）とＬＩＯＴ、ＬＩＯＮ間に接続され、第２のテスト制御信号ＦＢをゲートに受けるＰＭＯＳトランジスタＱ２とをＬＩＯＴ−Ａ〜ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ａ〜ＬＩＯＮ−Ｄの各々に対して備え、更に、
（ｄ）第１のテスト制御信号ＴＬと、ＬＩＯＴ−Ａ〜ＬＩＯＴ−Ｄの電位を入力とする５入力否定論理和回路ＮＯＲ１と、第１のテスト制御信号ＴＬと、ＬＩＯＮ−Ａ〜ＬＩＯＮ−Ｄの電位を入力とする５入力否定論理和回路ＮＯＲ２と、ＮＯＲ１、ＮＯＲ２の出力信号を入力する２入力否定論理積回路ＮＡＮＤを有する検出回路２０を備える。

検出回路２０において、第１のテスト制御信号ＴＬがＬｏｗのとき、ＮＯＲ１、ＮＯＲ２が活性化され、ＬＩＯＴ−Ａ〜ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ａ〜ＬＩＯＮ−Ｄが全てＬｏｗレベルのとき、すなわち、５つの入力が全てＬｏｗのＮＯＲ１、ＮＯＲ２は、Ｈｉｇｈを出力し、ＮＡＮＤはＬｏｗを出力する。テストモード時に、ＬＩＯＴ−Ａ〜ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ａ〜ＬＩＯＮ−ＤのいずれかがＨｉｇｈのとき、ＮＡＮＤはＬｏｗを出力し、カラム選択トランジスタの不良を検出する。検出回路２０のＮＡＮＤの出力信号ＨＬは、半導体装置の外部端子からテスタ等へ出力するようにしてもよい。特に制限されるものでないが、カラム選択トランジスタのオープン不良が検出された場合、当該被検査デバイス（ＤＵＴ）は救済不可能（ｎｏＧＯ（不良品））として廃棄してもよい。あるいは、カラム選択トランジスタの不良に対してチップを救済する対策が用意されている半導体装置では、テストの結果、検出回路２０のＮＡＮＤの出力信号ＨＬがＨｉｇｈの場合、当該不良を起こしたカラムに対して救済対策を講じるようにしてもよい。

なお、図５において、図３に対して追加された、検出回路２０、第１、第２の制御回路ＣＴＬ１、ＣＴＬ２、トランジスタＱ２等は、本発明によって導入されたテスト回路を構成している。

＜ノーマルモード＞
本実施形態において、ノーマル動作（通常動作）時には、第２の制御回路ＣＴＬ２は、第１のテスト制御信号ＴＬをＨｉｇｈ固定、第２のテスト制御信号ＦＢをＨｉｇｈ固定とし、トランジスタＱ２はオフとなる。第１の制御回路ＣＴＬ１では、プリチャージ線電圧ＶＢＬＰとして１／２ＶＤＤを選択する。このため、図３の構成と同一の通常動作（リード、ライトアクセスが通常通り行われる）となる。また第１のテスト制御信号ＴＬをＨｉｇｈ固定であるため、ＮＯＲ１、ＮＯＲ２の出力はＬｏｗとなり、ＮＡＮＤの出力はＨｉｇｈとなる。検出回路２０の出力信号ＨＬは、通常動作時には、その値は無視される。

＜テストモード＞
本実施形態において、図１の制御信号生成回路８でコマンドをデコードした結果、テストモードにエントリしたことがデコードされると、Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎ信号が活性化され、これを受けて、第１の制御回路ＣＴＬ１は、ビット線のプリチャージ線ＶＢＬＰの電圧として、１／２ＶＤＤからＶＳＳに切り替える。その切り替えは、図５に示す２つのスイッチ素子（ＳＷ１及びＳＷ２）によって行われる。ＳＷ１及びＳＷ２は、一つのスイッチ素子でも代替できる。プリチャージ制御信号ＢＬＰＲ＿Ｂ（図１の制御信号生成回路８で生成される）がＬｏｗとされ、ＰＭＯＳトランジスタＱ１がオン（導通）状態とされ、ビット線対ＤＬ−Ａ−０、／ＤＬ−Ａ−０〜ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０からＤＬ−Ａ−Ｎ、／ＤＬ−Ａ−Ｎ〜ＤＬ−Ｄ−Ｎ、／ＤＬ−Ｄ−Ｎは、共通に電源電圧ＶＳＳに設定される。なお、テスト期間中、プリチャージ制御信号ＢＬＰＲ＿ＢをＬｏｗ固定とし、ビット線対を常に電源ＶＳＳに接続するようにしてもよい。

第２の制御回路ＣＴＬ２は、Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎ信号が活性化されると、第１のテスト制御信号ＴＬをＬｏｗに設定する。また、第２の制御回路ＣＴＬ２は、Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎ信号が活性化されると、第２のテスト制御信号ＦＢを、一旦Ｌｏｗに設定しＰＭＯＳトランジスタＱ２をオン（導通）状態としてＬＩＯ線ＬＩＯＴ／ＬＩＯＮをＨｉｇｈ電位にプリチャージしたのち、カラム選択信号が活性化される前に、第２のテスト制御信号ＦＢをＬｏｗからＨｉｇｈに設定し、ＰＭＯＳトランジスタＱ２をオフ（非導通）状態として、ＬＩＯ線ＬＩＯＴ／ＬＩＯＮをＨｉｇｈフローティング状態とする。この状態で、カラムデコーダで選択されたカラム選択信号（ＹＳ０）がＨｉｇｈとなると、カラム選択信号（ＹＳ０）にゲートが接続したカラム選択トランジスタＱ３がオン（導通）し、ＬＩＯＴ−Ａ、ＬＩＯＮ−Ａと、ビット線対ＤＬ−Ａ−０、／ＤＬ−Ａ−０とがそれぞれ通電し、ＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂとビット線対ＤＬ−Ｂ−０、／ＤＬ−Ｂ−０とがそれぞれ通電し、ＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃとビット線対ＤＬ−Ｃ−０、／ＤＬ−Ｃ−０とがそれぞれ通電し、ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄとビット線対ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０とがそれぞれ通電し、ＬＩＯＴ−Ａ、ＬＩＯＮ−Ａ〜ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄの電荷はＶＳＳに放電され、徐々にＬｏｗ電位となる（ＬＩＯ線の電圧のＬｏｗ電位への勾配は、ＬＩＯ線の容量、カラム選択トランジスタを流れるドレイン電流（放電電流）等で規定される）。この結果、ＮＯＲ１、ＮＯＲ２には全てＬｏｗ電位が入力され、Ｈｉｇｈを出力し、２入力ＮＡＮＤは出力信号ＨＬとしてＬｏｗを出力する（この場合、カラム選択トランジスタは正常）。

つづいて、カラム選択信号ＹＳ１、・・・ＹＳＮについても同様にしてテストを行う。一例として、ＹＳ０の隣りのＹＳ１について説明すると、第２のテスト制御信号ＦＢをＨｉｇｈからＬｏｗに設定してＬＩＯ線ＬＩＯＴ／ＬＩＯＮをＶＤＤにプリチャージしたのちＬｏｗからＨｉｇｈに設定し、ＬＩＯ線ＬＩＯＴ／ＬＩＯＮをＨｉｇｈフローティング状態とした状態で、カラム選択信号（ＹＳ１）をＨｉｇｈとし、ＬＩＯＴ−Ａ、ＬＩＯＮ−Ａとビット線対ＤＬ−Ａ−１、／ＤＬ−Ａ−１とがそれぞれ通電し、ＬＩＯＴ−Ｂ、ＬＩＯＮ−Ｂとビット線対ＤＬ−Ｂ−１、／ＤＬ−Ｂ−１とがそれぞれ通電し、ＬＩＯＴ−Ｃ、ＬＩＯＮ−Ｃとビット線対ＤＬ−Ｃ−１、／ＤＬ−Ｃ−１とがそれぞれ通電し、ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄとビット線対ＤＬ−Ｄ−１、／ＤＬ−Ｄ−１とがそれぞれ通電し、ＬＩＯＴ−Ａ、ＬＩＯＮ−Ａ〜ＬＩＯＴ−Ｄ、ＬＩＯＮ−Ｄは徐々にＶＳＳ側に放電され、Ｌｏｗ電位となる。この結果、ＮＯＲ１、ＮＯＲ２には全てＬｏｗ電位が入力され、Ｈｉｇｈを出力し、２入力ＮＡＮＤは出力信号ＨＬとしてＬｏｗを出力する。尚、カラムデコーダは、外部から供給されたアドレスに対応して複数のカラム選択信号（ＹＳ０〜ＹＳｉ）を生成する。また、ＴＥＳＴ＿Ｍｏｄｅ＿ｅｎ信号をカラムデコーダに供給し、ＴＥＳＴ＿Ｍｏｄｅ＿ｅｎ信号に従って、複数のカラム選択信号（ＹＳ０〜ＹＳｉ）を任意に生成してもよい。更に、ＴＥＳＴ＿Ｍｏｄｅ＿ｅｎ信号に従って、不図示のビルトインセルフテスト回路（ＢＩＳＴ回路）が生成するテスト用の内部アドレスを使用しても良い。ＢＩＳＴ回路は、半導体装置に含まれる。

＜カラム選択トランジスタ不良の場合＞
一方、あるカラム選択トランジスタＱ３のゲートにコンタクト不良等があると、カラム選択信号をＨｉｇｈ電位としても、当該カラム選択トランジスタＱ３はオン（導通）とはならず、カラム選択トランジスタＱ３を介して、ビット線対に接続するＬＩＯ線対ＬＩＯＴ／ＬＩＯＮのうち、不良のカラム選択トランジスタに接続する方については、ＶＳＳレベルにプリチャージされたビット線と電気的に接続せず、このため、Ｈｉｇｈ電位でのフローティング状態とされ、ＮＯＲ１又はＮＯＲ２において、第１のテスト制御信号ＴＬを除く４つの入力（ＬＩＯＴＡ〜ＬＩＯＴＤ、又はＬＩＯＮＡ〜ＬＩＯＮＤ、）のうちいずれかがＨｉｇｈ電位とされ、ＮＯＲ１又はＮＯＲ２の出力はＬｏｗとなり、ＮＡＮＤはＨｉｇｈを出力する。ＮＡＮＤの出力信号ＨＬのＨｉｇｈは、当該選択カラムのカラム選択トランジスタ不良を表している。

＜タイミング動作の一例＞
図６は、図５に示した本実施形態の動作の一例を説明するためのタイミング図である。図６は、ＴＥＳＴ＿Ｍｏｄｅ＿Ｅｎ信号がテストモードを示しているときの動作の一部（カラム選択信号ＹＳ０が選択された場合の動作）を示している。図６において、
（ａ）はビット線のプリチャージ制御信号ＢＬＰＲ＿Ｂ、
（ｂ）はプリチャージ電位ＶＢＬＰ、
（ｃ）はビット線対、
（ｄ）はＬＩＯ線対、
（ｅ）は信号ＨＬ、
（ｆ）はカラム選択信号ＹＳ０、
（ｇ）は第２のテスト制御信号ＦＢ、
（ｈ）は第１のテスト制御信号ＴＬ
のタイミング波形である。

テストモードにエントリすると、プリチャージ制御信号ＢＬＰＲ＿ＢがＬｏｗに設定され、ビット線のプリチャージ線ＶＢＬＰは、第１の制御回路ＣＴＬ１からの出力電圧ＶＳＳに設定される。すなわち、トランジスタＱ１がオンし、ビット線対ＤＬ−Ａ−０、／ＤＬ−Ａ−０〜ＤＬ−Ｄ−０、／ＤＬ−Ｄ−０等全てＶＳＳに設定される。

第２の制御回路ＣＴＬ２により、第２のテスト制御信号ＦＢが一旦Ｌｏｗとされ（第１の時間）、トランジスタＱ２をオンし、ＬＩＯ線対ＬＩＯＴ−Ａ／ＬＩＯＮ−Ａ〜ＬＩＯＴ−Ｄ／ＬＩＯＮ−ＤをＶＤＤ１にプリチャージする。その後、第２のテスト制御信号ＦＢはＨｉｇｈに設定され、ＬＩＯ線対ＬＩＯＴ−Ａ／ＬＩＯＮ−Ａ〜ＬＩＯＴ−Ｄ／ＬＩＯＮ−Ｄはいずれもフローティング状態とされる。

第２のテスト制御信号ＦＢのＬｏｗからＨｉｇｈへの設定は、例えば、図１の制御信号発生回路８でデコードされて出力されるＲＥＡＤアクセスの活性状態への遷移から所定の遅延時間をもってＨｉｇｈに設定するようにしてもよい。この場合、ＲＥＡＤアクセスに準じてカラム選択トランジスタのゲートの浮きのテストが行われることになる。ＲＥＡＤ動作時には、ライトアンプ１７の出力はハイインピーダンス状態に設定されるため、第１のテスト制御信号ＴＬによるライトアンプ１７の非活性化の制御は不要とされる。あるいは、第２の制御回路ＣＴＬ２において、ＢＬＰＲ＿ＢのＨｉｇｈからＬｏｗへの遷移のタイミングから所定期間（第１時間）、第２のテスト制御信号ＦＢをＬｏｗとした後Ｈｉｇｈに設定するように、タイミング制御してもよいことは勿論である。

選択されたカラムのカラム選択信号ＹＳ０は、第２のテスト制御信号ＦＢがＨｉｇｈに遷移した後に、Ｈｉｇｈに設定され、選択されたカラム選択トランジスタ（Ｑ３）をオン（導通）状態とし、選択されたカラム選択トランジスタに接続するビット線対とＬＩＯ線対とを電気的に接続する。この結果、Ｈｉｇｈ電位でフローティングのＬＩＯ線対は、ＶＳＳ電位のビット線対と導通し、徐々に放電され、Ｌｏｗ電位に立ち下る。

第２のテスト制御信号ＦＢは予め定められた所定期間Ｈｉｇｈとされる。第２のテスト制御信号ＦＢがＨｉｇｈの状態で、カラム選択信号ＹＳ０がＨｉｇｈからＬｏｗとなる。カラム選択信号ＹＳ０がＬｏｗとなると、該カラム選択信号ＹＳ０にゲートが接続されたカラム選択トランジスタ（Ｑ３）はオン（導通）からオフ（非導通）となり、ＬＩＯ線対は、電源電位ＶＳＳのビット線対と電気的に切り離され、Ｌｏｗレベルの状態でフローティング状態（Ｌｏｗ Ｆｌｏａｔｉｎｇ）となる。ＬＩＯ線対のＬｏｗレベルをＮＯＲ１、ＮＯＲ２、ＮＡＮＤで検出し、カラム選択トランジスタが正常時には、ＮＡＮＤの出力信号ＨＬはＬｏｗレベルとなる。

一方、カラム選択トランジスタ対の一方（又は両方）の不良等で、カラム選択信号ＹＳ０がＨｉｇｈとなっても、ＬＩＯ線対の一方（又は両方）がビット線対の一方（又は両方）と電気的に導通しない場合、当該ＬＩＯ線の電荷は、電源ＶＳＳ側への放電されず、Ｈｉｇｈフローティング状態のままであり、カラム選択信号がＨｉｇｈの期間、及び、カラム選択信号がＨｉｇｈからＬｏｗと変化した後も、当該ＬＩＯ線は、Ｈｉｇｈフローティング状態であり、当該ＬＩＯ線に接続するＮＯＲ１、又はＮＯＲ２はＬｏｗとなり、ＮＡＮＤの出力信号ＨＬはＨｉｇｈレベルとなり、カラム選択トランジスタの不良検出を通知する。

検出回路２０での検出終了時、次のカラムのテストのために第２のテスト制御信号ＦＢは再びＬｏｗに設定される。なお、特に制限されるものではないが、例えばＧＯ／ｎｏＧＯテストにおいては、検出回路２０でカラム選択トランジスタの不良が検出された時点でテストを終了し、当該デバイスを不良品として選別するようにしてもよい。一方、半導体装置内でカラム選択トランジスタの不良に対する所定の救済策が用意されている場合、さらに別のカラムのカラム選択トランジスタの不良検出を行う。この場合、カラム選択信号ＹＳ０〜ＹＳＮと、検出回路２０の出力信号ＨＬとの対応を半導体装置内の不揮発性メモリ等に記録するようにしてもよい。カラム選択トランジスタの不良に対する救済策は本発明の主題と直接関係しないためその詳細は省略する。

図５において、テストモードの時に、第２のテスト制御信号ＦＢがＬｏｗレベルのとき、ＬＩＯ線対ＬＩＯＴ／ＬＩＯＮを電源ＶＤＤ１に設定するＰＭＯＳトランジスタＱ２は、ノーマルモード（通常動作）の時に、ＬＩＯ線対ＬＩＯＴ／ＬＩＯＮのプリチャージトランジスタとして機能させるようにしてもよい。この場合、ノーマルモードとテストモードでのＬＩＯ線対ＬＩＯＴ／ＬＩＯＮのプリチャージ電圧は同一とし、ノーマルモード（通常動作）の時に、ＰＭＯＳトランジスタＱ２のゲートに印加される信号を、第２のテスト制御信号ＦＢのかわりに、ＬＩＯイコライズ信号ＬＩＯ＿ＥＱを供給するように切替える切替スイッチを設ける構成としてもよい。あるいは、以下に示すように、ＰＭＯＳトランジスタＱ２を、ＬＩＯ線対をプリチャージする回路とは別に備えてもよいことは勿論である。

＜実施形態２＞
図７は、本発明の第２の実施形態の構成を示す図である。テストモード時に、第２のテスト制御信号ＦＢがＬｏｗレベルのとき、ＬＩＯＴ／ＬＩＯＮを電源電位ＶＤＤ１に設定するＰＭＯＳトランジスタＱ２（図５のＱ２に対応する）に加え、ノーマルモード（通常）での動作時に、ＬＩＯＴ／ＬＩＯＮを、電源電位ＶＤＤ２にプリチャージ・イコライズするＰＭＯＳトランジスタＱ４−１、Ｑ４−２、Ｑ４−３を備えている。ノーマルモード（通常）で動作時、第２のテスト制御信号ＦＢはＨｉｇｈ固定とされ、トランジスタＱ２は常時オフ（非導通）とされる。ＬＩＯイコライズ信号ＬＩＯ＿ＥＱがＬｏｗのとき、ＬＩＯＴ／ＬＩＯＮをＶＤＤ２にプリチャージ・イコライズする。

＜実施形態３＞
図８は、本発明の第３の実施形態の構成を示す図である。前記実施形態では、ローカル入出力線に検出回路２０を接続し、カラム選択トランジスタの不良を検出していたが、メイン入出力線ＭＩＯＴ／ＭＩＯＮに検出回路を接続する構成としてもよい。検出回路２０の論理構成は、図５に示した前記第１の実施形態と同一構成とされる。

テストモード時において、ビット線対ＢＬＴ、ＢＬＮのＶＳＳへのプリチャージ、第２の制御回路ＣＴＬ２による第１のテスト制御信号ＴＬのＬｏｗレベル設定、第２のテスト制御信号ＦＢの所定期間のＬｏｗレベル設定の後のＨｉｇｈレベルへの設定、選択されたカラムのカラム選択信号のＨｉｇｈ設定によるカラム選択トランジスタのオンとその後のオフへの制御等は、図５、図６を参照して説明した前記第１の実施形態と同様である。カラムデコーダ（ＹＤＥＣ）１５にはテストモードイネーブル信号Ｔｅｓｔ＿Ｍｏｄｅ＿Ｅｎが入力され、テスト時には、例えば図６に示したようなタイミングで、カラム選択信号ＹＳを出力する。

ｋ番目のＭＩＯ線ＭＩＯＴ＜ｋ＞／ＭＩＯＮ＜ｋ＞（ｋは１乃至所定の正整数）には、選択されたＬＩＯＴ／ＬＩＯＮが、オン状態に設定されたスイッチ１６（ＳＷＣ）を介して接続され、ＭＩＯＴ＜ｋ＞／ＭＩＯＮＫ＜ｋ＞に、ＬＩＯＴ／ＬＩＯＮのレベルが伝達される。

複数のＭＩＯＴ＜ｋ＞と第１のテスト制御信号ＴＬを入力するＮＯＲ１と、複数のＭＩＯＮ＜ｋ＞と第１のテスト制御信号ＴＬを入力するＮＯＲ２と、ＮＯＲ１、ＮＯＲ２の出力を入力するＮＡＮＤを備えている。

テストモード時において、ＬＩＯＴ／ＬＩＯＮがＨｉｇｈフローティングの状態で、カラム選択信号をＨｉｇｈとして電源電圧ＶＳＳのビット線ＢＬＴ、ＢＬＮに接続してＬＩＯＴ／ＬＩＯＮを放電してＬｏｗ電位とし、カラム選択信号をＬｏｗとして、ＬＩＯＴ／ＬＩＯＮがともにＬｏｗレベル（Ｌｏｗフローティング）であることを、当該ＬＩＯＴ／ＬＩＯＮにスイッチ１６を介して接続するＭＩＯＴ＜ｋ＞／ＭＩＯＮ＜ｋ＞に伝達されたレベルから検出する。なお、このテストを、ＲＥＡＤモードで行うことで、ライトアンプの出力はＨｉｇｈインピーダンス状態に設定されている。あるいは、テストモード時において、ライトアンプ１７は制御信号ＴＬがＬｏｗのとき、その出力をＨｉｇｈインピーダンス状態に設定する構成としてもよい。

本実施形態によれば、検出回路２０を、複数のＭＩＯ線対に対して共通に１つ設ければよいため、テスト回路の回路規模の増大の抑止という観点で有効である。すなわち、本実施形態においては、複数のＭＩＯ線対（Ｋ対）に対して各ＭＩＯ線対に接続する複数のＬＩＯ線対（Ｌ対）の各ＬＩＯ線対に接続する複数のビット線対（Ｍ対）のうちのいずれか１つのビット線、したがって、Ｋ×Ｌ×Ｍ組のビット線対に対応するカラム選択トランジスタの１つに不良があった場合に、不良品と判定する。デバイス・テストにおいて、カラム選択トランジスタの不良（ゲートのオープン不良等）が１つでも検出された場合、不良位置を特定して救済する等の処理を行わず、該デバイスを救済不可能（ｎｏＧＯ）として選別する場合等に適用して有効な構成である。

なお、上記各実施形態では、オープンビット線構造を例に説明したが、折り畳み（ｆｏｌｄｅｄ）型のビット線方式の階層ＩＯ構造のメモリに対しても適用可能であることは勿論である。

本願の技術思想は、例えば、メモリやデータプロセッサのデータ信号の伝送ルート等、に適用できる。また、制御信号を生成する制御回路等の構成は、実施例が開示する回路形式限られない。また、図２、図３、図５、図８等では、カラム選択トランジスタＱ３がＮＭＯＳトランジスタ、プリチャージ素子Ｑ１、Ｑ２をＰＭＯＳトランジスタで構成した例を説明したが、本発明において、各種トランジスタの極性は、例示した構成に制限されるものでないことは勿論である。

本発明の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＣＵ（Ｍｉｃｒｏ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＡＳＳＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｓｔａｎｄａｒｄ Ｐｒｏｄｕｃｔ）、メモリ（Ｍｅｍｏｒｙ）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。また、トランジスタは、電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ；ＦＥＴ）であれば良く、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）以外にもＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。更に、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタ、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタの代表例である。

本発明は、本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ メモリアレイ
２ Ｘデコーダ及びＸタイミング生成回路
３ Ｙデコーダ及びＹタイミング生成回路
４ デコーダ制御回路
５ データラッチ回路
６ 入出力インターフェース
７ 内部クロック（ＣＬＫ）生成回路
８ 制御信号生成回路
９ ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋｅｄ Ｌｏｏｐ：遅延同期ループ）
１０ スイッチ（ＳＷＣ）
１１ メモリセル
１１Ａ セルトランジスタ
１１Ｂ 容量
１２ ＰＭＯＳトランジスタ（プリチャージトランジスタ）
１３ カラム選択トランジスタ（Ｙスイッチ）
１４ センスアンプ
１５ カラムデコーダ（ＹＤＥＣ）
１６ スイッチ（ＳＷＣ）
１７ ライトアンプ
１８ リードアンプ
２０ 検出回路

Claims (20)

1. ビット線と、
   前記ビット線に対応するデータバス線と、
   前記ビット線と前記データバス線との電気的な接続を制御する選択トランジスタと、
   前記ビット線に前記データバスを介してデータを書き込むライトアンプと、
   テスト回路と、
   を備え、
   前記テスト回路は、テスト期間中に、前記ライトアンプの動作に係わらず、前記ビット線を第１の電位に設定し、
   前記データバス線を第２の電位に設定し、その後、前記データバス線をフローティングに設定し、
   前記選択トランジスタが活性され、前記ビット線と前記データバス線とが電気的に接続されることにより、前記データバス線が前記第２の電位から前記第１の電位に遷移することを検出する、半導体装置。
2. 更に、
   前記ビット線に第１の所定電位を供給するプリチャージ線と、
   前記ビット線と前記プリチャージ線とを電気的に接続するプリチャージ素子と、
   を備え、
   前記テスト回路は、前記プリチャージ線を前記第１の所定電位に代えて前記第１の電位に設定し、
   前記プリチャージ素子を活性することによって前記ビット線に前記第１の電位を設定する、請求項１記載の半導体装置。
3. 更に、前記ビット線に接続し情報を記憶するメモリセルと、
   前記ビット線に接続し、前記メモリセルの情報をセンシングする第１のセンスアンプと、
   を備え、
   前記第１の所定電位は、前記メモリセルの情報が前記ビット線に伝送される前に前記センシングの初期電位として設定される電位である、請求項２記載の半導体装置。
4. 更に、前記第１の所定電位を生成し、前記プリチャージ線に供給する基準電位発生回路を備える、請求項３記載の半導体装置。
5. 更に、前記第１の電位を有する第１の信号線と、
   前記第１の信号線と前記プリチャージ線とを電気的に接続するスイッチ素子、
   を備え、
   前記テスト回路は、前記スイッチ素子を活性することによって前記プリチャージ線を前記第１の電位に設定し、前記プリチャージ素子を介して前記ビット線に前記第１の電位を設定する、請求項２乃至４のいずれか一項に記載の半導体装置。
6. 前記テスト回路は、前記テスト期間中に前記ビット線が前記第１の電位を維持し続けるように制御する、請求項１乃至５のいずれか一項に記載の半導体装置。
7. 更に、前記データバス線に前記第２の電位を設定する第１のトランジスタを備え、
   前記テスト回路は、前記テスト期間中の初期期間において、前記第１のトランジスタを活性し、
   前記初期期間の後である前記テスト期間中の後期期間において、前記第１のトランジスタを非活性に制御する、請求項１乃至６のいずれか一項に記載の半導体装置。
8. 更に、前記ビット線に接続し情報を記憶するメモリセルと、
   前記データバス線に接続し、前記メモリセルの情報を前記ビット線及び前記選択トランジスタを介してセンシングする第２のセンスアンプと、
   前記データバス線に、第２の所定電位を供給する第２のトランジスタを備え、
   前記第２の所定電位は、前記メモリセルの情報が前記データバス線に伝送される前に前記第２のセンスアンプのセンシングの初期電位として設定される電位である、請求項７記載の半導体装置。
9. 前記テスト回路は、前記テスト期間中に前記ライトアンプを非活性に制御する、請求項１乃至８のいずれか一項に記載の半導体装置。
10. 複数の前記ビット線、前記複数のビット線に対応する複数の前記データバス線、及び前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタを含み、
    前記複数の選択トランジスタは、第１の選択信号線に共通に接続し、
    前記テスト回路は、前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１記載の半導体装置。
11. 更に、前記ビット線に接続し情報を記憶するメモリセルと、
    前記メモリセルの情報をセンシングするセンスアンプと、
    を備え、
    前記複数のビット線に含まれる第１の前記ビット線が、前記第１のセンスアンプの第１ノードに接続し、
    前記複数のビット線に含まれる第２の前記ビット線が、前記センスアンプの第２のノードに接続し、
    前記センスアンプは、前記第１と第２のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
    前記第１と第２のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第１の選択信号線に共通に接続し、
    前記テスト回路は、
    前記第１と第２のビット線を共通に前記第１の電位に設定し、
    前記第１と第２のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１０記載の半導体装置。
12. 複数の前記ビット線と、
    前記複数のビット線に対応する複数の前記データバス線と、
    前記複数のビット線と前記複数のデータバス線をそれぞれ電気的に接続する複数の前記選択トランジスタと、
    を含み、
    前記複数の選択トランジスタは、それぞれ対応する第１及び第２の選択信号線に接続し、
    前記テスト回路は、前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１記載の半導体装置。
13. 更に、前記複数のビット線に接続し、それぞれ情報を記憶する複数のメモリセルと、及び前記複数のメモリセルの情報をそれぞれセンシングする第１と第２のセンスアンプ、を備え、
    前記複数のビット線に含まれる第１の前記ビット線が、前記第１のセンスアンプの第１ノードに接続し、
    前記複数のビット線に含まれる第２の前記ビット線が、前記第１のセンスアンプの第２のノードに接続し、
    前記複数のビット線に含まれる第３の前記ビット線が、前記第２のセンスアンプの第１ノードに接続し、
    前記複数のビット線に含まれる第４の前記ビット線が、前記第２のセンスアンプの第２のノードに接続し、
    前記第１のセンスアンプは、前記第１と第２のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
    前記第２のセンスアンプは、前記第３と第４のビット線のいずれか一方に関連する前記メモリセルの情報をセンシングし、
    前記第１と第２のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第１の選択信号線に共通に接続し、
    前記第３と第４のビット線にそれぞれ対応する前記複数の選択トランジスタは、前記第２の選択信号線に共通に接続し、
    前記テスト回路は、
    前記第１乃至第４のビット線を共通に前記第１の電位に設定し、
    前記第１乃至第４のビット線にそれぞれ対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１２記載の半導体装置。
14. それぞれが複数の前記ビット線を含む第１と第２のグループと、
    前記第１と第２のグループに共通に対応する複数の前記データバス線と、
    前記第１と第２のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第３と第４のグループを含み、
    前記第３と第４のグループは、それぞれ対応する第１及び第２の選択信号線に接続し、
    前記テスト回路は、
    前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１記載の半導体装置。
15. 更に、それぞれが複数の前記ビット線を含む第５と第６のグループと、
    前記第５と第６のグループに共通に対応する複数の前記データバス線と、
    前記第５と第６のグループがそれぞれ含む前記複数のビット線と、それらに対応する前記複数のデータバス線とを、それぞれ電気的に接続するそれぞれが複数の前記選択トランジスタを含む第７と第８のグループを含み、
    前記第７と第８のグループは、それぞれ対応する前記第１及び第２の選択信号線に接続し、
    前記テスト回路は、
    前記第１及び第５のグループに共通に対応する前記複数のデータバス線と、前記第２及び第６のグループに共通に対応する前記複数のデータバス線とがそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１４記載の半導体装置。
16. 更に、前記複数のビット線に接続しそれぞれ情報を記憶する複数のメモリセル、及び前記複数のメモリセルの情報をそれぞれセンシングする複数のセンスアンプ、を備え、
    前記複数のセンスアンプは、
    前記第１のグループ及び前記第５のグループに共通な複数の第１のセンスアンプと、
    前記第２のグループ及び前記第６のグループに共通な複数の第２のセンスアンプと、
    を含み、
    前記第１のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第１のセンスアンプの第１のノードに接続し、
    前記第５のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第１のセンスアンプの第２のノードに接続し、
    前記第２のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第２のセンスアンプの第１のノードに接続し、
    前記第６のグループが含む前記複数のビット線が、それぞれ対応する前記複数の第２のセンスアンプの第２のノードに接続し、
    前記複数の第１のセンスアンプは、
    前記第１のグループが含む前記複数のビット線と前記第５のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
    前記複数の第２のセンスアンプは、
    前記第２のグループが含む前記複数のビット線と前記第６のグループが含む前記複数のビット線のいずれか一方に関連する前記複数のメモリセルの情報をそれぞれセンシングし、
    前記第３のグループ及び前記第７のグループがそれぞれ含む前記複数の選択トランジスタは、前記第１の選択信号線に共通に接続し、
    前記第４のグループ及び前記第８のグループがそれぞれ含む前記複数の選択トランジスタは、前記第２の選択信号線に共通に接続し、
    前記テスト回路は、
    前記複数のビット線を共通に前記第１の電位に設定し、
    前記第１と第２のグループに共通に対応する前記複数のデータバス線及び前記第５と第６のグループに共通に対応する前記複数のデータバス線の電位がそれぞれ前記第２の電位から前記第１の電位に遷移することを検出する、請求項１５記載の半導体装置。
17. 前記テスト回路は、第１及び第２の制御回路、並びに論理回路を含み、
    前記第１の制御回路は、テスト時に、前記ビット線を前記プリチャージ線に接続して、前記ビット線のプリチャージ線の電位を前記第１の電位に設定し、
    前記第２の制御回路は、前記第１のトランジスタの電気的な接続を制御する第１の制御信号を生成し、前記第１の制御信号により、前記第１のトランジスタを予め定められた所定時間導通させて前記データバス線を前記第２の電位に設定したのち、前記第１のトランジスタを非導通として、よって前記データバス線をフローティング状態に制御し、
    前記半導体装置は、前記第１のトランジスタが非導通の状態のもとで、前記選択トランジスタを制御する選択信号を活性化させて前記データバス線と前記ビット線とを電気的に接続させたのち、前記選択信号を非活性化させて前記データバス線と前記ビット線とを電気的に非接続させ、
    前記第２の制御回路は、更に、テスト時に活性化し、前記論理回路に供給する第２の制御信号を生成し、
    前記論理回路は、
    前記第２の制御信号が前記論理回路の活性を示す時、且つ前記データバス線の電位が前記第１の電位に対応する論理レベルを検出した場合に、第１の論理値を出力し、
    前記第２の制御信号が前記論理回路の活性を示す時、且つ前記データバス線の電位が前記第１の電位に対応する論理レベルでない場合に、第２の論理値を出力し、
    前記第２の制御信号が前記論理回路の非活性を示す時、第２の論理値を出力する、請求項１記載の半導体装置。
18. 前記論理回路は、
    前記第２の制御信号が前記論理回路の活性を示す時、複数の前記データバス線の各電位が前記第１の電位に対応する論理レベルであることを検出した場合に、前記第１の論理値を出力し、
    複数の前記データバス線のうちの少なくとも１つの前記データバス線の電位が前記第１の電位に対応する論理レベルでない場合に、前記第２の論理値を出力する、請求項１７記載の半導体装置。
19. 前記データバス線は、前記ビット線に前記選択トランジスタを介して接続するローカル入出力線と、前記ローカル入出力線にスイッチを介して接続するメイン入出力線と、を含み、
    前記論理回路は、前記ローカル入出力線に接続する、請求項１７記載の半導体装置。
20. 前記メイン入出力線は、外部からの書き込みデータをもとに前記メイン入出力線を駆動する前記ライトアンプと、前記ローカル入出力線から前記メイン入出力線に伝達されたデータを増幅するリードアンプと、にそれぞれ接続する、請求項１７記載の半導体装置。

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