JP2009163807A - メモリセルの不良検出方法及び半導体記憶装置 - Google Patents
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Abstract
【課題】メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができるメモリセルの不良検出方法及び半導体記憶装置を提供する。
【解決手段】複数のメモリセルMCと、これらのメモリセルMCに接続されたビット線BL,BLXをプリチャージするプリチャージ回路20と、ビット線BL,BLXの電圧を増幅するセンスアンプ30とを有する半導体記憶装置において、まず、プリチャージ回路20によりビット線BL,BLXをプリチャージする。その後、センスアンプ30を動作させずにメモリセルMCのデータをビット線BL,BLXへ出力させる。そして、この状態で、ビット線BL又はビット線BLXの電圧が所定期間内に所定の閾値を超えないときにメモリセルMCがオープン不良であると判定し、さらにその後所定期間経過するまでに所定の閾値を超えたときにはメモリセルMCの不良が高抵抗などの不安定不良であると判定する。
【選択図】図2
【解決手段】複数のメモリセルMCと、これらのメモリセルMCに接続されたビット線BL,BLXをプリチャージするプリチャージ回路20と、ビット線BL,BLXの電圧を増幅するセンスアンプ30とを有する半導体記憶装置において、まず、プリチャージ回路20によりビット線BL,BLXをプリチャージする。その後、センスアンプ30を動作させずにメモリセルMCのデータをビット線BL,BLXへ出力させる。そして、この状態で、ビット線BL又はビット線BLXの電圧が所定期間内に所定の閾値を超えないときにメモリセルMCがオープン不良であると判定し、さらにその後所定期間経過するまでに所定の閾値を超えたときにはメモリセルMCの不良が高抵抗などの不安定不良であると判定する。
【選択図】図2
Description
本発明は、メモリセルの不良検出方法及び半導体記憶装置の技術に関する。
従来より、複数のメモリセルが形成されるSRAM(Static Random Access Memory)などの半導体記憶装置では、その製造工程において各メモリセルの良否を判定し、不良メモリセルを冗長回路により正常なメモリセルに置き換えるようにしている。
メモリセルの不良の原因は、種々の要因があるが、最近では半導体プロセスが微細化されてきており、特にメモリセルは概して特殊なデザインルールを使用したさらなる微細化を施すことが一般的になっていることから、プロセス的な不良を抱えやすくなってきている。
メモリセルの不良のうち、メモリセル上へのダスト付着による不良などは検出しやすく、またプロセスの微細化によるショート不良、オープン不良なども比較的検出しやすい。一方で、メモリセルの不良のうち、ばらつきによって発生する電流引き込み能力が少ないメモリセル(以下、「弱いメモリセル」と呼ぶ。)などは検出しにくい。
そこで、弱いメモリセルを検出するためのメモリセルの不良検出方法として、半導体記憶装置の外部から当該半導体記憶装置の内部波形のタイミングを制御し、半導体記憶装置の内部動作をより高速又は低速にして弱いメモリセルを検出する方法が多数提案されている。
例えば、特許文献1では、メモリセル選択信号であるワード線選択信号でメモリセルを選択した後、当該メモリセルがビット線をディスチャージするのに十分な時間を待ってからセンスアンプを動作させることで、弱いメモリセルの誤検出を防止している。
このように従来の半導体記憶装置では、メモリセルのショート不良やオープン不良等の種々の不良を検出し、当該不良メモリセルを冗長回路により正常なメモリセルに置き換えることによって半導体記憶装置の品質を向上させている。
特開平11−3593号公報
ところが、メモリセルの出力を増幅するセンスアンプにおいて、もともと抱えているオフセットに対して、動作電圧の低下などの条件が加わり、精度の良い増幅装置としての動作が難しくなっている側面がある。それにより、不良検出動作時にセンスアンプのオフセットによる誤動作が発生し、メモリセル自体が不良であるにも関わらず正常なメモリセルに期待される値を出力していまい、製造工程の検査をパスし、市場で問題となる虞がある。
しかも、ビット線とメモリセル内部のトランジスタとを接続する配線やその接続(コンタクト)が高抵抗である高抵抗不良のメモリセルの場合、センスアンプのオフセットの増加などが重なると、不良検出動作時に、その検出結果がPsaa(良)/Fail(不良)を繰り返すことがある(以下、このような不良を「不安定不良」と呼ぶ)。
このような不安定不良について、図面を参照して具体的に説明する。図6は正常なメモリセルのデータを読み取る際の動作を説明するための図であり、図7は高抵抗不良のメモリセルのデータを読み取る際の動作を説明するための図である。なお、図6(a),図7(a)にはメモリセルを読み出す際の概略回路構成が示され、図6(b),図7(b)には図6(a),図7(a)に示す回路における各信号波形の遷移が示されている。
図6(a)に示すように、半導体記憶装置には、ビット線BL,BLXに接続されたメモリセルMCと、ビット線BL,BLXをプリチャージするプリチャージ回路101と、メモリセルMCから読み出される信号を増幅するセンスアンプ102と、ビット線BL,BLXに接続された出力回路103とを有している。なお、プリチャージ回路101はLowアクティブのプリチャージ制御信号PREにより動作し、センスアンプ102はHighアクティブのセンスアンプイネーブル信号SAEにより動作する。
メモリセルMCのデータを読み出す際、まず、Lレベルのプリチャージ制御信号PREをプリチャージ回路101へ入力し、このプリチャージ回路101によりビット線BL,BLXをHレベルにプリチャージしておく(図6(b)のタイミングt10まで)。
その後、ワード線WLにメモリセル選択信号であるワード線選択信号(Hレベルの信号)を印加して(図6(b)のタイミングt10)、メモリセルMCのトランジスタ110,111をON状態とし、これによりラッチ部112にラッチされている電圧がビット線BL,BLXに出力される。ここで、ラッチ部112にラッチされている電圧を図6(a)に示すように、トランジスタ110側をHレベル、トランジスタ111側をLレベルの電圧とすると、ビット線BLにはラッチ部112からトランジスタ110を介してHレベルの電圧が出力され、ビット線BLXにはラッチ部112からトランジスタ111を介してLレベルの電圧が印加される。ビット線BL,BLXはプリチャージ回路101によって事前にHレベルの電圧がチャージされているため、ビット線BLはHレベルの電圧状態を維持し、一方、ビット線BLXはラッチ部112によってトランジスタ111を介してディスチャージされて電圧レベルがHレベルからLレベルに移行していく。
そして、ビット線BLXの電圧が十分にLレベルに近づいた後、センスアンプイネーブル信号SAEがセンスアンプ102に入力される(図6(b)のタイミングt11参照)。これにより、センスアンプ102が動作し、ビット線BL,BLXの電圧がセンスアンプ102によって増幅され、ビット線BLの電圧がHレベルに、ビット線BLXの電圧がLレベルに固定される。そして、出力回路103からビット線BL,BLXの電圧に応じた出力信号VOUTが出力される(図6(b)のタイミングt11参照)。
このように正常なメモリセルMCからデータを読み出すときには、ビット線BLXの電圧が十分にLレベルに至った後にセンスアンプ102が動作してビット線BL,BLXのデータを確定し、ビット線BL,BLXに応じた出力信号VOUTが出力される。
一方、メモリセルMCが高抵抗不良の場合には、ビット線BLXの電圧が十分にLレベルに至る前にセンスアンプ102が動作して、期待される値とならない出力信号VOUTが出力され、不良を検出できない虞がある。
例えば、図7(a)に示すように、ラッチ部112とトランジスタ111との間の接続が高抵抗となったとき(例えば、ラッチ部112とトランジスタ111との間の配線に細りがあったり、ラッチ部112とトランジスタ111との間のコンタクトが悪かったりしたとき)、ビット線BLにはラッチ部112からトランジスタ110を介してHレベルの電圧が印加されるが、ビット線BLXにはラッチ部112からLレベルの電圧が高抵抗を介してしか印加されない。
このビット線BL,BLXにはプリチャージ回路101によって事前にHレベルの電圧がチャージされているため、メモリセルMCが正常な場合と同様に、ビット線BLはHレベルの電圧状態を維持する。しかし、ビット線BLXには上述のようにラッチ部112からLレベルの電圧が高抵抗を介してしか印加されないため、ビット線BLXはHレベルからLレベルへ徐々にしか移行していかない。
そのため、センスアンプイネーブル信号SAEがセンスアンプ102に入力されてセンスアンプ102が動作するとき(図7(b)のタイミングt11参照)には、まだビット線BLXの電圧はHレベル付近であり、このような状態でビット線BLXの電圧がセンスアンプ102によって増幅され、Hレベルに固定される。
ところが、センスアンプ102において、内部のトランジスタの閾値のばらつきによってオフセットが増加したり、電源電圧条件や温度条件などの組み合わせによりオフセットが増加して見えたりしている場合、図7(b)に示すようなビット線BLXの電圧であっても、センスアンプ102によってLレベルに増幅されることがある。そのため、正常なメモリセルの場合と同様に、ビット線BLの電圧がHレベルに、ビット線BLXの電圧がLレベルに固定されることになり、不良メモリセルでありながら、正常のメモリセルであると誤検出してしまうことになる。
このように、センスアンプのオフセットによって、メモリセル自体が不良であるにも関わらず正常なメモリセルに期待される値を出力していまい、製造工程の検査をパスしまう虞がある。
そこで、本発明では、メモリセルがこのような不安定不良である場合であっても、メモリセルの不良を精度良く検出することができるメモリセルの不良検出方法及びこの不良検出方法によりメモリセルの不良を検出することができる半導体記憶装置を提供することを目的とする。
かかる目的を達成するために、請求項1に記載の発明は、複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、を有する半導体記憶装置における前記メモリセルの不良検出方法であって、前記プリチャージ回路により前記ビット線をプリチャージする第1ステップと、前記第1ステップの処理が終了した後、前記センスアンプを動作させずに前記メモリセルのデータを前記ビット線へ出力させる第2ステップと、前記第2ステップの状態で、前記ビット線の電圧が所定期間内に所定の閾値を超えないときに前記メモリセルが不良であると判定する第3ステップと、を有することを特徴とする。
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第3ステップは、前記ビット線の電圧を前記所定の閾値で2値変換し、当該変換した電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定することを特徴とする。
また、請求項3に記載の発明は、複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、前記ビット線の電圧に応じた出力信号を出力する出力部と、を有し、前記メモリセルのデータを読み出すとき、前記プリチャージ回路により前記ビット線をプリチャージした後、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して前記出力部を介して出力する半導体記憶装置において、前記メモリセルの不良を検出するテストモード時に、前記プリチャージ回路により前記ビット線をプリチャージした後、前記センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅せずに前記出力部を介して出力することを特徴とする。
また、請求項4に記載の発明は、請求項3に記載の発明において、前記テストモード時において、前記出力部からの出力信号の電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定する判定部を備えたことを特徴とする。
本発明によれば、メモリセルの不良を判定するテストモード時に、センスアンプでビット線の電圧を増幅しないことから、センスアンプのオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
本発明の実施形態における半導体記憶装置は、マトリックス状に配置された複数のメモリセルと、各列の複数のメモリセルにそれぞれ接続されたビット線と、ビット線をプリチャージするプリチャージ回路と、ビット線の電圧を増幅するセンスアンプと、ビット線の電圧に応じた出力信号を出力する出力部とを有している。
そして、この半導体記憶装置は、メモリセルに書き込まれたデータを読み出すとき、プリチャージ回路によりビット線をプリチャージした後、メモリセルに書き込まれたデータをビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して出力するものである。なお、メモリセルにHレベルの電圧でデータが書き込まれているときには、当該メモリセルからはHレベルの電圧がビット線へ出力され、メモリセルにLレベルの電圧でデータが書き込まれているときには、当該メモリセルからLレベルの電圧がビット線へ出力される。
しかも、この半導体記憶装置は、各メモリセルの不良を検出するテストモードを有している。そして、このテストモード時において、当該半導体記憶装置は、まずプリチャージ回路によりビット線をプリチャージした後、センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータをビット線へ出力させ、当該ビット線の電圧をセンスアンプで増幅せずに出力部を介して出力するようにしている。
このようにメモリセルの不良を判定するテストモード時に、センスアンプでビット線の電圧を増幅しないことから、センスアンプのオフセットなどの影響を避けることができる。例えば、ビット線にHレベルの電圧がプリチャージされ、メモリセルにデータとしてLレベルの電圧が書き込まれているとき、そのメモリセルが正常な場合には、当該メモリセルのデータ出力開始から所定期間内にビット線の電圧が所定の閾値を下回ることになる。しかし、メモリセルが高抵抗不良であるときには、当該メモリセルのデータ出力開始から所定期間内にビット線の電圧が所定の閾値を下回らない。
その結果、メモリセルの不良が不安定不良である場合であっても、ビット線の電圧が所定期間内に所定の閾値を超えないときにメモリセルが不良であると判定することにより、メモリセルの高抵抗不良を精度良く検出することができる。なお、上記「所定期間」は、半導体記憶装置におけるメモリセルの特性に応じて決定されるものである。また、上記「所定の閾値」も同様にメモリセルの特性に応じて決定することもできるが、以下のように出力部で2値化する際の閾値を上記「所定の閾値」とすることが望ましい。
すなわち、ビット線の電圧を出力部により所定の閾値で2値化することで、出力部を論理回路で構成して容易に「所定の閾値」を設けることができる。
このように構成することにより、ビット線の電圧を出力するための回路を別途設けずとも、読み出しモードとテストモードとを切り替えることができ、半導体記憶装置のチップ面積の拡大を抑制することができる。
また、この半導体記憶装置において、メモリセルの不良を検出するテストモード時に、出力部からの出力信号の電圧が所定期間内に変化しないときにメモリセルが不良であると判定する判定部を設けるようにしてもよい。このように半導体記憶装置に判定部を設けることによって、半導体記憶装置内でメモリセルの不良を容易に判定することができる。
以上のように、複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、ビット線をプリチャージするプリチャージ回路と、ビット線の電圧を増幅するセンスアンプと、ビット線の電圧に応じた出力信号を出力する出力部とを有する半導体記憶装置において、そのメモリセルの不良検出するとき、まず、プリチャージ回路により前記ビット線をプリチャージし、その後、センスアンプを動作させずにメモリセルのデータをビット線へ出力させる。そして、所定期間内にビット線の電圧が所定の閾値を超えないときにメモリセルが不良であると判定することにより、センスアンプのオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
以下、メモリセルの不良検出方法及びこの不良検出方法に用いられる半導体記憶装置の具体的な実施形態の一例について、図面を参照してさらに詳細に説明する。図1は本実施形態における半導体記憶装置の概略構成を示す図であり、SRAM(Static Random Access Memory)を一例に挙げて説明する。
図1に示す半導体記憶装置1は、複数のワード線ドライバ回路2、デコーダ/コントロール回路3、複数のメモリセルMCがマトリックス状に形成されたメモリセル部4、データ書き込み・読み出し部5などで構成されている。
ここでは説明の簡略化のため、ワード線ドライバ(NAND回路とインバータ回路で構成)を1つしか図示していないが、所定数のワード線(WL0,WL1,・・・,WLn)をそれぞれ駆動するワード線ドライバが所定数存在する。また、各ワード線にはメモリセルMC(MC−01,MC−02,・・・,MC−mn)が接続される。なお、以下において任意のワード線を示すときにはワード線WLというものとする。
デコーダ/コントロール回路3は、プリデコーダ、内部タイミング制御回路などで構成され、入力されるアドレスデータをデコードし、また外部クロック信号ECKを基準に内部クロック信号CK、制御信号などを発生する。制御信号としては、後述するプリチャージ回路20を動作させるためのLowアクティブなプリチャージ制御信号PRE、後述のセンスアンプ30を動作させるためのHighアクティブなセンスアンプイネーブル信号SAEなどがある。
ワード線ドライバ回路2は、複数のワード線WL0〜WLnのうち一つのワード線WLを選択的にアクティブにしてメモリセルMCを選択する回路である。すなわち、n本のワード線から1本のワード線にHレベルの電圧を供給してアクティブにし、同時に他のワード線にはLレベルの電圧を供給し、非アクティブにする。
メモリセル部4は、複数のメモリセルMC−00〜MC−mnがマトリックス状に配列され、各行の複数のメモリセルMC−00〜MC−m0,MC−01〜MC−m1,・・・,MC−0n〜MC−mnがそれぞれ同一のワード線WL0,WL1,・・・,WLnに接続され、各列の複数のメモリセルMC−00〜MC−0n,MC−10〜MC−1n,・・・,MC−m0〜MC−mnがそれぞれ同一のビット線BL0,BLX0,BL1,BLX1,・・・,BLm,BLXmに接続される。なお、以下において任意のビット線を示すときにはビット線BL,BLXというものとする。
データ書き込み・読み出し部5には、データ書き込み回路5aとデータ読み出し回路5bとが設けられる。データ書き込み回路5aは、データの書き込み対象のメモリセルMCに接続されたビット線BL,BLXを選択し、入力される入力信号INPUTに応じた電圧を選択されたビット線BL,BLXを介してメモリセルMCに書き込む。また、データ読み込み回路5bは、データの読み込み対象であるメモリセルMCに接続されたビット線BL,BLXを選択し、このビット線BL,BLXに出力されるメモリセルMCのデータを増幅し、出力部(後述する出力回路40及びスルーラッチ回路50)を介して出力信号VOUTを出力する。
次に、データ読み出し回路5bについて図面を参照して詳細に説明する。図2は本実施形態におけるデータ読み出し回路5bの構成を説明するための図である。このデータ読み出し回路5bは、上述したようにメモリセルMCからデータを読み出す読み出しモードのほか、メモリセルMCの不良を検出するテストモードに使用される回路である。
図2に示すように、データ読み出し回路5bは、一対のビット線BL,BLXと一対のリードビット線RLD,RLDXとの間を接続するための接続部10と、リードビット線RLD,RLDXに所定の電圧(ここではHレベルの電圧)を印加するプリチャージ回路20と、リードビット線RLD,RLDXの電圧を増幅するセンスアンプ30と、リードビット線RLD,RLDXの電圧を2値化して2値化信号を出力する出力回路40と、出力回路40から出力される2値化信号を反転しさらにラッチして出力又は2値化信号を反転してそのまま出力するスルーラッチ回路50と、デコーダ/コントロール回路3から出力される信号に基づいて各回路を制御する制御部60とを有している。なお、ビット線BL,BLXとリードビット線RLD,RLDXも同じビット線であるが、ここでは説明の便宜上分けて説明している。
接続部10は、ビット線BLとリードビット線RLDとにドレインとソースとが接続されたPMOSトランジスタ11と、ビット線BLXとリードビット線RLDXとにドレインとソースとが接続されたPMOSトランジスタ12とから構成され、これらのPMOSトランジスタ11,12のゲートに制御部60からLレベルの制御信号が入力されたときに、PMOSトランジスタ11,12がON状態となって、ビット線BLとリードビット線RLDとの間及びビット線BLXとリードビット線RLDXとの間がそれぞれPMOSトランジスタ11,12によって導通状態となって接続される。
プリチャージ回路20は、PMOSトランジスタ21〜23によって構成されており、PMOSトランジスタ21,22のソースはHレベルの電圧を供給する電源電位に接続され、PMOSトランジスタ23はリードビット線RLD,RLDX間に接続されている。そして、各PMOSトランジスタ21〜23のゲートに制御部60からLレベルの制御信号が入力されたときに、これらのPMOSトランジスタ21〜23がON状態となる。すなわち、PMOSトランジスタ23のドレイン−ソース間が導通状態となって、リードビット線RLD,RLDX間が電気的に接続され、さらに、PMOSトランジスタ21,22によりリードビット線RLD,RLDXが電源電圧でチャージされる。このようにプリチャージ回路20は、制御部60から出力される信号に基づいて、リードビット線RLD,RLDXをHレベルの電圧にチャージする機能を有している。
センスアンプ30は、リードビット線RLD,RLDXの電圧を増幅する回路である。このセンスアンプ30は、PMOSトランジスタ31,32及びNMOSトランジスタ33〜35を有し、PMOSトランジスタとNMOSトランジスタとが直列接続されたトランジスタ対(PMOSトランジスタ31とNMOSトランジスタ33の対、PMOSトランジスタ32とNMOSトランジスタ34の対)同士の入力と出力とを接続することによって電圧ラッチ回路を構成しており、接地電圧にNMOSトランジスタ35を介して接続することによって、外部からこの電圧ラッチ回路の動作状態を制御することができるようにしている。
すなわち、NMOSトランジスタ35のゲートにHレベルの制御信号を外部から入力することによってセンスアンプ30の電圧ラッチ回路が動作状態となり、NMOSトランジスタ35のゲートにLレベルの制御信号を外部から入力することによってセンスアンプ30の電圧ラッチ回路が停止状態となる。なお、センスアンプ30の電圧ラッチ回路が停止状態のとき、リードビット線RLD,RLDXからみてセンスアンプ30はハイインピーダンス状態(フローティング)となる。
センスアンプ30において構成される電圧ラッチ回路は、相補型ラッチ回路であり、一方のリードビット線RLD(RLDX)の電圧をHレベルの電圧に増幅するときには、他方のリードビット線RLDX(RLD)の電圧をLレベルの電圧に増幅することになる。なお、ここではセンスアンプ30として、電圧ラッチ型のセンスアンプを用いているが、これに限られず他の形式のセンスアンプであっても構わない。
出力回路40は、NOR(否定論理和)回路41,42、インバータ回路43,NMOSトランジスタ44及びPMOSトランジスタ45から構成されており、制御部60から出力される制御信号によって動作状態及び非動作状態が制御される。
すなわち、制御部60から出力される制御信号がHレベルの電圧であるとき、出力回路40は非動作状態となり、その出力はフローティングとなる。一方、制御部60から出力される制御信号がLレベルの電圧であるとき、出力回路40は動作状態となる。そして、出力回路40が動作状態のときに、リードビット線RLD,RLDXの電圧が所定の閾値で2値化される。このとき、リードビット線(RLD,RLDX)が(Hレベル、Lレベル)であれば出力回路40からHレベルの電圧が出力され、リードビット線(RLD,RLDX)が(Lレベル、Hレベル)であれば出力回路40からLレベルの電圧が出力される。一方、リードビット線(RLD,RLDX)が(Lレベル、Lレベル)又は(Hレベル、Hレベル)のときには、出力回路40の出力はフローティングになる。
ここで、制御部60から出力回路40へ出力される制御信号がLレベルの電圧であるときに、リードビット線(RLD,RLDX)が(Lレベル、Lレベル)又は(Hレベル、Hレベル)となるのは、メモリセルMCが高抵抗不良やオープン不良等のときである。従って、ビット線BL,BLXからメモリセルMCのデータを読み出したにもかかわらず出力回路40の出力がフローティングのときには、そのメモリセルMCを不良メモリセルとして検出することができる。
スルーラッチ回路50は、3つのインバータ回路51,52,53から構成されており、制御部60からの制御信号に基づいてその動作モードが制御される。すなわち、制御部60からのHレベルの制御信号が入力されると出力回路40からの出力を反転後ラッチして出力するラッチモードで動作し、一方、制御部60からのLレベルの制御信号が入力されると出力回路40からの出力を反転してそのまま出力するスルーモードで動作する。
制御部60は、デコーダ/コントロール回路3から出力される内部クロック信号CKや制御信号(ワード線選択信号,プリチャージ制御信号PRE,センスアンプイネーブル信号SAE)及び半導体記憶装置1の外部(後述する不良判定装置70)から出力されるテスト信号TESTに基づいて接続部10、プリチャージ回路20、センスアンプ30、出力回路40及びスルーラッチ回路50を制御する機能を有する。
具体的には、デコーダ/コントロール回路3によってワード線WLがアクティブにされたとき(ワード線WLにHレベルの電圧が印加されたとき)、制御部60は、接続部10へHレベルの制御信号を出力し、接続部10のPMOSトランジスタ11,12のドレイン−ソース間を導通状態として、ビット線BL,BLXとリードビット線RLD,RLDXとを電気的に接続する。なお、デコーダ/コントロール回路3からHレベルの電圧となるセンスアンプイネーブル信号SAEが出力されているときには、接続部10へHレベルの制御信号は出力されない。
また、デコーダ/コントロール回路3からHレベルの電圧のプリチャージ制御信号PREが出力されたとき、制御部60は、プリチャージ回路20へLレベルの制御信号を出力し、プリチャージ回路20のPMOSトランジスタ21〜23のドレイン−ソース間を導通状態として、プリチャージ回路20からリードビット線RLD,RLDXにHレベルの電圧(電源電圧)を印加させる。なお、デコーダ/コントロール回路3からHレベルの電圧となるセンスアンプイネーブル信号SAEが出力されているときには、プリチャージ回路20へLレベルの制御信号は出力されない。
また、デコーダ/コントロール回路3からHレベルの電圧のセンスアンプイネーブル信号SAEが出力され、かつ半導体記憶装置1の外部(後述する不良判定装置70)からHレベルの電圧のテスト信号TESTが入力されたとき、制御部60は、センスアンプ30を動作状態とするHレベルの電圧の制御信号をセンスアンプ30のNMOSトランジスタ35のゲートへ出力する。一方、デコーダ/コントロール回路3からLレベルの電圧のセンスアンプイネーブル信号SAEが出力されたとき、或いは半導体記憶装置1の外部(後述する不良判定装置70)からLレベルの電圧のテスト信号TESTが入力されたとき、制御部60は、センスアンプ30を非動作状態とするLレベルの電圧の制御信号をセンスアンプ30のNMOSトランジスタ35のゲートへ出力する。
また、デコーダ/コントロール回路3からHレベルの電圧のセンスアンプイネーブル信号SAEが出力されたとき、或いはHレベルの電圧の内部クロック信号CKが入力されたとき、制御部60は、スルーラッチ回路50をスルーモードで動作させるためのLレベルの電圧の制御信号をスルーラッチ回路50へ出力する。一方、デコーダ/コントロール回路3からLレベルの電圧のセンスアンプイネーブル信号SAEが出力され、かつLレベルの電圧の内部クロック信号CKが入力されたとき、制御部60は、スルーラッチ回路50をラッチモードで動作させるためのHレベルの電圧の制御信号をスルーラッチ回路50へ出力する。
ここで、スルーラッチ回路50の出力は、図2に示すように、半導体記憶装置1外に設けられた不良判定装置70に入力される。そして、この不良判定装置70によって半導体記憶装置1の各メモリセルMCの不良判定が行われる。なお、不良判定装置70から出力されるテスト信号TESTは、デコーダ/コントロール回路3にも入力される。
以下、図面を参照して、半導体記憶装置1のメモリセルMCの不良を検出するテストモード時の動作について具体的に説明する。図3〜図5はテストモード時のタイミングチャートを示す図である。なお、テスト信号TESTが入力されるまでは、デコーダ/コントロール回路3からLレベルのプリチャージ制御信号PREが入力されており、これによりリードビット線RLD,RLDXはHレベルの電圧でプリチャージされている。また、ここでの不良検出対象のメモリセルMCへは、予めビット線BLを介してHレベルの電圧でデータ書き込みが行われ、ビット線BLXを介してLレベルの電圧でデータ書き込みが行われているものとする。
不良判定装置70からLレベルの電圧のテスト信号TESTがデコーダ/コントロール回路3及び制御部60及び入力されると、半導体記憶装置1においてテストモードが開始される(図3に示すタイミングt1参照)。
一方、デコーダ/コントロール回路3は、不良判定装置70からLレベルの電圧のテスト信号TESTが入力されると、外部クロック信号ECKの立ち上がりのタイミング(図3に示すタイミングt2参照)から所定期間αだけ遅延させた内部クロック信号CKを出力する。また、このタイミングで不良検出対象のメモリセルMCに対応するワード線WLをHレベルの電圧にしてアクティブにし、さらにプリチャージ制御信号PREをHレベルの電圧にする(図3に示すタイミングt3参照)。これにより、プリチャージ回路20からリードビット線RLD,RLDXへのプリチャージが終了し、不良検出対象のメモリセルMCのデータがビット線BL,BLXを介してリードビット線RLD,RLDXへ出力される。
ここで、不良検出対象のメモリセルMCが正常である場合、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されることにより、リードビット線RLDXの電圧がHレベルから時間と共にLレベルへ向けて下がっていき、メモリセルMCのデータがリードビット線RLDXへ出力されてから所定期間β内にロジック回路であるNOR回路42の閾値を超えて、出力回路40においてリードビット線RLDXの電圧がLレベルとして認識される。一方、リードビット線RLDの電圧はHレベルを維持するため、出力回路40においてリードビット線RLDの電圧がHレベルとして認識される。従って、スルーラッチ回路50からはHレベルの電圧が出力信号VOUTとして出力される(図3に示すタイミングt4参照)。
その後、デコーダ/コントロール回路3は、外部クロック信号ECKの立ち下がりのタイミング(図3に示すタイミングt6参照)から所定期間αだけ遅延させた内部クロック信号CKを出力する。また、このタイミングで、不良検出対象のメモリセルMCに対応するワード線WLをLレベルの電圧にして非アクティブにし、さらにプリチャージ制御信号PREをLレベルの電圧にする(図3に示すタイミングt7参照)。これにより、プリチャージ回路20からリードビット線RLD,RLDXへのプリチャージが開始され、不良検出対象のメモリセルMCのデータのリードビット線RLD,RLDXへの出力が停止するため、リードビット線RLD,RLDXはプリチャージ回路によるプリチャージにより共にHレベルの電圧となる。このときスルーラッチ回路50はスルーモードからラッチモードに移行し、スルーラッチ回路50からの出力信号VOUTはHレベルの電圧を維持する。その後、不良判定装置70から出力されるテスト信号TESTがHレベルの電圧となり、テストモードが終了する(図3に示すタイミングt8参照)。
このテストモードにおいて、不良検出対象のメモリセルMCがオープン不良や高抵抗不良であるとき、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されてから所定期間β内にはリードビット線RLD又はRLDXの電圧が所定の閾値を超えることがない。
例えば、不良検出対象のメモリセルMCが断線によるオープン不良(ここでは、メモリセルMCと接続部10との間のビット線BLXが断線しているものとする)のとき、図4に示すように、メモリセルMCのデータがリードビット線RLD,RLDXへ出力制御が開始してからその出力制御が終了するまでの間、リードビット線RLDXの電圧はNOR回路42の閾値を超えず、スルーラッチ回路50からの出力信号VOUTはLレベルの電圧を維持したままとなる。
また、不良検出対象のメモリセルMCが断線でない高抵抗不良(ここでは、メモリセルMCと接続部10との間のビット線BLXの細りなどによりメモリセルMCと接続部10との間が高抵抗となっているものとする)のとき、図5に示すように、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されることにより、リードビット線RLDXの電圧がHレベルから時間と共にLレベルへ向けて下がっていくが、メモリセルMCのデータがリードビット線RLDXへ出力されてから所定期間βを経過した後に、やっとNOR回路42の閾値を超えることになる。そして、所定期間γ(図5に示す期間βを超えるが、図5に示すタイミングt7は超えない期間)経過するまでに所定の閾値を超えたときにはメモリセルMCの不良が高抵抗などの不安定不良であると判定する。
以上のように、メモリセルMCが正常な場合には、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されてから所定期間β内にスルーラッチ回路50からHレベルの出力信号VOUTが出力され、一方でメモリセルMCが高抵抗不良やオープン不良などの場合には、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されてから所定期間β内にはスルーラッチ回路50からHレベルの出力信号VOUTが出力されない。
そこで、不良判定装置70において、メモリセルMCのデータがリードビット線RLD,RLDXへ出力されてから所定期間β内にスルーラッチ回路50からHレベルの出力信号VOUTがされたときにはメモリセルMCが不良でないと判定し、一方で所定期間β内にスルーラッチ回路50からHレベルの出力信号VOUTがされないときにはメモリセルMCが不良であると判定する。
なお、メモリセルMCがオープン不良であることを検出したいときには、不良判定装置70において、当該メモリセルMCの不良判定を行う前に、逆相のデータを他のメモリセルMCに書き込んだ後、当該他のメモリセルMCからそのデータ(半導体記憶装置1から出力される出力信号VOUT)を読み取っておき、テストモード時にメモリセルMCからそのデータを読み取る際に、半導体記憶装置1から出力される出力信号VOUTが変化しないことを検出することで、メモリセルMCがオープン不良の不良メモリセルであることを判定することができる。
また、メモリセルMCが高抵抗不良であることを検出したいときには、所定期間βを経過した後さらに所定期間経過するまで(すなわち、図5に示すように所定期間βは超えるが所定期間γは超えない期間)に半導体記憶装置1から出力される出力信号VOUTを不良判定装置70によって読み取ることによって、メモリセルMCが高抵抗不良の不良メモリセルであることを判定することができる。また、外部クロック信号ECKを高速にして(外部クロック信号ECKのHレベルの電圧となる期間を所定期間βにする)、メモリセルMCが不良でないかを不良判定装置70によって判定し、このとき不良であると判定すると、外部クロック信号ECKを低速にして(外部クロック信号ECKのHレベルの電圧となる期間を所定期間γにする)、再度テストモードを動作させ、所定期間γ内に出力信号VOUTが変化したときに、メモリセルMCが高抵抗不良の不良メモリセルであると判定し、所定期間γ内に出力信号VOUTが変化しないときに、メモリセルMCがオープン不良の不良メモリセルであると判定する。
このメモリセルMCの不良検出手法は、センスアンプ30でビット線の電圧を増幅しないことから、センスアンプ30のオフセットの影響を避けることができ、メモリセルが不安定不良である場合であっても、メモリセルの不良を精度良く検出することができる。
ところで、従来の半導体記憶装置においては、上記の不良検出判定を外部から制御して行う場合、テストモードへの移行を制御する端子(テスト信号TESTを入力する端子)と、センスアンプイネーブル信号を入力するための端子など複数の端子が半導体記憶装置に必要となる。
しかし、本実施形態における半導体記憶装置1においては、テスト信号TESTを入力する端子のみでよい。すなわち、Lレベルの電圧のテスト信号TESTが入力されると、デコーダ/コントロール回路3によって、クロック幅が外部クロック信号ECKのクロック幅に同期した内部クロック信号CKを出力する。さらに、デコーダ/コントロール回路3は、ワード線選択信号によるワード線WLのアクティブ/非アクティブの切り替え制御時間の幅、及びプリチャージ制御信号PREによるプリチャージ回路20の動作状態/非動作状態の切り替え制御時間の幅も外部クロック信号ECKに同期して切り替える。
このように、本実施形態における半導体記憶装置1では、テスト信号TESTを入力することにより、外部クロック信号ECKに同期してメモリセルMCの不良判定を行うことができることから、不良判定装置70を簡単な構成で製作することができる。
ここで、上述においては、不良判定装置70を半導体記憶装置1の外部に配置することとしたが、この不良判定装置70を判定部として半導体記憶装置1の内部に配置するようにしてもよい。この場合、半導体記憶装置1は外部からの要求に従ってテストモードに移行するようにする。また、判定部による判定結果は、デコーダ/コントロール回路3等を介して外部へ出力するようにすることで、外部装置が半導体記憶装置1のメモリセルMCの不良を知ることができる。
以上、本発明の実施形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
1 半導体記憶装置
2 ワード線ドライバ回路
3 デコーダ/コントロール回路
4 メモリセル部
5 データ書き込み・読み出し部
10 接続部
20 プリチャージ回路
30 センスアンプ
40 出力回路
50 スルーラッチ回路
60 制御部
70 不良判定装置(判定部)
MC(MC−00〜MC−mn)
CK 内部クロック信号
ECK 外部クロック信号
BL,BLX ビット線
RLD,RLDX リードビット線(ビット線)
2 ワード線ドライバ回路
3 デコーダ/コントロール回路
4 メモリセル部
5 データ書き込み・読み出し部
10 接続部
20 プリチャージ回路
30 センスアンプ
40 出力回路
50 スルーラッチ回路
60 制御部
70 不良判定装置(判定部)
MC(MC−00〜MC−mn)
CK 内部クロック信号
ECK 外部クロック信号
BL,BLX ビット線
RLD,RLDX リードビット線(ビット線)
Claims (4)
- 複数のメモリセルと、これら複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、を有する半導体記憶装置における前記メモリセルの不良検出方法であって、
前記プリチャージ回路により前記ビット線をプリチャージする第1ステップと、
前記第1ステップの処理が終了した後、前記センスアンプを動作させずに前記メモリセルのデータを前記ビット線へ出力させる第2ステップと、
前記第2ステップの状態で、前記ビット線の電圧が所定期間内に所定の閾値を超えないときに前記メモリセルが不良であると判定する第3ステップと、を有することを特徴とするメモリセルの不良検出方法。 - 前記第3ステップは、前記ビット線の電圧を前記所定の閾値で2値変換し、当該変換した電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定することを特徴とする請求項1に記載のメモリセルの不良検出方法。
- 複数のメモリセルと、前記複数のメモリセルに接続されたビット線と、前記ビット線をプリチャージするプリチャージ回路と、前記ビット線の電圧を増幅するセンスアンプと、前記ビット線の電圧に応じた出力信号を出力する出力部と、を有し、前記メモリセルのデータを読み出すとき、前記プリチャージ回路により前記ビット線をプリチャージした後、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅して前記出力部を介して出力する半導体記憶装置において、
前記メモリセルの不良を検出するテストモード時に、前記プリチャージ回路により前記ビット線をプリチャージした後、前記センスアンプの動作を所定期間停止状態に維持して、前記メモリセルのデータを前記ビット線へ出力させ、当該ビット線の電圧を前記センスアンプで増幅せずに前記出力部を介して出力することを特徴とする半導体記憶装置。 - 前記テストモード時において、前記出力部からの出力信号の電圧が前記所定期間内に変化しないときに前記メモリセルが不良であると判定する判定部を備えたことを特徴とする請求項3に記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007341180A JP2009163807A (ja) | 2007-12-28 | 2007-12-28 | メモリセルの不良検出方法及び半導体記憶装置 |
Applications Claiming Priority (1)
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JP2007341180A JP2009163807A (ja) | 2007-12-28 | 2007-12-28 | メモリセルの不良検出方法及び半導体記憶装置 |
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JP2009163807A true JP2009163807A (ja) | 2009-07-23 |
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Family Applications (1)
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JP2007341180A Pending JP2009163807A (ja) | 2007-12-28 | 2007-12-28 | メモリセルの不良検出方法及び半導体記憶装置 |
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JP (1) | JP2009163807A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2012099202A (ja) * | 2010-11-05 | 2012-05-24 | Elpida Memory Inc | 半導体装置 |
-
2007
- 2007-12-28 JP JP2007341180A patent/JP2009163807A/ja active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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JP2012099202A (ja) * | 2010-11-05 | 2012-05-24 | Elpida Memory Inc | 半導体装置 |
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