JP2007188556A - 半導体記憶装置及びそのテスト方法 - Google Patents

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Abstract

【課題】ビット線に接続するイコライズ素子が複数ある場合にも、イコライズ素子の故障を検査工程で検出可能とする半導体記憶装置の提供。
【解決手段】同一のビット線対に接続され、制御信号ＰＤＬＮ、ＰＤＬＦによってオン・オフ制御される２つのイコライズ素子を備えた半導体記憶装置であって、テスト時、プリチャージ期間に、一方の制御信号（例えばＰＤＬＮ）をＨＩＧＨレベル、他方（ＰＤＬＦ）をＬＯＷレベルとし、２つのイコライズ素子の活性化、非活性化を個別に制御することで、制御信号ＰＤＬＮによってオン・オフ制御されるイコライズ素子が不良の場合等の故障を検出することができる。
【選択図】図５

Description

本発明は、半導体記憶装置に関し、特に、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）とそのテスト方法に関する。
発明の背景技術として、センスアンプからみてビット線の遠端、近端にそれぞれイコライザを備えたＤＲＡＭの構成について、図１を参照して説明しておく（なお、図１は本発明の説明でも参照される）。図１は、ＤＲＡＭにおいてメモリセルデータを増幅するセンスアンプの一般的な構成を示す図である。
図１を参照すると、信号ＤＴ、ＤＢは、ビット線対の一方、他方である。ＳＡＰ、ＳＡＮは、センスアンプ２０を活性／非活性するための制御信号、ＰＤＬＦ、ＰＤＬＮは、ビット線ＤＴ、ＤＢをイコライズするイコライザ（イコライズ素子）Ｎ３、Ｎ４をそれぞれオン／オフ制御するための制御信号である。ＷＬ１、ＷＬ２はワード線を示している。メモリセルアレイ１０のメモリセルは、データを蓄積する容量（メモリキャパシタ）と、ワード線にゲートが接続されドレイン／ソースの一方がビット線に接続されドレイン／ソースの他方が容量に接続されたメモリセルトランジスタを備えている。イコライズ素子Ｎ３、Ｎ４は、ビット線対ＤＴ、ＤＢ間に接続され、ゲートがＰＤＬＦ、ＰＤＬＮにそれぞれ接続され、オン時に、ビット線対ＤＴ、ＤＢを等電位とする。センスアンプ２０は、ＳＡＰにソースが共通接続されたＰＭＯＳトランジスタＰ１、Ｐ２と、ドレインがＰＭＯＳトランジスタＰ１、Ｐ２のドレインにそれぞれ接続されたＮＭＯＳトランジスタＮ１、Ｎ２とを備えている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートは共通接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のドレインの共通接続点に接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートは共通接続され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインの共通接続点に接続され、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のドレインの共通接続点は、ビット線ＤＴに接続され、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のドレインの共通接続点は、ビット線ＤＢに接続されている。ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は第１のＣＭＯＳインバータを構成し、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は第２のＣＭＯＳインバータを構成し、第１のＣＭＯＳインバータの入力と出力が、第２のＣＭＯＳインバータの出力と入力にそれぞれ接続され、ラッチ回路（フリップフロップ）を構成している。
次に、図１の動作について、図４のタイミングチャートを参照して説明する。図４において、（Ａ）は、クロック（及びコマンド）、（Ｂ）は、ＰＤＬＮ、ＰＤＬＦ、（Ｃ）は、ワード線１、２、（Ｄ）は、正常時のビット線ＤＴ、ＤＢ、（Ｅ）は、イコライズ素子に欠陥がある時のビット線ＤＴ、ＤＢの波形をそれぞれ示している。以下では、一般的なシンクロナスＤＲＡＭを例として、アクティブコマンド（ＡＣＴ）とプリチャージコマンド（ＰＲＥ）がＡＣＴ→ＰＲＥ→ＡＣＴの順番にコマンド入力された場合について説明する。なお、図４において、ＡＣＴコマンドと次のＰＲＥコマンドの間には、ＲＥＡＤ／ＷＲＩＴＥコマンドが入力されるが、説明を簡単とするため、図示しない。図５乃至図９でも同様とされる。
１回目のＡＣＴが入力される前は、プリチャージ状態にある。プリチャージ状態では、ワード線は全てＬＯＷレベル、ＰＤＬＦ／ＰＤＬＮはＨＩＧＨレベルとされ、ＮＭＯＳトランジスタＮ３、Ｎ４はオンされ、ビット線ＤＴ／ＤＢはイコライズ状態にある。尚、プリチャージ期間中には、ＳＡＰとＳＡＮの給電は止められ（ＳＡＰ、ＳＡＮはＨＩＧＨ、ＬＯＷの中間レベル）、センスアンプ２０は非活性状態とされ、その出力はオフ状態（フローティング状態）、ビット線と同電位とされる。
以下の説明では、１回目のＡＣＴコマンドが入力された場合について、ワード線１に対応した外部アドレスが入力されるものとする（ＡＣＴコマンド入力時、不図示のアドレス信号端子より、ＲＯＷアドレスが入力される）。ＡＣＴコマンドを受けると、ビット線のイコライズを解除するために、ＰＤＬＦ、ＰＤＬＮは、ＨＩＧＨレベルからＬＯＷレベルに切り替えられる。
その後、選択ワード線１（ＷＬ１）が活性化されＨＩＧＨレベル（高電位）に設定され、選択ワード線１（ＷＬ１）にゲートが接続されているメモリセルトランジスタがオンし、メモリセルキャパシタの電荷により、オン状態のメモリセルトランジスタが接続するビット線ＤＴ／ＤＢ間に微小差電位が生じる。ここで、ＳＡＰをＨＩＧＨレベル、ＳＡＮをＬＯＷレベルに設定し、センスアンプ２０を活性化させ、センスアンプ２０による、ビット線ＤＴ／ＤＢ間の微小差電位の増幅を開始する。
その後、センスアンプ２０によるビット線ＤＴ／ＤＢ間の電圧の増幅を続けていくと、ビット線ＤＴ／ＤＢの電位は、ＳＡＰ／ＳＡＮレベルまで到達する。
次にＰＲＥコマンドを受けると、まず、選択ワード線１（ＷＬ１）を活性状態（ＨＩＧＨレベル）から非活性状態（ＬＯＷレベル）とし、メモリセルトランジスタをオフする。ワード線１（ＷＬ１）をＬＯＷレベルにした後、ＳＡＰ／ＳＡＮの給電を止め、センスアンプ２０を非活性状態として、ＰＤＬＦ、ＰＤＬＮをＬＯＷレベルからＨＩＧＨレベルに切り替え、イコライズ素子Ｎ３、Ｎ４をオンさせ、ビット線対ＤＴ、ＤＢのイコライズを開始する。
ビット線対ＤＴ、ＤＢのイコライズ時間は、ｔＲＰ（プリチャージコマンドから次のアクティブコマンドまでの時間）というＤＲＡＭの基本性能を決めるものである。このため、ビット線長が長いときは、図１のように、ビット線の遠端、近端にそれぞれイコライズ素子Ｎ３、Ｎ４を設置し、ｔＲＰをより高速にする手法が用いられる場合がある。
図１及び図４を参照して説明した半導体記憶装置においては、イコライズ素子Ｎ３、Ｎ４の一方になんらかの欠陥が生じ、例えば非導通又は高抵抗等になると、他方のイコライズ素子だけでイコライズが行われる（図４（Ｅ））。ところで、イコライズ素子が一つしかない場合、当該イコライズ素子が故障すると、イコライズが大幅に遅れるので、半導体記憶装置の検査工程で不良を検出することができる。
しかしながら、図１に示した構成のように、同一のビット線に接続するイコライズ素子Ｎ３、Ｎ４が２つある場合、これら２つのイコライズ素子の一方に欠陥があっても、他方でビット線のイコライズ動作が行われることになる。
この結果、イコライズ素子の不良があるにもかかわらず、ｔＲＰの悪化が軽減されてしまうことになる。そして、ｔＲＰの設定値に限界がある低速テスタによる検査工程等において、当該イコライズ不良による故障を検出することができない、という事態も起こり得る。
本発明は、本願発明者の上記知見に基づき創案されたものであって、その目的は、同一のビット線に接続するイコライズ素子が複数ある場合にも、イコライズ素子の故障を検査工程で検出可能とする半導体記憶装置及びそのテスト方法を提供することにある。
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。
本発明の１つのアスペクトに係る半導体記憶装置は、ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置であって、前記ビット線のイコライズ時に、前記複数のイコライズ素子を個別に、活性化、非活性化を制御する手段を備えている。
本発明においては、センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第１及び第２のイコライズ素子を備え、プリチャージ期間に、前記第１及び第２のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される構成としてもよい。
本発明において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、前記第１のメモリセルアレイ側のビット線をイコライズする第１のイコライズ素子と、前記第２のメモリセルアレイ側のビット線をイコライズする第２のイコライズ素子と、を備え、プリチャージ期間に、前記第１及び第２のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される構成としてもよい。本発明において、テスト時、前記第１及び第２のイコライズ素子の一方を活性化、他方を非活性化する制御を行う。
本発明において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプのビット線に接続され、前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプのビット線に接続され、前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第１のイコライズ素子と、前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第２のイコライズ素子と、前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第３のイコライズ素子と、前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第４のイコライズ素子と、を備え、プリチャージ期間に、前記第１乃至第４のイコライズ素子はそれぞれ、個別に活性化、非活性化が制御される構成としてもよい。本発明において、テスト時、前記第１乃至第４のイコライズ素子の少なくとも１つを活性化、残りを非活性化する制御を行う構成としてもよい。
本発明の他のアスペクトに係る方法は、ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置のテスト方法であって、前記ビット線のイコライズ時に、前記複数のイコライズ素子を、個別に、活性化、非活性化を制御する工程を含み、イコライズ動作不良を検出可能としてなる、ことを特徴とする。
本発明に係る方法において、前記半導体記憶装置は、センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第１及び第２のイコライズ素子を備え、プリチャージ期間に、前記第１及び第２のイコライズ素子を、それぞれ、個別に活性化、非活性化させる。
本発明に係る方法においては、前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、前記第１のメモリセルアレイ側のビット線をイコライズする第１のイコライズ素子と、前記第２のメモリセルアレイ側のビット線をイコライズする第２のイコライズ素子と、を備え、プリチャージ期間に、前記第１及び第２のイコライズ素子を、それぞれ、個別に活性化、非活性化させるようにしてもよい。本発明に係る方法においては、好ましくは、前記第１及び第２のイコライズ素子の一方を活性化、他方を非活性化する制御を行う。
本発明に係る方法においては、前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプのビット線に接続され、前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプのビット線に接続され、前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第１のイコライズ素子と、前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第２のイコライズ素子と、前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第３のイコライズ素子と、前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第４のイコライズ素子と、を備え、プリチャージ期間に、前記第１乃至第４のイコライズ素子をそれぞれ、個別に活性化、非活性化させる。本発明に係る方法においては、好ましくは、前記第１乃至第４のイコライズ素子の少なくとも１つを活性化、残りを非活性化する制御を行う。
本発明に係る方法においては、検査装置の制御のもと、前記複数のイコライズ素子を、それぞれ、個別に活性化、非活性化させ、ビット線をプリチャージするコマンドから次のアクティブコマンドまでの時間ｔＲＰを検査する。
本発明によれば、複数のイコライズ素子を個別にオン・オフ制御することで、前記イコライズ用素子に欠陥があった場合に、不良の検出を可能としている。
上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明に係る半導体記憶装置は、同一のビット線対ＤＴ、ＤＢに接続され、制御信号ＰＤＬＦ、ＰＤＬＮでオン・オフ制御される２つのイコライズ素子Ｎ３、Ｎ４が接続されてなる半導体記憶装置であって、プリチャージ期間に、例えば制御信号ＰＤＬＮをＨＩＧＨ、ＰＤＬＦをＬＯＷとし、２つのイコライズ素子の活性化、非活性化を個別に制御する。これにより、制御信号ＰＤＬＮでオン・オフ制御されるイコライズ素子Ｎ４が不良の場合等の故障を検出することができる。以下、いくつかの具体的な実施例に即して説明する。
図１、図４、図５を参照して、本発明の一実施例と構成、及び動作について説明する。以下では、動作については、通常動作（図４）、テストモード時の動作（図５）の順に説明する。
図１は、本発明が適用されるＤＲＡＭ内のセンスアンプの構成を示している。前述したように、ＤＴ、ＤＢはビット線対、ＷＬ１、ＷＬ２はワード線１、ワード線２、ＰＤＬＦ、ＰＤＬＮはビット線対ＤＴ、ＤＢをイコライズするイコライズ素子N3、N4を活性／非活性するための信号、ＳＡＰ、ＳＡＮはセンスアンプ２０を活性／非活性するための信号である。以下では、メモリセルにはＨＩＧＨ電荷が書き込まれているものとする。
また、図４は、前述したように、本発明の制御を行わない場合の通常動作時のタイミング波形を示す図である。プリチャージスタンバイ期間中は、ＰＤＬＮ、ＰＤＬＦはＨＩＧＨレベルにあり、ある中間レベルでビット線ＤＴ、ＤＢはイコライズして待機している。また、ＳＡＰ、ＳＡＮもその中間レベルにあり、センスアンプ２０は非活性状態にある。ここで、ワード線１をアクセスするコマンド（ＡＣＴ）が外部から入力されると、ＰＤＬＦ、ＰＤＬＮはともにＨＩＧＨからＬＯＷレベルになり、イコライズが解除される。イコライズ解除後、ワード線１がＬＯＷレベルからＨＩＧＨレベルになり、メモリセルキャパシタＣのＨＩＧＨ電荷がビット線に放電され、ビット線対ＤＴ、ＤＢに差電位が生ずる。
その後、ＳＡＰをＨＩＧＨ、ＳＡＮをＬＯＷにすると、センスアンプ２０が活性化され、センスアンプ２０の増幅作用により、ビット線対ＤＴ、ＤＢは、ＳＡＰ、ＳＡＮのレベルまで増幅される。
次に、プリチャージコマンド（ＰＲＥ）が入力されると、まず選択ワード線１（ＷＬ１）がＨＩＧＨレベルからＬＯＷレベルになり、選択ワード線１（ＷＬ１）に接続するメモリセルトランジスタがオフする。
その後、ＳＡＰ、ＳＡＮをオフし、センスアンプ２０を非活性状態とし、ＰＤＬＮ、ＰＤＬＦをＨＩＧＨレベルとしてビット線対ＤＴ、ＤＢをイコライズする（図４の（Ｄ））。
ビット線対ＤＴ、ＤＢのイコライズ速度はｔＲＰ（プリーチャージコマンドから次のアクティブコマンドまでの時間）というＤＲＡＭの基本性能を決める仕様である。前述したように、図１に示す例では、ビット線の遠端、近端でイコライズ素子Ｎ３、Ｎ４を設置し、ｔＲＰをより高速化している。
仮に、ＰＤＬＮが接続しているイコライズ用の素子Ｎ４に非導通または高抵抗性の欠陥があるとすると、前述したように、ビット線対ＤＴ、ＤＢのイコライズが遅れる（図４の（Ｅ））。
次に、図５を参照して、本実施例のテストモード時における動作について説明する。図５において（Ａ）は、クロック（コマンド）、（Ｂ）は、ＰＤＬＮ、ＰＤＬＦ、（Ｃ）はワード線１、２、（Ｄ）は、正常時のビット線対ＤＴ、ＤＢ、（Ｅ）はイコライズ素子の欠陥時におけるビット線ＤＴ、ＤＢ波形である。
プリチャージスタンバイ期間中は、ＰＤＬＮは、ＨＩＧＨ、ＰＤＬＦはＬＯＷにある。
ワード線１をアクセスするＡＣＴコマンドが外部から入力されると、ＰＤＬＮはＬＯＷになり、ＰＤＬＦはＬＯＷのままである。
続いて、選択ワード線１がＬＯＷレベルからＨＩＧＨレベルとされ、メモリセルキャパシタのＨＩＧＨ電荷がビット線に放電され、ビット線対ＤＴ、ＤＢに差電位が生ずる。
その後、ＳＡＰをＨＩＧＨ、ＳＡＮをＬＯＷレベルとしてセンスアンプ２０を活性状態とすると、センスアンプ２０の増幅作用により、ビット線対ＤＴ、ＤＢはＳＡＰ、ＳＡＮのレベルまで増幅される。
次にＰＲＥコマンドが入力されると、ワード線１がＨＩＧＨレベルからＬＯＷレベルになりメモリセルトランジスタがオフする。
その後、ＳＡＰ、ＳＡＮをオフし、センスアンプ２０を非活性状態として、ＰＤＬＮをＬＯＷレベルからＨＩＧＨレベルに設定し、ＰＤＬＦはＬＯＷレベルのままとする。このため、ビット線のイコライズはＰＤＬＮに接続するイコライズ素子Ｎ４のみで行われ、ｔＲＰが遅れるが、イコライズ動作は行われる（図５の（Ｄ））。
ＰＤＬＮ、ＰＤＬＦの個別に制御させる機能を具備することで、図１のＰＤＬＮに接続しているイコライズ素子Ｎ４に非導通や高抵抗性の欠陥があった場合には、図５の（Ｅ）に示すように、ビット線対ＤＴ、ＤＢはほとんどイコライズされなくなり、ｔＲＰの設定値がそれほど速くできない検査装置でも、容易に不良検出することができる。なお、ＰＤＬＦに接続するイコライズ素子Ｎ３の欠陥を検出する場合には、ＰＤＬＦとＰＤＬＮのテストモード時の動作を逆にすることで、ＰＤＬＦに接続するイコライズ素子Ｎ３の欠陥を検出することができる。
本発明は、プリチャージ期間中に、通常は、ともに活性状態に設定される複数のイコライザを、テスト時には、個別に活性化、非活性化させるように制御するものである。
次に、図２、図６、図７を参照して、本発明の第２の実施例を説明する。図２は、本発明の第２の実施例の構成を示す図である。図６は、図２のシェアードセンスアンプの動作を説明するためのタイミングチャートである。図７は、本発明の第２の実施例におけるテストモード時における動作を説明するタイミングチャートである。
本発明は、図２に示すように、ＤＲＡＭで一般的に用いられるシェアードセンスアンプに対しても適用することができる。図２において、ＴＧＬ（メモリセルアレイ１１用）、ＴＧＲ（メモリセルアレイ１２用）は、シェアードセンスアンプのトランスファーゲートを開閉するための信号である。ＴＧＬにゲートが接続するトランスファゲート（ＮＭＯＳトランジスタ）Ｎ１１、Ｎ１２は、センスアンプ２０に接続するビット線ＤＴ、ＤＢと、メモリセルアレイ１１側のビット線との導通、非導通を制御し、ＴＧＬにゲートが接続するトランスファゲート（ＮＭＯＳトランジスタ）Ｎ１３、Ｎ１４は、センスアンプ２０に接続するビット線ＤＴ、ＤＢと、メモリセルアレイ１２側のビット線との導通、非導通を制御する。センスアンプ（ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２）は、図１の構成と同一であり、ＳＡＰ／ＳＡＮにより、活性／非活性が制御される。
ＰＤＬＬ（メモリセルアレイ１１用）はビット線のイコライズ素子Ｎ３をオン／オフするための信号であ、ＰＤＬＲ（メモリセルアレイ１２用）は、ビット線のイコライズ素子Ｎ４をオン／オフするための信号である。
図６は、本発明の第２の実施例の動作を示す図である。図６において、（Ａ）は、クロック、（Ｂ）は、ＴＧＬ、ＴＧＲ、（Ｃ）はＰＤＬＮ、ＰＤＬＦ、（Ｄ）はワード線１、２、（Ｅ）は、正常時のビット線対ＤＴ、ＤＢ、（Ｆ）は欠陥時のビット線対ＤＴ、ＤＢ波形である。以下では、一般的なシンクロナスＤＲＡＭを例として、アクティブコマンド（ＡＣＴ）とプリチャージコマンド（ＰＲＥ）がＡＣＴ→ＰＲＥ→ＡＣＴの順番にコマンド入力された場合について説明する。
１回目のＡＣＴが入力される前は、プリチャージ状態にあり、プリチャージ状態では、ワード線は全てＬＯＷレベル、ＰＤＬＬとＰＤＬＲはＨＩＧＨレベル、ＴＧＬとＴＧＲもＨＩＧＨレベルにあり、ビット線ＤＴ／ＤＢは、イコライズ状態にある。なお、プリチャージ期間中は、ＳＡＰとＳＡＮの給電を止め、ビット線と同電位にプリチャージしている。
まず１回目のＡＣＴコマンドが入力された場合の各信号の動作について説明する。
１回目のＡＣＴコマンドのときワード線１（図２の左側メモリセルアレイ（ＣＥＬＬ ＡＲＲＡＹ１）内のワード線ＷＬ１）に対応した外部アドレスが入力されたものとする。
ＡＣＴコマンドを受けると、シェアードセンスアンプの非選択側（選択されたワード線が存在しない側）を遮断するために、ＴＧＲがＨＩＧＨからＬＯＷレベルに切り替わる（図６（Ｂ））。
また、シェアードセンスアンプの選択側のビット線のイコライズを解除するために、ＰＤＬＬがＨＩＧＨからＬＯＷレベルに切り替わる。イコライズ素子Ｎ４はオフ状態となる。
その後、選択ワード線１（ＷＬ１）がＬＯＷからＨＩＧＨレベルに切り替わり、ワード線１（ＷＬ１）に接続するメモリセルトランジスタが導通し、メモリセルキャパシタの電荷により、ビット線対ＤＴ、ＤＢ間に微小差電位が生じる。
ここで、ＳＡＰをＨＩＧＨレベル、ＳＡＮをＬＯＷレベルに切り替え、センスアンプ２０を活性状態として、ビット線対ＤＴ、ＤＢ間の微小差電位の増幅を開始する。センスアンプ２０による増幅を続けていくと、ビット線ＤＴ／ＤＢはＳＡＰ／ＳＡＮレベルまで到達する。
その後、ＰＲＥコマンドを受けると、まず選択ワード線１（ＷＬ１）をＨＩＧＨからＬＯＷに切り替えメモリセルトランジスタをオフする。選択ワード線をＬＯＷレベルにした後、ＳＡＰ／ＳＡＮの給電を止め、ＰＤＬＬをＬＯＷからＨＩＧＨに切り替え、ビット線のイコライズを開始する。このとき、ＴＧＲもほぼ同時にＬＯＷからＨＩＧＨに切り替える。
シェアードセンスアンプ方式では、非選択側のイコライズ素子もイコライズ作用を行うというメリットがある。しかしながら、製造過程等のなんらかの原因で、非導通のイコライズ素子が存在する場合、当該欠陥イコライズ素子を使用している部分では、ｔＲＰが遅くなり、スペックを満たさないものも出る。前述したように、このような不良は、ｔＲＰスペックの検査工程で検出されるべきものであるが、図２のような、シェアードセンスアンプにおいては、メモリセルアレイ１１とメモリセルアレイ１２の２箇所のイコライズ素子Ｎ３、Ｎ４でビット線のイコライズを行っているため、一方に欠陥があった場合でも、他方のイコライズ素子でビット線ＤＴ、ＤＢのイコライズが行われる。このため、ｔＲＰの悪化が軽減されてしまい、ｔＲＰの設定値に限界がある低速テスタの工程などで検出できない（図６（Ｆ））。
そこで、本実施例においては、図７（Ｃ）のように、テストモードにおいて、非選択側のＰＤＬＲを、プルチャージ期間でも、非活性（ＬＯＷレベルのまま）にすることで、前記実施例と同様に、イコライズ時間を大幅に遅らせ、低速テスタでも不良検出が可能となる。
シェアードセンスアンプ方式では、通常動作時、アクティブ期間中は、ＰＤＬＬ、ＰＤＬＲを独立に制御するが、プリチャージ期間中は、同時に活性化しており、独立に制御すことは行われていない（図６参照）。これに対して、本発明は、テストモード時において、プリチャージ時に、ＰＤＬＬ、ＰＤＬＲを、図７（Ｃ）に示すように、独立に制御している。
本発明は、図３に示すようなシェアードセンスアンプにおいて、ビット線長が長くビット線の遠端、近端側にイコライズ素子を備える方式にも適用できる。図３は、本発明の第３の実施例の構成を示す図である。図８、図９は、本発明の第３の実施例の動作を説明するためのタイミングチャートである。
図３において、ＴＧＬは、メモリセルアレイ１１用のトランスファーゲートＮ１１、Ｎ１２を開閉するための信号であり、ＴＧＲは、メモリセルアレイ１２用のトランスファーゲートＮ１３、Ｎ１４を開閉するための信号である。ＰＤＬＦＬとＰＤＬＮＬはイコライズ素子Ｎ５、Ｎ３をオン・オフ制御するための信号である。ＰＤＬＦＲとＰＤＬＮＲはイコライズ素子Ｎ６、Ｎ４をオン・オフ制御するための信号である。
図８は、図３の回路の動作を説明するための図である。図８において、（Ａ）は、クロック（とコマンド）、（Ｂ）は、ＴＧＬ、ＴＧＲ、（Ｃ）はＰＤＬＮ、ＰＤＬＦ、（Ｄ）はワード線１、２、（Ｅ）は、正常時のビット線対ＤＴ、ＤＢ、（Ｆ）は、欠陥時のビット線対ＤＴ、ＤＢの波形それぞれ示している。この例でも、一般的なシンクロナスＤＲＡＭを例として、アクティブコマンド（ＡＣＴ）とプリチャージコマンド（ＰＲＥ）がＡＣＴ→ＰＲＥ→ＡＣＴの順番にコマンド入力された場合に着目する。１回目のＡＣＴが入力される前は、プリチャージ状態にあり、プリチャージ状態では、ワード線は全てＬＯＷレベル、ＰＤＬＦＬ、ＰＤＬＮＬ、ＰＤＬＮＲ、ＰＤＬＦＲはＨＩＧＨレベル、ＴＧＬとＴＧＲもＨＩＧＨレベルにあり、ビット線ＤＴ／ＤＢはイコライズ状態にある。なお、プリチャージ期間中は、ＳＡＰとＳＡＮの給電を止め、センスアンプ２０を非活性状態としてビット線と同電位にイコライズしている。
まず、１回目のＡＣＴコマンドが入力された場合の各信号の動作について説明する。１回目のＡＣＴコマンドのときワード線１（図３中の左側メモリセルアレイ（ＣＥＬＬ ＡＲＲＡＹ１）側内のあるワード線）に対応した外部アドレスが入力された場合について説明する。
ＡＣＴコマンドを受けると、シェアードセンスアンプの非選択側（選択されたワード線が存在しない側）を遮断するためにＴＧＲがＨＩＧＨからＬＯＷレベルに切り替わる。また、シェアードセンスアンプの選択側のビット線のイコライズを解除するためにＰＤＬＦＬとＰＤＬＮＬがＨＩＧＨからＬＯＷレベルに切り替わる。その後、選択ワード線１（ＷＬ１）がＬＯＷからＨＩＧＨレベルに切り替わり、メモリセルトランジスタが導通し、メモリセルキャパシタの電荷によりビット線対ＤＴ、ＤＢ間に微小差電位が生じる。ここで、ＳＡＰをＨＩＧＨレベル、ＳＡＮをＬＯＷレベルに切り替え、センスアンプ２０を活性状態とし、センスアンプ２０によるビット線対ＤＴ、ＤＢ間の微小差電位の増幅を開始する。センスアンプ２０による増幅を続けていくと、ビット線対ＤＴ、ＤＢは、ＳＡＰ／ＳＡＮレベルまで到達する。
次に、ＰＲＥコマンドを受けると、まず選択ワード線をＨＩＧＨからＬＯＷに切り替え、メモリセルトランジスタをオフする。ワード線をＬＯＷレベルにした後、ＳＡＰ／ＳＡＮの給電を止め、センスアンプ２０を非活性状態とし、ＰＤＬＦＬとＰＤＬＮＬをＬＯＷからＨＩＧＨに切り替え、ビット線のイコライズを開始する。このとき、ＴＧＲもほぼ同時にＬＯＷからＨＩＧＨに切り替える。この方式では、イコライズで、計４箇所の素子がイコライズに作用する。しかしながら、上記実施例と同様に、製造過程などのなんらかの原因で、導通しないイコライズ用素子が存在してしまうこともある。このような欠陥がある場合、当該欠陥イコライズ素子を使用しているビット線のアクセスでは、ｔＲＰが遅くなり、仕様を満たさないものも出る。そして、このような不良はｔＲＰスペックの検査工程で検出されるべきところ、残り３箇所のイコライズ素子でイコライズが働くため、もし一つに欠陥があったとしても、中途半端にイコライズが行われ、そのことでｔＲＰの悪化が軽減されてしまい、ｔＲＰの設定値に限界がある低速テスタの工程などで検出できない問題が起こり得る（図８（Ｆ））。
そこで、本実施例では、図９（Ｃ）に示すように、テストモードで、非選択側のＰＤＬＮＲとＰＤＬＦＲならびに選択側のＰＤＬＦＬをプリチャージ期間でも、非活性にすることで、ＰＤＬＮＬが接続されたイコライズ用素子に欠陥があった場合、イコライズ時間を大幅に遅らせ、低速テスタでも不良検出が可能となる。
なお、上記した例では、ＰＤＬＮＬでオン・オフされるイコライズ素子Ｎ３に欠陥がある場合について説明したが、他の３個のイコライズ素子Ｎ４、Ｎ５、Ｎ６についても、プリチャージ期間に全て独立に制御できるようにすることで、それぞれの接続しているイコライズ素子の欠陥検出が可能となる。
本発明は、ＤＲＡＭのｔＲＰ（プリチャージコマンドから次のアクティブコマンドまでの時間）という仕様（スペック）の保証の検査、試験に利用することができる。例えば現在のＤＲＡＭのｔＲＰのスペックは１２ｎｓ以下というものがある。ところが、ウェハ検査工程の試験装置のｔＲＰ設定値限界があって、１５ｎｓ以下は測定できない場合がある。このような場合、複数のイコライズ素子がありｔＲＰの悪化が１４ｎｓあたりにきてしまうと検出できない。そこで、上記した本発明のテストモード機能により、プリチャージ期間に、イコライズ素子を個別にオン・オフさせることで、大幅にｔＲＰを悪化させることができるので確実に不良検出することが可能となる。
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみに制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
本発明の第１の実施例の構成を示す図である。 本発明の第２の実施例の構成を示す図である。 本発明の第３の実施例の構成を示す図である。 図１の動作を説明するための図である。 本発明の第１の実施例のテストモード時の動作を説明するための図である。 図２の動作を説明するための図である。 本発明の第２の実施例のテストモード時の動作を説明するための図である。 図３の動作を説明するための図である。 本発明の第３の実施例のテストモード時の動作を説明するための図である。
符号の説明
１０、１１、１２ メモリセルアレイ
２０ センスアンプ
ＤＴ、ＤＢ ビット線
Ｎ１、Ｎ２、ＮＭＯＳトランジスタ
Ｎ３、Ｎ４、Ｎ５、Ｎ６ トランスファゲート
Ｐ１、Ｐ２ ＰＭＯＳトランジスタ
ＰＤＬＦ、ＰＤＬＮ、ＰＤＬＦＬ、ＰＤＬＮＬ、ＰＤＬＮＲ、ＰＤＬＦＲ、 イコライズ制御信号
ＳＡＰ、ＳＡＮ センスアンプ制御信号
ＷＬ１、ＷＬ２ ワード線

Claims (14)

  1. ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置であって、
    前記ビット線のイコライズ時に、前記複数のイコライズ素子を個別に、活性化、非活性化を制御する手段を備えている、ことを特徴とする半導体記憶装置。
  2. センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第１及び第２のイコライズ素子を備え、
    プリチャージ期間に、前記第１及び第２のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項１記載の半導体記憶装置。
  3. センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、
    前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
    前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
    前記第１のメモリセルアレイ側のビット線をイコライズする第１のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線をイコライズする第２のイコライズ素子と、
    を備え、
    プリチャージ期間に、前記第１及び第２のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項１記載の半導体記憶装置。
  4. テスト時、前記第１及び第２のイコライズ素子の一方を活性化、他方を非活性化する制御を行う、ことを特徴とする請求項２又は３記載の半導体記憶装置。
  5. センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、
    前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプのビット線に接続され、
    前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプのビット線に接続され、
    前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第１のイコライズ素子と、
    前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第２のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第３のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第４のイコライズ素子と、
    を備え、
    プリチャージ期間に、前記第１乃至第４のイコライズ素子はそれぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項１記載の半導体記憶装置。
  6. テスト時、前記第１乃至第４のイコライズ素子の少なくとも１つを活性化、残りを非活性化する制御を行う、ことを特徴とする請求項５記載の半導体記憶装置。
  7. 前記イコライズ素子は、ビット線対の間に接続され、制御端子に入力される制御信号によりオン・オフ制御されるスイッチ素子よりなり、前記スイッチ素子はオン時に、前記ビット線対をイコライズする、ことを特徴とする請求項１乃至６のいずれか一に記載の半導体記憶装置。
  8. ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置のテスト方法であって、
    前記ビット線のイコライズ時に、前記複数のイコライズ素子を、個別に、活性化、非活性化を制御する工程を含み、イコライズ動作不良を検出可能としてなる、ことを特徴とする半導体記憶装置のテスト方法。
  9. 前記半導体記憶装置は、センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第１及び第２のイコライズ素子を備え、
    プリチャージ期間に、前記第１及び第２のイコライズ素子を、それぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項８記載の半導体記憶装置のテスト方法。
  10. 前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、
    前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
    前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
    前記第１のメモリセルアレイ側のビット線をイコライズする第１のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線をイコライズする第２のイコライズ素子と、
    を備え、
    プリチャージ期間に、前記第１及び第２のイコライズ素子を、それぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項８記載の半導体記憶装置のテスト方法。
  11. 前記第１及び第２のイコライズ素子の一方を活性化、他方を非活性化する制御を行う、ことを特徴とする請求項９又は１０記載の半導体記憶装置のテスト方法。
  12. 前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第１及び第２のメモリセルアレイで共有され、
    前記第１のメモリセルアレイ側のビット線は、第１のトランスファゲートを介して、前記センスアンプのビット線に接続され、
    前記第２のメモリセルアレイ側のビット線は、第２のトランスファゲートを介して、前記センスアンプのビット線に接続され、
    前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第１のイコライズ素子と、
    前記第１のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第２のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第３のイコライズ素子と、
    前記第２のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第４のイコライズ素子と、
    を備え、
    プリチャージ期間に、前記第１乃至第４のイコライズ素子をそれぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項８記載の半導体記憶装置のテスト方法。
  13. 前記第１乃至第４のイコライズ素子の少なくとも１つを活性化、残りを非活性化する制御を行う、ことを特徴とする請求項１２記載の半導体記憶装置のテスト方法。
  14. 検査装置の制御のもと、前記複数のイコライズ素子を、それぞれ、個別に活性化、非活性化させ、ビット線をプリチャージするコマンドから次のアクティブコマンドまでの時間ｔＲＰを検査する、ことを特徴とする請求項８記載の半導体記憶装置のテスト方法。
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