JP2007188556A - 半導体記憶装置及びそのテスト方法 - Google Patents
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Abstract
【解決手段】同一のビット線対に接続され、制御信号PDLN、PDLFによってオン・オフ制御される2つのイコライズ素子を備えた半導体記憶装置であって、テスト時、プリチャージ期間に、一方の制御信号(例えばPDLN)をHIGHレベル、他方(PDLF)をLOWレベルとし、2つのイコライズ素子の活性化、非活性化を個別に制御することで、制御信号PDLNによってオン・オフ制御されるイコライズ素子が不良の場合等の故障を検出することができる。
【選択図】図5
Description
20 センスアンプ
DT、DB ビット線
N1、N2、NMOSトランジスタ
N3、N4、N5、N6 トランスファゲート
P1、P2 PMOSトランジスタ
PDLF、PDLN、PDLFL、PDLNL、PDLNR、PDLFR、 イコライズ制御信号
SAP、SAN センスアンプ制御信号
WL1、WL2 ワード線
Claims (14)
- ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置であって、
前記ビット線のイコライズ時に、前記複数のイコライズ素子を個別に、活性化、非活性化を制御する手段を備えている、ことを特徴とする半導体記憶装置。 - センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第1及び第2のイコライズ素子を備え、
プリチャージ期間に、前記第1及び第2のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項1記載の半導体記憶装置。 - センスアンプが、前記センスアンプを間にして対向配置される第1及び第2のメモリセルアレイで共有され、
前記第1のメモリセルアレイ側のビット線は、第1のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
前記第2のメモリセルアレイ側のビット線は、第2のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
前記第1のメモリセルアレイ側のビット線をイコライズする第1のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線をイコライズする第2のイコライズ素子と、
を備え、
プリチャージ期間に、前記第1及び第2のイコライズ素子は、それぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項1記載の半導体記憶装置。 - テスト時、前記第1及び第2のイコライズ素子の一方を活性化、他方を非活性化する制御を行う、ことを特徴とする請求項2又は3記載の半導体記憶装置。
- センスアンプが、前記センスアンプを間にして対向配置される第1及び第2のメモリセルアレイで共有され、
前記第1のメモリセルアレイ側のビット線は、第1のトランスファゲートを介して、前記センスアンプのビット線に接続され、
前記第2のメモリセルアレイ側のビット線は、第2のトランスファゲートを介して、前記センスアンプのビット線に接続され、
前記第1のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第1のイコライズ素子と、
前記第1のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第2のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第3のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第4のイコライズ素子と、
を備え、
プリチャージ期間に、前記第1乃至第4のイコライズ素子はそれぞれ、個別に活性化、非活性化が制御される、ことを特徴とする請求項1記載の半導体記憶装置。 - テスト時、前記第1乃至第4のイコライズ素子の少なくとも1つを活性化、残りを非活性化する制御を行う、ことを特徴とする請求項5記載の半導体記憶装置。
- 前記イコライズ素子は、ビット線対の間に接続され、制御端子に入力される制御信号によりオン・オフ制御されるスイッチ素子よりなり、前記スイッチ素子はオン時に、前記ビット線対をイコライズする、ことを特徴とする請求項1乃至6のいずれか一に記載の半導体記憶装置。
- ビット線に複数のイコライズ素子が接続されてなる半導体記憶装置のテスト方法であって、
前記ビット線のイコライズ時に、前記複数のイコライズ素子を、個別に、活性化、非活性化を制御する工程を含み、イコライズ動作不良を検出可能としてなる、ことを特徴とする半導体記憶装置のテスト方法。 - 前記半導体記憶装置は、センスアンプに接続するビット線の近端側、遠端側にそれぞれ配設される第1及び第2のイコライズ素子を備え、
プリチャージ期間に、前記第1及び第2のイコライズ素子を、それぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項8記載の半導体記憶装置のテスト方法。 - 前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第1及び第2のメモリセルアレイで共有され、
前記第1のメモリセルアレイ側のビット線は、第1のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
前記第2のメモリセルアレイ側のビット線は、第2のトランスファゲートを介して、前記センスアンプ側のビット線に接続され、
前記第1のメモリセルアレイ側のビット線をイコライズする第1のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線をイコライズする第2のイコライズ素子と、
を備え、
プリチャージ期間に、前記第1及び第2のイコライズ素子を、それぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項8記載の半導体記憶装置のテスト方法。 - 前記第1及び第2のイコライズ素子の一方を活性化、他方を非活性化する制御を行う、ことを特徴とする請求項9又は10記載の半導体記憶装置のテスト方法。
- 前記半導体記憶装置において、センスアンプが、前記センスアンプを間にして対向配置される第1及び第2のメモリセルアレイで共有され、
前記第1のメモリセルアレイ側のビット線は、第1のトランスファゲートを介して、前記センスアンプのビット線に接続され、
前記第2のメモリセルアレイ側のビット線は、第2のトランスファゲートを介して、前記センスアンプのビット線に接続され、
前記第1のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第1のイコライズ素子と、
前記第1のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第2のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線のうち、前記センスアンプ側に延在されるビット線をイコライズする第3のイコライズ素子と、
前記第2のメモリセルアレイ側のビット線のうち、前記センスアンプと反対側に延在されるビット線をイコライズする第4のイコライズ素子と、
を備え、
プリチャージ期間に、前記第1乃至第4のイコライズ素子をそれぞれ、個別に活性化、非活性化させる、ことを特徴とする請求項8記載の半導体記憶装置のテスト方法。 - 前記第1乃至第4のイコライズ素子の少なくとも1つを活性化、残りを非活性化する制御を行う、ことを特徴とする請求項12記載の半導体記憶装置のテスト方法。
- 検査装置の制御のもと、前記複数のイコライズ素子を、それぞれ、個別に活性化、非活性化させ、ビット線をプリチャージするコマンドから次のアクティブコマンドまでの時間tRPを検査する、ことを特徴とする請求項8記載の半導体記憶装置のテスト方法。
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