KR100366966B1 - 공유 등화기 디램 감지 증폭기를 허용하는 부동 비트선타이머 - Google Patents

공유 등화기 디램 감지 증폭기를 허용하는 부동 비트선타이머 Download PDF

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Abstract

다이나믹 랜덤 액세스 메모리 칩을 위한 구성 및 방법은 비트선들을 갖는 메모리 소자 어레이들 및 어레이들에 의해 공유된 감지 증폭기를 포함한다. 감지 증폭기는 비트선들과 접속된 멀티플렉서들, 멀티플렉서들과 접속된 등화기 회로 및, 제 2 비트선들이 증폭기에 의해 감지된 후의 시주기에서 제 1 비트선들을 감지 증폭기에 접속시키는 타이머 회로를 포함하는데, 여기서 상기 시주기는 로우 사이클의 활성 단계 보다 작다.

Description

공유 등화기 디램 감지 증폭기를 허용하는 부동 비트선 타이머{FLOATING BITLINE TIMER ALLOWING A SHARED EQUALIZER DRAM SENSE AMPLIFIER}
본 발명은 감지 증폭기에 관한 것으로, 특히 비활성 비트선이 장시간동안 부동하는 것을 방지하기 위한 타이머 회로 및 공유 등화기 회로를 구비한 새로운 감지 증폭기에 관한 것이다.
집적 회로 메모리 장치는 통상 메모리 셀의 어레이로 분할된다. 일반적으로, 전력 소비를 줄이고 집적 회로의 효율을 높이기 위하여 주어진 액세스 사이클동안 어레이들중에 하나만이 활성화된다. 이러한 동작 때문에, 감지 증폭기 또는 감지 증폭기의 어레이는 메모리 셀 어레이들 사이에 배치된다. 이로서 감지 증폭기가 인접한 어레이들에 의해 공유됨으로써, 메모리 장치에 의해 소비되는 칩 면적을 감소시키고, 제조 비용을 감소시키며 처리 속도를 증가시킬 수 있게 된다.
종래의 공유 다이나믹 랜덤 액세스 메모리(DRAM) 감지 증폭기(SA)는 도 1에 도시된다. 감지 증폭기는 비트선 등화 전압(102, 111)이 인가되는 등화기 회로(103, 109)를 포함한다. 등화기 회로(103, 109)는 멀티플렉서(104, 108) 외부에 있다. 또한, 데이터선(107)은 열 선택 신호(110)에 의해 선택된다. NFET들(105)의 교차-결합쌍과 PFET들(106)의 교차-결합쌍은 또한 동일한 감지 증폭기 부분으로서, 감지 증폭기의 신호 감지와 데이터 래치 기능을 수행한다. 인접 어레이들과 접속된 비트선(100, 101)이 또한 예시된다. 감지 증폭기가 2개의 어레이를 지원할 수 있도록 하는 2개의 멀티플렉서(MUX) 장치(104, 108)를 구비하여,레이아웃 효율을 높일 수 있다.
프리차지 동작중, 비트선(100, 101) 세트는 일반적으로 활성 비트선 고 전위와 활성 비트선 저 전위 사이의 중간에 있는 등화 전위로 조정된다. 로우 사이클의 활성 단계중, 활성 비트선들중 하나의 각 쌍이 활성 비트선 고 레벨로 올라가고, 다른 것은 활성 비트선 저 레벨로 낮아진다. 로우 사이클의 프리차지 단계중, 상기 비트선들은 함께 접속되어 활성 비트선 고 레벨과 저 레벨 사이의 중간 전압으로 등화된다.
도 1은 종래의 감지 증폭기의 개략도이다.
도 2는 본 발명에 따른 감지 증폭기의 개략도이다.
도 3은 도 2에 도시된 본 발명의 감지 증폭기의 동작을 예시하는 타이밍도이다.
※도면의 주요부분에 대한 부호의 설명※
100, 101: 비트선 102, 110: 비트선 등화 전압
104, 108: 멀티플렉서 장치 105: NFET쌍
106: PFET쌍 107: 데이터선
201: 타이머 회로 210: 감지 증폭기
300: 활성 비트선 301: 비활성 비트선
304: 워드선
그러므로, 본 발명의 목적은 비트선을 갖는 메모리 소자 어레이, 어레이에 의해 공유된 감지 증폭기(감지 증폭기는 등화기 회로와 비트선과 접속된 멀티플렉서를 포함한다) 및, 제 2 비트선이 감지 증폭기에 의해 감지된 후의 로우 사이클의 활성 단계 보다 작은 시주기에 제 1 비트선과 감지 증폭기를 접속하는 타이머 회로를 구비한 다이나믹 랜덤 액세스 메모리 칩을 위한 구성 및 방법을 제공하는데 있다.
제 2 비트선은 활성 어레이와 접속된다. 시주기는 대략 1㎲이다. 타이머 회로는 다수의 타이머 회로들을 포함할 수 있는데, 타이머 회로들중 하나는 어레이들과 각각 접속되거나, 어레이들의 각 뱅크와 접속되거나, 또는 감지 증폭기들 각각과 접속된다. 감지 증폭기는 제 1 비트선과 제 2 비트선 모두를 등화시키는 하나의 등화기 회로만을 포함한다.
본 발명은 또한 어레이에 의해 공유된 감지 증폭기를 갖는 메모리 소자 어레이에서 비트선을 등화시키는 방법을 포함한다. 감지 증폭기는 비트선과 접속된 멀티플렉서 및 멀티플렉서와 접속된 등화기 회로를 포함한다. 상기 방법은 제 1 비트선의 감지를 개시하는 단계와, 시주기의 경과를 허용하는 단계 및, 제 2 비트선과 감지 증폭기를 접속시키는 단계를 포함한다. 시주기는 로우 사이클의 활성 단계 보다 적다. 제 1 비트선은 활성 어레이와 접속된다. 시주기는 대략 1㎲이다. 감지 증폭기는 하나의 등화기 회로만을 포함한다. 감지 증폭기는 하나의 등화기 회로만을 포함한다. 타이머 회로는 시주기의 경과를 허용한다.
본 발명은 비트선 등화 전원에 과도한 전류 요구를 하지 않으면서 단일 등화기 회로로 적절하게 동작할 수 있는 다중 어레이를 지원하는 감지 증폭기의 이용을 가능하게 한다. 따라서, 본 발명은 감지 증폭기에 요구되는 비용, 복잡성 및 공간을 감소시킬 수 있다.
상술한 것과 다른 목적들, 양태들 및 장점들은 첨부된 도면의 참조와 본 발명의 양호한 실시예의 상세한 설명으로부터 보다 잘 이해될 수 있다.
상술한 바와 같이, 감지 증폭기가 2개의 어레이를 지원할 수 있도록 하는 2개의 멀티플렉서(MUX) 장치(104, 108)를 구비하여, 레이아웃 효율을 높일 수 있다. 그러나, 도 1에 도시된 구성에서, 등화기 회로(103, 109)는 각 멀티플렉서(104, 108)의 외부에 있으며, 따라서 공유되지 않는다. 등화기 회로(200)를 도 2에 도시된 바와 같이 멀티플렉서 장치(104, 108) 내에 배치하여, 2개의 등화기 회로(103, 109)중 하나에 대한 요구를 제거함으로써 등화기 회로(200)를 더 효율적으로 공유하게 되며, 이에 따라 레이아웃 효율을 더 높일 수 있게 된다.
2개의 어레이중 하나가 활성일 때, 비활성 어레이의 비트선은 좌측으로 부동하기 때문에, 단일 등화기 회로를 이용하는 것은 현재 거의 보급되지 않는다. 따라서, 등화기 회로가 공유되는 경우, 비트선 쌍중 하나가 우선 배경 부분에서 설명된 바와 같이 로우 어드레스 스트로브(RAS)를 이용하여 등화된다. 비트선의 다른 쌍은 로우 사이클의 활성 단계가 끝날 때까지 좌측으로 부동한다. 이로서 부동 비트선을 기생 누출 때문에 등화된 전압으로부터 드리프트 또는 부동시킬 수 있다.
활성 어레이는 일반적으로 100us인 최대 로우 어드레스 스트로브까지 활성으로 남을 수 있기 때문에, 비활성 어레이의 부동 비트선은 전압을 누설시킬 수 있으며, 이전에 설정된 소망하는 비트선 등화 전압(vbleq)과 전혀 다를 수 있다.
결국 활성 어레이가 프리차지되면, 감지 증폭기는 2개의 어레이들 모두의 비트선(100, 101)을 소망하는 비트선 등화 전압까지 등화하기 시작한다. 그러나, 비활성 어레이 비트선이 전압을 누설시킬 수 있기 때문에, 비트선 등화 전압(102 또는 110)용 발생기는 그 용량을 초과할 수 있는(종종 발생함) 요구를 확인한다. 다음에, 이것은 비트선 등화 전압의 교란을 일으켜 이후의 감지 동작에서의 실패 가능성이 발생된다.
상기 부동 비트선 문제는 본 발명에서 해소된다. 특히, 도 2에 도시된 바와 같이, 본 발명은 공유된 등화기 회로(200)의 비활성측에서의 멀티플렉서 장치를 활성 비트선이 감지된 후에 턴 온시키는 타이머 회로(201)를 포함한다. 통상적으로 당 기술에 숙련된 자에게 공지된 바와 같이, 타이머 회로(201)는 그 구성이 다른신호가 타이머 회로에 의해 수신된 후의 주어진 시주기에서 신호 또는 전압을 출력하는 기능을 갖는한, 임의의 종래 구성을 취할 수 있다.
도 3은 감지 증폭기(210)에서의 여러 가지 신호의 전압 레벨 및 타이머 회로(201)의 동작을 예시한 타이밍도이다. 로우 사이클의 활성 단계의 처음에서, 등화기 회로는 턴 오프되고, 비활성 멀티플렉서는 턴 오프되며, 워드선(304)은 저 신호에서 고 신호로 변화된다. 이후, 요컨대 활성 비트선(300)은 감지 증폭기에 의해 감지되어, 비트선 고 신호 레벨 및 비트선 저 신호 레벨(vblh 302, vbll 303)로 된다. 이전에 부동이었던 비활성 비트선(301)은 타이머 회로(201)에 의해 부여된 지연 주기 후에, 비활성 비트선(301)을 비트선 고 레벨 vblh(302) 및 저 레벨 vbll(303)로 유도하는 감지 증폭기와 접속된다(비활성 멀티플렉서를 턴 온시킴으로써). 비트선이 프리차지될 때까지(예컨대, 로우 사이클의 활성 단계의 끝에서), 모든 비트선들은 고 레벨 및 저 레벨로 남아있게 되는데, 이때 2개의 어레이 모두의 비트선은 vblh(302)와 vbll(303) 사이의 중간점인 소망하는 비트선 등화 전압까지 등화시킬 수 있다.
타이머(201) 지연은 비활성 비트선이 너무 길게 부동하지 않도록 충분히 짧게 선택되지만(상술된 비트선 등화 전압 교란을 방지할 수 있도록), 비활성 비트선을 충전하기 위해 이용되는 비트선 등화 전류가 칩 전력 소비를 지나치게 부가시키지 않도록 충분히 길게 선택된다. 따라서, 비활성 비트선과 감지 증폭기의 접속은 로우 사이클의 활성 단계중 소정의 시점에서 개시되는 것이 바람직하다. 예를 들면, 대부분의 상황에서 100ns와 100㎲ 사이의 지연, 바람직하게는 1㎲의 지연이 상기 기준을 모두 만족하게 된다.
즉, 감지 증폭기(210)의 공유된 등화기 회로(200)는 활성 비트선을 프리차지하기 위해 동작하고, 타이머는 로우 사이클의 활성 단계의 처음에서 개시된다. 로우 사이클의 활성 단계의 처음에서 턴 오프되는 비활성 멀티플렉서 장치(104 또는 108)는 타이머 지연의 끝 또는 로우 사이클의 활성 단계의 끝에서(먼저 발생되는 것에서) 비활성 비트선을 프리차지하기 위해 턴 오프된다. 공유된 등화기 회로(200)는 로우 사이클의 활성 단계의 처음에서 턴 오프되고, 로우 사이클의 활성 단계의 끝에서 다시 턴 온된다.
감지 증폭기 내의 각 멀티플렉서(104, 108)를 독립적으로 제어하는 하나의 타이머 회로(201)가 도 2에 도시되었지만, 통상 본 문헌에 주어진 기술에 숙련된 자에게 공지된 바와 같이, 본 발명은 많은 가능한 실시예로 실시될 수 있다. 예를 들면, 본 발명은 어레이 블록마다 하나의 타이머 회로, 감지 증폭기(210)마다 하나의 타이머 회로(도 2에 도시된 바와 같이), 뱅크마다 하나의 타이머 회로, 칩마다 하나의 타이머 회로 등을 포함할 수 있다. 타이밍 회로들의 수와 접속에 관한 최상의 조합은 특정한 애플리케이션을 위한 최상의 선택을 결정하기 위하여 전력 소비, 회로 복잡성, 레이아웃 고려 등의 트레이드오프를 평가한 후 설계자에 의해 이루어진다.
또한, 본 발명은 동시에 턴 온되는 비활성 멀티플렉서 장치(104 또는 108)를 갖는 감지 증폭기(210)의 수를 제한하도록 이루어진다. 이로서, 비트선 고 전압 발생기 및 비트선 저 전압 발생기상에서의 악영향을 줄일 수 있으며, 프리차지 명령이 수신되는 경우에 발생할 수 있는 비트선 등화 전압 교란의 크기를 줄일 수 있고, 반면 비활성 비트선(301)은 vblh(302)와 vbll(303)으로 비대칭적으로 충전된다.
따라서, 본 발명에서 다중 어레이들을 지원하는 감지 증폭기는 비트선 등화 전원에 과도한 전류 요구를 하지 않으면서 단일 등화기 회로로 적절하게 동작할 수 있다. 따라서, 본 발명은 감지 증폭기에 요구되는 비용, 복잡성 및 공간을 감소시킬 수 있다.
본 발명이 양호한 실시예를 통해 설명되었지만, 당 기술에 숙련된 자들은 본 발명이 첨부된 청구항들의 사상 및 범주 내에서의 변형으로 실행될 수 있음을 인지할 수 있다.

Claims (20)

  1. 다이나믹 랜덤 액세스 메모리 칩에 있어서,
    비트선들을 갖는 메모리 소자 어레이들과,
    상기 어레이들에 의해 공유되며, 상기 비트선들과 접속된 멀티플렉서들 및 상기 멀티플렉서들과 접속된 등화기 회로를 포함한 감지 증폭기 및,
    상기 비트선들의 제 2 비트선들이 상기 증폭기에 의해 감지된 후의 시주기 ━상기 시주기는 상기 비트선들의 로우 사이클의 활성 단계 보다 작다━ 에서 상기 비트선들의 제 1 비트선들을 상기 감지 증폭기에 접속시키는 타이머 회로를 포함하는 다이나믹 랜덤 액세스 메모리 칩.
  2. 제 1 항에 있어서,
    상기 제 2 비트선들은 상기 어레이들중 활성 어레이와 접속되는 다이나믹 랜덤 액세스 메모리 칩.
  3. 제 1 항에 있어서,
    상기 시주기는 대략 1㎲인 다이나믹 랜덤 액세스 메모리 칩.
  4. 제 1 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하며,
    상기 타이머 회로들중 하나는 상기 어레이들 각각과 접속되는 다이나믹 랜덤 액세스 메모리 칩.
  5. 제 1 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하며,
    상기 타이머 회로들중 하나는 상기 어레이들의 각 뱅크와 접속되는 다이나믹 랜덤 액세스 메모리 칩.
  6. 제 1 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하고,
    상기 감지 증폭기는 다수의 감지 증폭기들을 포함하며,
    상기 타이머 회로들중 하나는 상기 감지 증폭기들 각각과 접속되는 다이나믹 랜덤 액세스 메모리 칩.
  7. 제 1 항에 있어서,
    상기 감지 증폭기는 상기 제 1 비트선들과 상기 제 2 비트선들 모두에 전압을 등화시키는 하나의 등화기 회로만을 포함하는 다이나믹 랜덤 액세스 메모리 칩.
  8. 비트선들을 갖는 메모리 소자 어레이들 및, 상기 어레이들에 의해 공유된 적어도 하나의 감지 증폭기에서 이용하기 위한 것으로서, 상기 감지 증폭기는 상기비트선들과 접속된 멀티플렉서들 및 상기 멀티플렉서들과 접속된 등화기 회로를 포함하는 타이머 회로에 있어서,
    상기 타이머 회로는, 상기 비트선들의 제 2 비트선들이 상기 증폭기에 의해 감지된 후의 시주기 ━상기 시주기는 상기 비트선들의 로우 사이클의 활성 단계 보다 작다━ 에서 상기 비트선들의 제 1 비트선들을 상기 감지 증폭기에 접속시키는 타이머 회로.
  9. 제 8 항에 있어서,
    상기 제 2 비트선들은 상기 어레이들중 활성 어레이와 접속된 타이머 회로.
  10. 제 8 항에 있어서,
    상기 시주기는 대략 1㎲인 타이머 회로.
  11. 제 8 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하며,
    상기 타이머 회로들중 하나는 상기 어레이들 각각과 접속되는 타이머 회로.
  12. 제 8 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하며,
    상기 타이머 회로들중 하나는 상기 어레이들의 각 뱅크와 접속되는 타이머회로.
  13. 제 8 항에 있어서,
    상기 타이머 회로는 다수의 타이머 회로들을 포함하고,
    상기 감지 증폭기는 다수의 감지 증폭기들을 포함하며,
    상기 타이머 회로들중 하나는 상기 감지 증폭기들 각각과 접속되는 타이머 회로.
  14. 제 8 항에 있어서,
    상기 감지 증폭기는 상기 제 1 비트선들과 상기 제 2 비트선들 모두에 전압을 등화시키는 하나의 등화기 회로만을 포함하는 타이머 회로.
  15. 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법으로서, 상기 어레이들에 의해 공유되며, 상기 비트선들과 접속된 멀티플렉서들 및 상기 멀티플렉서들과 접속된 등화기 회로를 포함하는 감지 증폭기를 갖는 상기 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법에 있어서,
    상기 비트선들의 제 1 비트선들의 감지를 개시하는 단계와,
    시주기의 경과를 허용하는 단계 및,
    상기 비트선들의 제 2 비트선들과 상기 감지 증폭기를 접속시키는 단계를 포함하며,
    상기 시주기는 상기 비트선들의 로우 사이클의 활성 위상 보다 작은 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 비트선들은 상기 어레이들중 활성 어레이와 접속되는 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
  17. 제 15 항에 있어서,
    상기 시주기는 대략 1㎲인 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
  18. 제 15 항에 있어서,
    상기 감지 증폭기는 하나의 등화기 회로만을 포함하는 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
  19. 제 18 항에 있어서,
    상기 하나의 등화기 회로를 이용하는 상기 제 1 비트선들을 등화시키는 단계 및,
    그 후에 상기 하나의 등화기 회로를 이용하는 상기 제 2 비트선들을 등화시키는 단계를 더 포함하는 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
  20. 제 15 항에 있어서,
    상기 시주기의 상기 경과를 허용하는 상기 단계는 타이머 회로를 이용하여 수행되는 메모리 소자 어레이들 내의 비트선들을 등화시키는 방법.
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