KR960009249B1 - 반도체 메모리 - Google Patents
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Abstract
내용 없음
Description
제1도는 본 발명에 따른 프라챠지에 제어 신호 발생기의 한 실시예를 도시한 회로도.
제2(A)도 내지 제2(F)도는 본 발명에 따른 동적 RAM의 동작의 일례를 도시한 타이밍도.
제3도는 본 발명에 따른 동적 RAM의 한 실시예를 도시한 내부 구성 계통도.
제4도는 제3도 내의 메모리 매트 및 주변 회로의 한 실시예를 도시한 회로도.
제5도는 본 발명의 제2실시예를 도시한 회로도.
제6도는 본 발명의 제3실시예를 도시한 회로도.
제7도는 본 발명의 제4실시예를 도시한 회로도.
제8도는 공유 감지 시스템의 동작 RAM의 일례를 도시한 계통도.
제9도는 제7도에 도시한 실시예의 동작을 도시한 타이밍도.
제10도는 매트 선택 회로의 한 실시예를 도시한 계통도.
* 도면의 주요부분에 대한 부호의 설명
R-TG : 행 타이밍 발생 회로 C-TG : 열 타이밍 발생 회로
M0-M3,ML,MR : 메모리 매트 SA : 감지 증폭기
R-ADB : 행 어드레스 버퍼 C-ADB : 열 어드레스 버퍼
CW0-CW3 : 열 스위치 회로 R-DCR0-R-DCR3 : 행 어드레스 디코더
C-DCR1,C-DCR2 : 열 어드레스 디코더 R-DRV : 출력 구동회로
DOB : 데이타 출력 버퍼 DIB : 데이타 입력 버퍼
Qm : 어드레스 선택 MOSFET, Cs : 정보 기억 캐패시터
PC : 프리챠지 회로 USA : 단위회로
PDCR : 프리디코더 IV1 : CMOS 인버터
PO : 프리챠지에 제어 신호 발생 회로 DEC : 디코더 회로
G1, G2 : 게이트 회로 MATS : 매트 선택 회로
본 발명은 반도체 메모리에 관한 것으로, 특히 동적 RAM(random access memory)에 관한 것이다. 본 발명은 하프 프리챠지 시스템(half precharge system)을 채용하고 메모리 매트 선택 기능을 갖는 RAM에 사용되기에 특히 효율적인 기술에 관한 것이다.
동작 RAM 내의 1비트 메모리 셀(memory cell)은 정보 기억캐패시터(Cs)와 어드레스 선택 MOSFET(Qm)으로 구성되고, 논리 1, 0의 정보는 전하가 캐패시터(Cs)내에 존재하는지 존재하지 않는지의 형태로 메모리 셀 내에 기억된다. MOSFET(Qm)이 턴온되고 캐패시터(Cs)가 데이타 라인(D)에 접속되므로써 캐패시터(Cs)내에 저장된 전하량에 대응하여 어떠한 전위 변화가 데이타 라인(D)에 발생하는지가 감지됨으로써 정보가 해독된다. 상술한 캐패시터(Cs)내에서, 게이트 전극과 채널 간의 MOS 용량(capacitance)이 사용된다. 결국, 캐패시터(Cs)의 게이트 전극은 전원전압을 정상적으로 공급받는다. 또는, 이온 주입 방법(ion implantation method)에 따라, 캐패시터(Cs)의 게이트 전극 밑의 반도체 표면 상에 채널 영역이 형성된다.
메모리 셀의 해독 기준 전압을 형성하는 시스템으로서, 데이타 라인의 프리챠지를 하프레벨로 행하는 소위 하프 프리챠지 시스템[또는 더미 셀리스(dummy celless)시스템]이 ISSCC84, DIGEST OF TECHNOLOGY PAPERS, 276-277페이지, 및 NIKKEI McGRAW-HILL사가 발행한 NIKKEI ELECTRONICS(1985. 2. 11), 243-263페이지에 기술되어 있다.
감지(sence) 증폭기에 의해 증폭된 상보 데이타 라인들 중 1개의 데이타라인내의 하이(high) 레벨과 다른 데이타 라인내의 로우(low) 레벨이 전기적으로 단락됨으로써 상보 데이타 라인의 하프 프리챠지가 형성될 수 있다. 이 경우에, 다수의 상보 데이타 라인 쌍은 단락 MOSFET를 각각 갖추고 있다. 결국, 다수의 단락(프리챠지) MOSFET들의 게이트 프리챠지 신호 라인에 공통 접속된다. 그러므로, 비교적 큰 부하(기생) 용량이 프리챠지 신호 라인에 결합된다. 또한 메모리 어레이는 다수의 메모리 매트(mat)에 의해 구성되고, 이들 중 어드레스 지정된 특수 매트 선택적 상태로 셋트되므로, 소비 전력이 낮아질 수 있다. 이 경우에, 입력된 어드레스 신호가 동적 RAM내에서 설정된 후, 선택될 메모리 매트의 프리챠지 제어 신호는 하이레벨에서 로우 레벨로 인발(draw)되어야 한다. 그러나, 프리챠지 신호 라인의 부하용량이 비교적 크게 되기 때문에 인발 속도가 느려진다.
이 인발속도가 대응하여 워드 라인의 선택 타이밍이 지연되어야 하기 때문에, 동적 RAM의 동작 속도는 느리게 된다.
공유감지(shared sense) 시스템 동적 RAM은 IEEE JOURNAL OF SOLID-STATE CIRCUITS, 제SC-77권, 제 5 호(1972. 10). 336-340페이지에 기술되어 있다. 공유 감지 시스템 동적 RAM 내에서, 감지 증폭기는 상보 데이타 라인들의 중간부에 배열되고, 메모리들은 감지 증폭기의 양측에 구성된다. 메모리 매트의 선택은 감지 증폭기의 양측의 상보 데이타 라인에 장치된 MOSFET에 의해 구성된 것과 같은 공유스위치들의 상보 스위치 제어에 의해 수행된다.
메모리 셀의 저장 용량을 Cs, 상보 데이타 라인과 결합된 기생 용량을 Cb, 기입 전압을 Vs라 하면, 상보 데이타 메모리 셀로부터 상보 데이타 라인내로 해독된 신호량(Vsig)은 다음 식에 의해 제공된 바와 같이 상보 데이타 라인들의 기생 용량이 커질수록 작아지게 된다.
다음 식에서, α는 해독 시스템에 의해 결정된 상수이다.
Vsig = Vs × α × Cs/ (Cs + Cb)
워드 라인의 구동 동작에 의해 메모리 셀로부터 상보 데이타 라인내로 해독된 신호량을 메모리 셀의 선택 동작내의 선택 레벨로 증가시키기 위해서, 공유 감지 시스템 동적 RAM내에서, 상보 데이타 라인들은 최소한 규정된 워드 라인이 선택 레벨로 구동될 때 감지 증폭기의 양측에서 서로 전기적으로 비도통 상태로 된다.
결국, 종래 기술의 공유 감지 시스템 동작 RAM내에서, 양측의 공유 스위치들은 칩 비-선택 상태내에서 ON 상태로 초기화되고, 비-선택 매트 측에서 공유 스위치는 칩 선택 상태내에서 외부로부터 공급된 어드레스 신호에 근거하여 턴 오프된다. 공유 스위치의 OFF 상태가 설정된 후, 워드 라인의 선택 구동이 실행된다.
결국, 본 발명자들은 메모리 억세스가 메모리 매트의 선택/비-선택에 관계없이 개시되고, 동시에 모든 메모리 매트내의 단락 MOSFET들이 턴 오프된다는 것을 고려하였다. 그러나, 이 구성내에서, 비교적 큰 부하 용량을 갖고 있는 프리챠지 신호 라인이 구동되기 때문에, 큰 소비 전력이 요구된다. 또한, 프리챠지 신호 라인의 전위를 낮추기 위해서, 프리챠지 신호 라인내에 저장된 전하의 인발이 일제히 수행된다. 결과적으로, 비교적 큰 레벨의 잡음이 회로의 접지 전위에 발생되므로, 동작 여유(margin)를 악화시키게 된다.
또한, 공유 감지 시스템 동적 RAM내에서, 공유 스위치는 각 상보 데이타 라인에 장치되고, 비-선택 메모리 매트내의 모든 공유 스위치를 턴 오프시키기 위해서는 상당한 시간이 요구되며, 스위치 동작을 설정하기 위해서 동작 여유가 취해져야 하므로, 칩 선택 상태로부터 워드 라인 선택 동작까지 시간이 요구되어, 억세스 시간이 길어진다.
본 발명의 목적은 동작의 고속화와 저 소비전력화를 꾀한 반도체 메모리를 제공하기 위한 것이다.
본 발명의 다른 목적은 억세스 시간이 단축될 수 있는 공유 감지 시스템 반도체 메모리를 제공하기 위한 것이다,
본 발명의 상술한 목적과 특징들 및 그외의 다른 목적과 특징들은 명세서의 설명과 첨부 도면으로부터 명백해진다.)
본 출원서내에 기술된 본 발명의 전형적인 예의 개요는 다음과 같다.
메모리 억세스의 개시부터 늦어도 동적 RAM내에서 행(row)의 어드레스를 설정할때까지, 상보 데이타라인쌍중 1개의 데이타 라인의 하이 레벨과 다른 데이타 라인의 로우 레벨은 단락되고, 상보 데이타 라인쌍을 하프 레벨로 프리챠지시키기 위해 프리챠지 MOSFET의 게이트에 공급된 프리챠지 제어 신호의 레벨은 하프 레벨로 되며, 동적 RAM내에서의 지정된 행의 어드레스의 설정에 따라 선택된 메모리 매트에 대응하는 프리챠지 제어 신호는 하프 레벨에서 로우 레벨로 변환된다.
상술한 수단에 따르면, 프리챠지 MOSFET가 어드레스 설정에 관계없이 턴 오프될 수 있기 때문에, 고속 동작이 수행될 수 있다 또한, 선택 메모리 매트/비-선택 메모리 매트 내의 프리챠지 MOSFET의 게이트에 공급된 제어 신호의 레벨 변화량이 반감될 수 있기 때문에, 소비 전력이 낮아지게 된다.
제3도는 본 발명에 따른 동적 RAM의 한 실시예의 계통도를 도시한 것이다 제3도내에서, 파선으로 둘러싸여진 주요 회로 블럭들은 반도체 칩내의 실제 기하학적 배열과 거의 일치하게 도시되어 있고, 1개의 단결정 실리콘으로 형성된 반도제 기판 상에 공지된 CMOS 집적 회로 기술에 의해 형성되지만, 이에 특히 제한되지는 않는다.
RAM을 구성하는 여러 회로내에서, 다음 설명으로부터 명확히 이해되는 바와 같이, 각각의 동작은 행 및 열(column)의 타이밍 발생 회로(R-TG, C-TG)로 부터 발생된 여러 타이밍 신호들에 의해 제어된다. 그러나, 제3도내에는, 도면을 간단히 하기 위해 행 및 열의 타이밍 발생 희로(R-TG, C-TG)와 여러 회로들 사이에 장착될 신호 라인들이 생략되어 있다.
실시예의 동적 RAM내에서, 4개로 분리된 메모리 매트(M0 내지 M3)으로 구성되는 메모리 어레이부가 구성되지만, 특히 이제 제한되지는 않는다. 각각의 메모리 매트(M0 내지 M3)은 턴(turn) 비트 라인(데이타 라인) 시스템에 의해 구성된다. 결국, 각각의 메모리 매트(M0 내지 M3)은 쌍으로 될 다수의 데이타 라인, 즉 다수의 상보 데이타 라인 쌍, 각각의 데이타 입/출력 단자가 대응 데이타 라인에 각각 결합된 다수의 동적 메모리 셀, 및 동적 메모리 셀의 선택 단자가 각각 결합된 다수의 워드 라인을 갖는다. 데이타 라인들은 제3도에 도시되어 있지 않지만, 제3도의 횡방향으로 연장된다. 워드 라인들은 제3도의 종방향으로 연장된다.
메모리 매트(M0 내지 M3)이 매트릭스 배열로 된 동일수의 메모리 셀을 갖고 있으면, 이 메모리 매트들은 동일한 메모리 용량을 갖는다. 각각의 메모리 매트(M0 내지 M3)내에서, 다수의 상부 데이타 라인 쌍들은 단위 감지 증폭기의 입/출력 노드와 각각 결합된다. 제3도내에서, 메모리 매트(M0)내의 상보 데이타 라인 쌍에 장치된 단위 감지 증폭기들은 한데 모아져, 감지 증폭기(SA0)으로 도시되어 있다. 유사한 방식으로, 감지 증폭기(SA1-SA3)은 메모리 매트(M1-M3)에 대해 도시되어 있다.
외부 단자를 통해 공급된 행 어드레스 스트로브 신호(
)에 기초를 두고 형성된 감지 증폭기의 활성화 타이밍 신호와 행 내부 상보 어드레스 신호(
)의 디코딩 신호에 응답하여 행 타이팅 발생 회로(R-TG)로 부터 출력된 타이밍 신호(
pa0 내지
pa3)에 의해 선택될 메모리 셀이 존재하는 메모리 매트(M0 내지 M3)에 대응하는 감지 증폭기(SA0 내지 SA3)들 중에서, 메모리 매트(M0 내지 M3) 중 1개의 메모리 매트에 대응하는 1개의 감지 증폭기(SA0-SA3 중 어느 하나)만이 동작 상태로 셋트된다. 제3도내의 회로 블럭으로서의 메모리 매트(M0 내지 M3)은 다음에 기술한 바와 같은 하프 프리챠지 회로를 각각 포함한다.
도면내에 도시한 RAM은 각 메모리내의 다수의 메모리셀들 중에서 요구된 메모리 셀을 선택하기 위한 어드레스 선택 회로를 갖는다. 이 어드레스 선택 회로는 행 어드레스 버퍼(R-ADB), 열 어드레스 버퍼(C-ADB), 행 어드레스 디코더(R-DCR0 내지 R-DCR3), 열 어드레스 디코더(C-DCR1, DCR2), 열 스위치회로(CW0 내지 CW3) 등으로 구성된다.
어드레스 선택회로를 구성하기 위한 각 회로내에서, 각각의 동작은 행과 열의 각 타이밍 발생 회로(R-TG, C-TG)로부터 발생된 타이밍 신호에 의해 제어된다.
행 어드레스 버퍼(R-ADB)와 열 어드레스 버퍼(C-ADB)의 입력 단자들이 결합되는 RAM의 외부 단자에는, 어드레스 멀티플렉스 방식에 따라 외부 행 어드레스 신호(Axo-Axi)와 열 어드레스 신호(AYo-AYi)가 시분할적으로 공급된다.
행 어드레스 스트로브 신호(
)의 발생과 동기하여 외부 행 어드레스 신호를 취하기 위한 타이밍 신호(
rd)가 발생될때, 이에 응답하여, 행 어드레스 버퍼(R-ADB)는 행 어드레스 신호(Axo-Axi)를 취한다. 그 결과, 행 어드레스 디코더(R-DCR0 내지 R-DCR3)에 공급될 행 내부 상보 어드레스 신호(
)는 어드레스 버퍼(R-ADB)로 부터 출력 구동 회로(R-DRV)를 통해 출력된다. 예를 들어, 내부 상보 어드레스 신호(
)는 의부 어드레스 신호(Axo)와 동일한 위상의 내부 어드레스 신호(axo), 및 외부어드레스 신호(Axo)와 거의 반대적인 위상의 내부 어드레스 신호(
)를 포함한다. 본 명세서 내에서, 설명을 간단히 하기 위해서, 내부 어드레스 신호(axo) 및 내부 어드레스 신호(
)를 포함하는 내부 상보 어드레스 신호는
로 지정된다. 따라서, 각각의 다른 내부 상보 어드레스 신호들은 상술한 내부 상보 어드레스 신호(
)와 유사한 방식으로 동일한 위상과 반대인 위상의 내부 어드레스 신호들을 포함한다.
열 어드레스 스트로브 신호(
)의 발생과 동기하여 열 타이밍 발생 회로(C-TG)로부터 외부열 어드레스 신호(AYo-AYi)를 취하기 위한 다이팅 신호(
cd)가 발생될 때, 이에 응답하여, 열 어드레스 버퍼(C-ADB)는 외부 열 어드레스 신호(AYo-AYi)를 취하고, 출력 구동 회로(C-DRV)를 통해 열 어드레스 디코더(C-DCR1)에 공급될 열 내부 상보 어드레스 신호(
)를 출력시킨다.
행 어드레스 디코더(R-DCR0 내지 R-DCR3)은 제3도내에서 메모리 매트(M0 내지 M3)의 하측에 배열되고, 각 출력 단자들은 대응 메모리 매트의 워드 라인과 결합된다. 이 행 어드레스 디코더(R-DCR0 내지 R-DCR3)내에서, 각 동작은 행 타이밍 발생 회로(R-TG)로부터 발생된 워드라인 선택 타이밍 신호(
x)에 의해 제거되고, 워드 라인 선택 신호는 타이팅 신호(
x)와 동기하여 출력된다.
따라서, 각각의 메모리 매트(M0 내지 M3)의 워드 라인은 행 어드레스 디코더(R-DCR0 내지 R-DCR3)에 의해 형성된 워드 라인 선택 신호가 공급될 때 선택된다 이 경우에, 행 어드레스 디코더(R-DCR0 내지 R-DCR3)은 모든 비트의 내부 상보 행 어드레스 신호(
)를 각각 수신하여, 이들을 디코드한다. 따라서, 메모리매트(M0 내지 M3) 중에서, 선택될 메모리 셀이 존재하는 단 1개의 메모리 매트에 대해서만 1개의 행 어드레스 디코더에 의한 워드 라인의 선택 동작이 수행되고, 3개의 나머지 메모리 매트들은 워드 라인의 비-선택 상태(로우 레벨)로 유지된다.
열 어드레스 디코더(C-DCR1)의 동작은 열 타이밍 발생회로(G-TG)로부터 출력된 데이타 라인 선택 타이밍 신호 또는 열 선택 타이팅 신호(
y)에 의해 제어되고, 데이타 라인 선택 신호 또는 열 선택 신호는 타이밍 신호(
y)와 동기하여 출력된다. 특히 제한되지는 않지만, 열 어드레스 디코더(C-DCR1)은 도면에 도시한 바와 같이 메모리 매트의 우측에 배열된다. 열 어드레스 디코더(C-DCR1)의 출력 라인, 즉 데이타 선택 라인(도시하지 않음)은 메모리 매트상에 연장되어 열 스위치 회로(CW0 내지 CW3)와 각각 결합된다. 열 어드레스 디코더(C-DCR1) 자체는 본 발명과 직접적인 관련이 없기 때문에, 상세하게 도시하지 않았다.
그러나, 열 어드레스 디코더(C-DCR1)은 각 데이타 라인 선택 라인에 출력을 각각 공급하는 다수의 단위 디코더 회로를 포함한다.
열 스위치 회로(CW0 내지 CW3)은 메모리 매트(M0 내지 M3)에 대응하여 설치된 공통 데이타 라인쌍과 상보 데이타 라인 쌍 사이에 각각 설치되고, 열 어드레스 디코더(C-DCR1)에 의해 형성된 데이타 라인 선택 신호가 공통으로 공급된다. 즉, 한 쌍의 공통 데이타 라인(
, CD0)는 메모리 매트(M0)에 설치되고, 열 스위치 회로(CW0)은 메모리 매트(M0)내의 다수의 상보 데이타 라인 쌍과 상기 설명에 대응하는 공통 데이타 라인(CD0,
) 사이에 설치된다. 다른 나머지 3개의 메모리 매트(M1-M3)에 관해서도, 공통 데이타 라인쌍은 메모리 매트(M0)와 유사한 방식으로 설치되고, 대응 열 스위치 회로가 설치된다.
데이타 라인 선택 신호는 열 스위치 회로(CW0-CW3)에 각각 공통으료 공급된다.
상술한 4쌍의 공통 데이타 라인(CD0,
-CD3,
)중에서 한 쌍의 공통 데이타 라인(1비트의 신호)를 선택하기 위해서, 제2열 스위치(CW01및 CW23)은 메모리 매트(M0 내지 M3)에 대응하는 4쌍의 공통 데이타 라인(D0,
-CD3,
)과 데이타 입력 버퍼(DIB)의 출력단자 및 데이타 출력 버퍼(DOB)의 입력 단자 사이에 설치된다. 이 제2열 스위치 회로(CW01 및 CW23)내에서, 각 동작은 제2열 어드레스 디코더
회로(DCR2)에 의해 형성된 선택 신호에 의해 제어된다.
데이타 입력 버퍼(DIB)의 동작은 타이밍 발생회로(C-TG)로부터 발생된 기입 타이밍 신호(
w)에 의해 제어되고, 이 기입 신호는 외부 단자(Din)으로부터 공급된 기입 신호에 대응하여 형성되어, 제2열 스위치(CW01 및 CW23)에 공급된다. 데이타 입력 버퍼(DIB)가 비-동작 상태로 셋트되면, 고 출력 임피던스 특성을 나타낸다.
또한, 데이타 출력 버퍼(DOB)의 동작은 타이밍 발생 회로(C-TG)로부터 발생된 해독 타이밍 신호(
R)에 의해 제어되고, 제2열 스위치 회로(CW01 또는 CW23)을 통해 출력된 해독 신호는 데이타 출력 버퍼(DOB)에 의해 수신되고, 증폭되어, 외부 단자(DouT)으로 송신된다.
정보의 해독/기입 동작을 제어하기 위한 타이밍 발생 회로(C-TG)는 외부 단자로부터 공급된 열 어드레스 스트로브 신호(
) 및 기입 엔에이블 신호(
)를 수신함으로써, 기입/해독 모우드를 식별하고 이것에 대응한 열과 여러 타이밍 신호를 형성한다.
행 타이밍 발생 회로(R-TG)는 외부 단자로부터 공급된 행 어드레스 스트로브 신호(
), 메모리 매트(M0 내지 M3)을 표시하는 2비트의 내부 상보 어드레스 신호(
), 및 내부
신호를 수신함으로써, 행의 여러 타이밍 신호를 형성한다. 이 실시예에 따르면, 4개의 메모리 매트(M0 내지 M3) 중에서, 선택될 메모리 셀이 존재하는 1개의 메모리 매트에 대해서만 워드 라인이 선택 상태로 셋트된다. 따라서, 감지 증폭기(SA0 내지 SA3)를 선택적으로 활성화시키는 타이밍 신호(
pa0 내지
ps3)이 필요하게 된다. 이러한 타이밍 신호(
pa0 내지
ps3)을 발생시키기 위해서, 상술한 내부 상보 어드레스 신호(
, axi)가 사용된다. 상술한 바와 같은 메모리 매트의 선택에 대응하여, 다음에 상세하게 기술한 바와 같이, 타이밍 발생 회로(R-TG)는 메모리 매트(M0-M3)내에 설치된 프리챠지 MOSFET를 제어하기 위해 4종류의 프리챠지 제어신호(
pc0-
pc3)을 형성한다.
제4도는 상술한1개의 메모리 매트(M0) 및 그 주변 회로의 실시예를 도시한 회로도이다. 제4도내에서, 채널(백 게이트) 부분에 화살표가 부가되어 있는 MOSFET는 P-채널 형이므로, N-채널 형 MOSFET와 구별될 수 있다.
특히 제한된 것은 아니지만, 집적 회로는 단결정 P-형 실리콘으로 된 반도체 기판상에 형성된다. N-채널 MOSFET는 반도체 기판 표면상에 형성된 소오스 영역과 드레인 영역, 및 소오스 영역과 드레인 영역 사이의 반도체 기판 표면상에 얇은 게이트 절연막을 통해 형성된 폴리실리콘의 게이트 전극으로 구성된다. P-채널 MOSFET는 반도체 기판 표면상에 형성된 N-형 우물(well) 영역내에 형성된다.
그러므로, 반도체 기판은 그 위에 형성된 다수의 N-채널 MOSFET들의 공통 기판 게이트를 구성한다. N-형 우물 영역은 그 위에 형성된 P-채널 MOSFET의 기판 게이트를 구성한다. P-채널 MOSFET의 기판 게이트, 즉 N-형 우물 영역은 제4도의 전원 단자(Vcc)에 접속된다. 반도체 기판은 내장 기판 바이어스 전압 발생 회로(도시하지 않음)에 의해 형성된 부(-) 백(back) 바이어스 전압을 공급받는다. 이 구성내에서, 백 바이어스 전압이 N-채널, MOSFET의 기판 게이트에 인가되고, 소오스 영역, 드레인 영역과 기판 사이의 기생 용량 값이 감소되므로, 회로의 고속 동작이 실현된다.
집적 회로의 보다 구체적인 구조에 대한 설명은 다음과 같다.
단결정 P-형 실리콘으로 제조되고, N-형 우물 영역이 그위에 형성되어 있는 반도체 기판의 표면부분중, 활성 영역으로 된 표면 부분, 다시 말하면 반도체 배선 영역 캐패시터 형성영역, N-채널과 P-채널 MOSFET의 소오스, 드레인과 채널 형성 영역(게이트 형성 영역)으로 되는 표면 부분을 제외하고는, 비교적 두꺼운 휠드 절연막이 공지된 선택적 산화 방법에 의해 위에 형성되어 있다. 캐패시터 형성 영역 내에서, 특히 제한된 것은 아니지만, 제1폴리실리콘층이 비교적 얇은 절연막(산화막)을 통해 캐패시터 형성막상에 형성된다. 이 제1폴리실리콘층은 휠드 절연막 상으로 연장된다. 제1폴리실리콘층의 표면상에는 자체열 산화에 의해 얇은 산화막이 형성된다. 캐패시터 형성 영역 내의 반도체 기판 표면 상에는, 특히 제한된 것은 아니지만, N-형 영역(채널 영역)이 이온 주입 방법에 의해 형성된다. 그러므로, 제1폴리실리콘층, 많은 절연막과 채널 영역으로 구성되는 캐패시터가 형성된다.
휠드 산화막 상의 제1폴리실리콘층은 일종의 배선으로 간주된다.
게이트 전극으로 될 제2폴리실리콘층은 얇은 게이트 산화막을 통해 채널 영역이 형성될 반도체 영역의 표면상에 형성된다. 이 제2폴리실리콘층은 휠드 산화막과 제1폴리실리콘층 상으로 연장된다. 특히 제한된 것은 아니지만, 후술한 바와 같은 메모리 매트내의 워드라인 제2폴리실리콘층에 의해 구성된다.
휠드 산화막과 제1 및 제2폴리실리콘층에 의해 덮혀져 있지 않은 활성영역의 표면 상에는, 이들을 불순물 유입 마스크로서 사용하는 공지된 불순물 유입 기술에 의해 드레인과 반도체 배선 영역이 형성된다.
비교적 두꺼운 층간 절연막이 제1 및 제2폴리실리콘층을 포함하는 반도체 기판의 표면상에 형성되고, 알루미늄으로 된 도체층이 층간 절연막 상에 형성된다. 도체층은 이 도체층 밑의 절연막 내에 제공된 접촉 구멍을 통해 풀리실리큰층 및 반도체 영역과 전기적으로 결합된다. 특히 제한된 것은 아니지만, 후술한 바와 같은 메모리 매트내의 데이타 라인은 층간 절연막 상으로 연장된 도체층에 의해 구성된다.
층간 절연막 상의 표면 및 도체층 상의 표면을 포함하는 반도체 기판 표면은 질화 실리콘막 및 포스토실리케이트 유리막으로 구성되는 것과 같은 최정 표면 안정화 막으로 덮혀진다.
제4도내에는, 메모리 매트(M0)이 대표적으로 예시화되어 있다. 다른 메모리 매트(M1 내지 M3)은 서로 유사하게 구성된다. 따라서, 제4도에서, 여러 제어 신호에는 메모리 매트의 번호에 대응하는 번호 부기(付記)가 생략되어 있다. 예를 들어, 프리챠지 제어 신호(
pc0)은 제3도에 도시한 바와 같이 메모리 매토(M0)에 공급되지만, 이 신호는 제4도에
pc로서 간단히 도시되어 있다. 메모리 메트[M0(M1-M3)]은 2교점(복귀 비트 라인) 방식으로 된다. 또한, 메모리 매트(M0)을 구성하기 위한 메모리 셀 행은 서로 구성이 유사하다. 따라서, 제4도에는 대표적으르 한 쌍의 행이 구체적으로 도시되어 있다.
평행하게 배치된 상보 데이타 라인 쌍(비트 라인 또는 디지트 라인)(D,
)상에는 어드레스 선택 MOSFET(Qm)과 정보 기억 캐패시터(Cs)에 의해 구성된 다수의 메모리 셀의 각 입/출력 노드들이 제4도에 도시한 바와 같이 규정된 규칙성을 갖고 분포되어 결합되어 있다.
프리챠지 회로(pc)는 대표적으로 도시한 MOSFET(Q5)내에서와 같이 상보 데이타 라인 상(D,
) 사이에 설치된 스위치 MOSFET에 의해 구성된다. MOSFET(Q5)는 프리챠지 제어 신호(
pc)를 공급받으므로, 칩 비-선택 상태에서 턴온된다. 이전 동작(해독 동작, 기입 동작) 싸이클내에서, 후술한 바와 같은 감지 증폭기(SA0)의 증폭 동작에 의해, 상보 데이타 라인(D,
)에 공급된 하이 레벨(전위 Vcc)과 로우 레벨(회로의 접지 전위)은 단락되고, 상보 데이타 라인(D,
)의 전위는 각각 약 Vcc/2의 프리챠지 전압으로 된다. RAM이 칩 비-선택 상태로 셋트되고 프리챠지 MOSFET(Q5)가 턴 온 되기 전, 감지 증폭기(SA0)는 비-동작 상태로 셋트된다. 그러므로, 상보 데이타 라인 쌍(D, D)의 전위는 고 임피던스 상태에서 기생 용량(도시하지 않음)내에 저장된 전하에 의해 하이 레벨과 로우 레벨을 유지한다. RAM이 동작 상태로 셋트되면, 각각의 메모리 매트(M0 내재 M3)의 프리챠지 제어 신호[
pc(
pc0-
pc3 전체)]의 전위는 하프 레벨(Vcc/2)로 된다. 그러므로, 모든 프리챠지 MOSFET들은 턴 오프된다. 프리챠지 제어 신호(
pc0-
pc3)들 중에서, 선택될 메모리 매트에 대응하는 1개의 프리챠지 제어 신호만이 하프 레벨로부터 로우 레벨로 변환되고, 비-선택 메모리 매트에 대응하는 3개의 프리챠지 제어 신호는 하프 레벨로부터 하이 레벨로 변환된다. 선택될 메모리 매트내에서 프리챠지 MOSFET(Q5) 등은 워드 라인이 선택되기 전에 턴 오프된다.
그러므로, 상보 데이타 라인 쌍(D,
)는 고 임피던스 상태에서 워드 라인이 데이타 라인과 결합된 기생용량 내에 저장된 전하에 따라 선택 동작을 개시할 때까지 하프 프리챠지 레벨을 각각 유지한다.
이러한 하프 프리챠지 시스템내에서, 상보 데이타 라인의 프리챠지가 상보 데이타 라인(D,
D)의 하이 레벨과 로우 레벨을 간단히 단락시킴으로써 실행되기 때문에, 저 전력 소모가 실현된다. 워드 라인이 선택된 다음에 감지 증폭기(SA)가 증폭된 동작을 개시하기 때문에, 프리챠지 레벨에 관련된 상보 데이타 라인(D, D)의 각 전위는 선택된 워드 라인과 결합된 메모리 셀의 기억 정보에 따라 하이 레벨과 로우 레벨과 같은 공통 모우드로 변한다. 예를 들어 상보 데이타 라인(D)는 하이 레벨로 변하고, 상보 데이타 라인(
)는 로우 레벨로 변한다. 따라서, 예를들어, 상보 데이타 라인 쌍과 반도체 기판간의 용량 결합에 의해 발생된 잡음 레벨이 감소될 수 있다.
감지 증폭기[SA0(SA1-SA3)]은 전술한 바와 같이 다수의 단위 감지 증폭기 회로에 의해 구성된다. 이 단위 회로들은 서로 유사하게 구성되기 때문이다. 1개의 단위 회로(USA)만이 제4도에 예시화되어 있다. 이 단위 회로(USA)는 P-채널 MOSFET(Q7, Q9)와 P-채널 MOSFET(Q6, Q8)로 구성되는 CMOS 래치 회로에 의해 구성되고, 이들의 한 쌍의 입/출력 노드들은 상보 데이타 라인(D,
)와 결합된다. 특히 제한된 것은 아니지만, 래치 회로는 병렬 접속 형태인 P-채널 MOSFET(Q12, Q13)을 통해 전원 전압(Vcc)를 공급받고, 병렬 접속 형태인 P-채널 MOSFET(Q10, Q11)을 통해 희로의 접지 전압(Vss)를 공급받는다. 이 전력 스위치 MOSFET(Q10, Q11) 및 MOSFET(Q12, Q13)은 동일 메모리 매트(M0)내의 다른 유사한 행상에 설치된 래치 회로(단위 회로)에 공통으로 사용된다. 다시 말하면, 동일 메모리 매트내의 각 단위 회로내의 P-채널 MOSFET 및 N-채널 MOSFET에는 각 소오스(PS 및 SN)이 공통으로 접속된다.
실시예내에서, 감지 증폭기(SA)를 작동시키기 위한 타이밍 신호[
pa(
pa0-
pa3)]은 2개의 상보 타이밍 신호(
p1,
p1과
p2,
p2)로 구성된다 상보 타이밍 펄스(
p1,
p1)은 MOSFET(Q10, Q12)의 게이트에 인가되고, 상술한 타이밍 펄스(
p1,
p1)보다 지연된 상보 타이밍 펄스(
p2,
p2)는 MOSFET(Q11, Q13)의 게이트에 인가된다. 이 구성내에서, 감지 증폭기(SA)의 동작은 2단계로 나누어진다. 타이밍 펄스(
p1,
p1)이 발생될 때, 즉 제1단계에서, 비교적 작은 컨덕턴스를 갖고 있는 MOSFET(Q10 및 Q12)에 의한 전류 제한 기능에 따라, 메모리 셀로부터의 한쌍의 데이타 라인들 사이에 공급된 작은 해독 전압은 불필요한 레벨 변화를 받지 않고서 증폭된다. 한쌍의 상보 데이타 라인들 사이의 전위차는 감지 증폭기(SA)의 증폭 동작에 의해 증가된 다음, 타이밍 펄스(
p2,
p2)가 발생된다. 즉, 제2단계에서 비교적 큰 컨덕턴스를 갖고 있는 MOSFET(Q11, Q12)은 턴온된다. 감지 증폭기(SA)의 중폭 동작은 MOSFET(Q11, Q13)이 턴온될때 신속히 행해진다. 감지 증폭기(SA)의 증폭 동작이 2단계로 수행되기 때문에, 상보 데이타 라인의 전위는 불필요한 레벨 변화를 받지 않게 되고, 데이타가 고속으로 해독될 수 있다.
행 디코더[R-DCR0(R-DCR1-R-DCR3)]은 특히 제한된 것은 아니지만 2개의 분리된 행 디코더(PDCR 및 UDCR)의 조합에 의해 구성된다. 제4도내에는, 단위 행 디코더(4개의 워드 라인)(UDCR)만이 대표적으로 도시되어 있다. 제4도에 도시한 구성에 따르면, 내부 어드레스 신호(
)를 수신하는 N-채널 MOSFET(Q32-Q34) 및 P-채널 MOSFET(Q35-Q37)에 의해 구성된 CMOS 회로에 의한 NAND 회로는 4개의 워드 라인을 선택하기 위한 워드 라인 선택 신호를 형성한다. NAND 회로의 출력은CMOS 인버터(IV1)에 의해 반전되고, 커트(cut) MOSFET(Q28-Q31)을 통해 스위치 회로로서의 전송 게이트 MOSFET(Q24-Q27)의 게이트에 전송된다.
이것의 구체적인 회로는 도시되어 있지 않지만, 프리디코더(PDCR)은 2비트의 내부 상보 어드레스 신호(
및
)을 디코드하여, 상술한 것과 유사한 방식으로 디코드에 의해 형성된 디코드 신호에 의해 선택된 전송 게이트 MOSFET와 커트 MOSFET로 구성되는 스위치 회로를 통해 워드 라인 선택 타이밍 신호(
x)로부터 4개의 워드 라인 선택 타이밍 신호(
x00 내지
x11)을 형성한다. 이 워드 라인 선택 타이밍 신호(
x00-
x11)은 전송 게이트 MOSFET(Q24-Q27)을 통해 각 워드 라인에 전송된다. 그러므로, 예를 들어 하이 레벨의 타이밍 신호(
x00)은 워드 라인(W0)에 전송되고, 워드 라인(W0)이 선택된다. 선택된 워드 라인과 각각 결합된 메모리 셀의 기억 정보는 대응 데이타 라인에 전송되고, 감지 증폭기에 의해 증폭 된다. 후술한 바와 같은 열 스위치 및 열 디코더에 의해 다수의 상보 데이타 라인 쌍들 중에서 한쌍의 상보 데이타 라인이 선택되어, 공통 데이타 라인과 결합된다. 그러므로, 요구된 메모리 셀의 정보는 공통 데이타 라인상에 해독된다.
행 디코더는 2개, 즉 프리디코더(PDCR)과 디코더(UDCR)로 분리되므로, 단위 행 디코더(UDCR)의 피치(pitch)는 워드 라인의 피치(간격)과 일치될 수 있다. 그 결과, 쓸데없는 공간이 반도체 기판상에 발생되지 않는다. MOSFET(Q20-Q23)은 각 워드 라인과 접지 전위(Vss) 사이에 설치되고, NAND 회로의 출력은 MOSFET의 게이트에 인가되므로, 비-선택 상태에서의 워드 라인이 접지 전위로 고정된다. 특히 제한된 것은 아니지만, 워드 라인에는 원단부측(디코더측과 반대 측단)에 리셋트용 MOSFET(Q1-Q4)가 제공되고, 이 MOSFET(Q1-Q4)는 리셋트 펄스(
Pw)에 응답하여 턴온된다 그러므로, 워드 라인이 리셋트되면, 선택된 워드 라인은 양단으로부터 접지 레벨(워드 라인의 비-선택 전위)에 리셋트된다.
열 스위치[CW-(CW1-CW3)]은 대표적으로 도시한 MOSFET(Q42, Q43)내에서와 같이 상보 데이타 라인(D,
)를 공통 상보 데이타 라인(CD,
)과 선택적으로 결합시킨다. 열 디코더(C-DCR1)로부터의 선택 신호는 이 MOSFET(Q42, Q43)의 게이트에 공급된다.
상술한 것과 유사한 방식으로 프리챠지 MOSFET(Q44)가 공통 상보 데이타 라인(CD,
) 사이에 설치된다.
하프 프리챠지 시스템내에서, 부동 상태(floating state)의 한쌍의 상보 데이타 라인들이 간단히 단락되기 때문에, 페이지 모우드(page mode)와 같은 긴 싸이클내의 비-선택 메모리 매트 및 장시간 동안 비-선택 상태로 셋트된 RAM에서, 상보 데이타 라인들의 레벨은 상보 데이타 라인과 결합된 어드레스 선택 MOSFET의 드레인 누설 전류 등으로 인해 저하된다. 따라서, 실시예내에서, 레벨 보상을 위해, 후술한 것과 같은 중간 전압 발생 회로에 의해 형성된 하프 전압(VG)가 사용된다. 즉, 하프 전압(VG)는 스위치 MOSFET(Q51)을 통해 각 단위 회로(USA)내의 1개의 공통 소오스 라인(NS)에 공급된다. 스위치 MOSFET(Q50)은 공통 소오스 라인(NS)와 1개의 데이타 라인(
) 사이에 설치된다. 이 스위치 MOSFET(Q50, Q51)은 게이트에서 프리챠지 신호(
pc)를 공급받으므로, 프리챠지 기간 동안에만 턴온된다. 이 구성내에서는, 칩 비-선택 기간(프리챠지 기간)중에, 전압(VG)가 스위치 MOSFET(Q50, Q51)을 통해 데이타 라인(
)에 공급된다. 데이타 라인(
)가 프리챠지 MOSFET(Q5)에 의해 다른 데이타 라인(D)에 접속되기 때문에, 누설전류등으로 인한 2개의 데이타 라인(D,
)의 프리챠지 전압 변화가 보상될 수 있다. 부수적으로, 게이트에 프리챠지 신호(
pc)가 공급되는 스위치 MOSFET(Q49)가 공통 소오스 라인(NS와 PS) 사이에 설치되므로, 감지 증폭기(SA)의 공통 소오스 라인(NS와 PS)는 상보 데이타 라인(D,
)의 프리챠지 동작과 유사한 방식으로 프리챠지 기간동안 하프 프리챠지 전위로 된다.
제1도는 타이밍 발생 회로(R-TG)내에 포함된 프리챠지 제어 신호 발생 회로(P0-P3)의 실시예를 도시한 것이다.
특히 제한된 것은 아니지만, 프리챠지 제어 신호 발생 회로(P0-P3)의 실시예를 도시한 것이다
특히 제한된 것은 아니지만, 프리챠지 제어 신호 발생 회로(P0-P3)은 서로 유사하게 구성된다. 따라서, 제1도에는, 프리챠지 제어 신호 발생 회로(P0)에 관한 구체적인 회로도만이 도시되어 있다. 이하, 프리챠지 제어 신호 발생 회로(P0)를 사용하여 구체적으로 설명하겠다.
실시예내에서, 상술한 바와 같이 프리챠지 제어 신호(
pc)를 하프 레벨로 되게 하기 위해서, 다음의 전압 발생 회로가 설치된다. 전원 전압(Vcc)와 분압점(Vcc/2) 사이에는, P-채널 MOSFET(Q52)와 드레인 및 게이트가 공통으로 접속된 다이오드 형태의 N-채널 MOSFET(Q53)이 서로 직렬 접속된다. 분압점(Vcc/2)와 회로의 접지 전위(Vss) 사이에는 게이트와 드레인이 공통으로 접속된 다이오드 형태의 P-채널 MOSFET(Q54)와 MOSFET N-채널(Q55)가 서로 직렬로 접속된다. 특히 제한된 것은 아니지만, P-채널 MOSFET(Q52)와 N-채널 MOSFET(Q55)는 저항 장치로 작용하는데, 그 이유는 이들의 게이트가 분압점(Vcc/2)에 접속되기 때문이다. 이 MOSFET(Q52와 Q55)내에서, 이들의 컨덕턴스는 작게 셋트되므로, 여기에 흐르는 DC 전류의 전류값이 작게 셋트될 수 있다.
다이오드 형태의 N-채널 MOSFET(Q53)의 공통 접속 게이트와 드레인은 N-채널 출력 MOSFET(Q56)의 게이트에 접속된다. 다이오드 형태의 P-채널 MOSFET(Q54)의 공통 접속 게이트와 드레인은 P-채널 출력 MOSFET(Q57)의 게이트에 접속된다. 이 출력 MOSFET(Q56 및 Q57)내에서, 각 드레인은 전원 전압(Vcc)와 회로의 접지 전위(Vss)에 접속되고, 소오스는 공통 접속되어 약 Vcc/2의 하프 전압(VG)를 전송한다.
2개의 출력 MOSFET(Q56 및 Q57)을 통해 DC(관통) 전류가 흐르는 것을 방지하기 위해서, 다시 말하면 분압 전압(Vcc/2)에 의해 2개의 MOSFET(Q56, Q57)이 동시에 온상태가 되는 것을 방지하기 위해서, MOSFET(Q53)의 임계 전압(Vthn 1)은 절대값적으로 대응 출력 MOSFET(Q56)의 임계 전압(Vthn 2)보다 작게 셋트되고, MOSFET(Q54)의 임계 전압(Vthp 1)은 절대값적으로 대응 출력 MOSFET(Q57)의 임계 전압(Vthp 2)보다 작게 셋트된다.
이 구성내에서, 예를 들어, 출력 전압(VG)가 Vcc/2이면, 출력 MOSFET(Q56)의 소오스 전위는 Vcc/2로 된다. 이에 반하여, 게이트 전압은 Vcc/2의 분압 전압이 다이오드 형태의 MOSFET(Q53)의 임계 전압보다 높게 레벨-쉬프트되는 전압, 즉 Vcc/2+Vthn 1로 셋트된다. 이 상태에서, MOSFET(Q56)의 게이트와 소오스 사이에는 MOSFET(Q56)의 임계 전압(Vthn 1)이 공급되므로, MOSFET(Q56)이 턴오프된다. 이것은 P-채널 출력 MOSFETQ57)내에서도 유사하다. 그러므로, 2개의 출력 MOSFET(Q56과 Q57)이 모두 턴오프되기 때문에, DC 전류가 2개의 MOSFET(Q56, Q57)을 통해 흐르지 않는다.
예를 들어, 전원 전압(Vcc)가 상승하므로, 전압(VG)가 출력 MOSFET(Q56)의 게이트 전압(Vcc/2+Vthn 1)에 관련하여 비교적 감소되고, 전압(VG)와 MOSFET(Q56)의 게이트 전압간의 차 전압이 Vthn 2보다 크게 되면, MOSFET(Q56)은 턴온되고, 출력 전압(VG)는 Vcc/2+Vthn 1-Vthn 2로 상승한다. 전원 전압(Vcc)가 상승하면, P-채널 출력 MOSFET(Q57)의 게이트 전압(Vcc/2-Vthp 1)이 상승하므로, 게이트와 소오스 사이에 역 바이어스가 인가된다. 그 결과, P-채널 MOSFET(Q57)은 OFF-상태를 유지한다.
이에 반하여, 전원 전압(Vcc)가 강하하면, 전압(VG)는 출력 MOSFET(Q57)의 게이트 전압(Vcc/2-Vthp 1)에 관련하여 비교적 높게 된다. 전압(VG)와 MOSFET(Q57)의 게이트 전압간의 차 전압이 Vthp 2보다 크게 되면, MOSFET(Q57)은 턴온되므로, 출력 전압(VG)는 Vcc/2-Vthp 1+Vthp 2로 강하한다. 전원 전압(Vcc)가 강하하면, N-채널 출력 MOSFET(Q56)의 게이트 전압(Vcc/2+Vthn 1)이 강하하므로, 게이트와 소오스 사이에 역 바이어스가 인가된다. 그 결과, N-채널 MOSFET(Q56)은 OFF-상태를 유지한다.
전원 전압(Vcc)가 일정하고 전압(VG)가 변할 때, 상기 설명으로부터 명확히 알 수 있는 바와 같이 분압전압(Vcc/2)에 관련된 변화가 대응 MOSFET(Q53과 Q56)의 임계 전압(Vthn 1과 Vthn 2)간 및 대응MOSFET(Q54와 Q57)의 임계 전압(Vthp 1과 Vthp 2)간의 각 차이를 초과하면, 출력 MOSFET(Q56 또는 Q57)은 턴온되므로, 레벨 변화가 보상된다. 그러므로, 전압 발생 회로는 출력 전압(VG)가 약 Vcc/2의 레벨로 되도록 안정화 전원으로서 작용한다. 2개의 출력 MOSFET(Q56과 Q57)은 동시에 턴온되지 않고, 동작 전류는 전부 출력 전류로 된다. 따라서, 출력 MOSFET(Q56과 Q57)의 컨덕턴스가 크게 셋트되므로, 출력 전류가 크게 될 수 있다. 다시 말하면, 출력 임피던스가 작게 될 수 있다.
실시예내에서, 전압 발생 회로의 출력 단자는 스위치 MOSFET(Q58)을 통해 프리챠지 제어 신호의 출력 단자(프리챠지 제어 신호 라인)[
pc0(
pc1-
pc3)]에 접속된다. 푸쉬-풀 형태의 출력 MOSFET(Q59 및Q60)가 출력 단자, 전원 전압(Vcc)와 회로의 접지 전위접 사이에 설치된다. NOR 게이트 회로(G1 및 G2)의 출력 신호들은 출력 MOSFET(Q59 및 Q60)의 게이트에 공급된다. 타이밍 신호(
)는 이 NOR 게이트회로(G1 및 G2)의 한 입력에 공급된다. 디코더 회로(DEC)는 메모리 매트(M0-M3)중에서 필요한 메모리 매트를 지정하기 위한 행 내부 상보 어드레스 신호(
) 및 어드레스 신호(
)를 수신하고, 이들을 디코드하므로, 제어 신호[PC0(PC1-PC3)]을 형성한다. 디코더 회로(DEC)는 비-선택 상태에서 출력 신호[PC0(PC1-PC3)]을 하이 레벨로 되게 한다. 메모리 억세스가 개시되면, 디코더 회로(DEC)는 행 내부 상보 어드레스 신호(
및
)를 디코드하므로, 출력 신호(pc0-pc3)중 선택된 출력 신호가 로우 레벨로 되고, 나머지 출력 신호들은 하이 레벨로 유지된다. 제어 신호(pc0)은 NOR 게이트 회로(G2)의 다른 입력에 공급된다. 또한, 제어 신호(pc0)은 인버터 회로(IV2)를 통해 NOR 게이트 회로(G1)의 다른 입력에 공급된다. 특히 제한된 것은 아니지만, 타이밍 신호(
)는 외부 어드레스 스트로브 신호(RAS) 및 타이밍 신호(
rd)를 기초로 하여 형성된다. 즉, 타이밍 신호(
)는 신호 RAS의 로우 레벨로의 변화에 응답하여 하이 레벨로 변하고, 타이밍 신호(
rd)의 발생과 동기하여 로우 레벨로 변한다. 그러므로, 타이밍 신호(
)는 동적 RAM의 억세스가 개시될 때, 다시 말하면 행 어드레스 스트로브 신호(RAS)의 하이 레벨로부터 로우 레벨로의 변화 타이밍으로 하이 레벨로 된다. 또한, 타이밍 신호(
)는 행 내부 어드레스 신호물이 동적 RAM내에서 메모리 어레이로부터 요구된 메모리 셀을 표시하기 위한 전위로 각각 설정되는 타이밍으로 로우 레벨로 된다.
이하, 제2(A)도-제2(F)도에 도시한 타이밍도를 참조하여 이 실시예의 동작에 대해서 설명하겠다.
신호(
)가 하이 레벨로 되는 칩 비-선택 상태에서, 타이밍 신호(
)는 로우 레벨로 된다. 그러므로, MOSFET(Q58)은 턴오프된다. 타이밍 신호(
)의 로우 레벨과 디코더 회로(DEC)의 출력 신호(pc0)의 하이 레벨에서, NOR 게이트 회로(G1)의 출력 신호는 하이 레벨로 되고, 출력 MOSFET(Q59)는 턴온된다. 그러므로, 프리챠지 제어 신호[
pc(
pc0-
pc3)]이 하이 레벨로 되기 때문에, 제4도에 도시한 프리챠지 MOSFET(Q5, Q59)등은 턴온되고, 상술한 프리챠지 동작이 수행된다.
신호(
)가 하이 레벨로부터 로우 레벨로 변환되므로 메모리 억세스가 개시되면, 타이밍 신호(
)는 하이 레벨로 된다. 그러므로, NOR 게이트 회로(G1 및 G2)의 각 출력 신호들은 로우 레벨로 되고, 출력 MOSFET(Q59 및 Q60)은 턴오프된다. 이때, 스위치 MOSFET(Q59 및 Q60)은 타이밍 신호(
)에 의해 턴온된다. 그러므로, 프리챠지 제어 신호[
pc(
pc0-
pc3)]은 하이 레벨로부터 전압(VG)와 같은 하프 전압(Vcc/2)로 저하된다. 상보 데이타 라인 쌍이 각각 하프 레벨에 있기 때문에, 프리챠지 MOSFET(Q5)등은 턴오프된다.
행 내부 어드레스 신호의 전위가 설정되면, 타이밍 신호(
)는 로우 레벨로 된다. 그러므로, 스위치 MOSFET(Q58)은 ON-상태로부터 OFF-상태로 변환된다. 예를 들어, 행 내부 어드레스 신호(axi-1, axi)가 로우 레벨로 각각 설정되면, 메모리 매트(M0)이 지정되고, 디코더(DEC)는 제어 신호(pc0)만을 하이 레벨로부터 로우 레벨로 변환시키고, 나머지 제어 신호(pc1-pc3)을 하이 레벨로 유지시킨다. 그러므로, 선택된 메모리 매트(M0)에 대응하는 프리챠지 신호 발생 회로(PO)내에서, NOR 게이트 회로(G2)의 출력 신호는 제어 신호(PC0)이 로우 레벨로 인해 하이 레벨로 된다. NOR 게이트 회로(G2)의 하이 레벨로 인해, 출력 MOSFET(Q60)은 턴온되고, 프리챠지 제어 신호(
pc0)은 하프 레벨로부터 로우 레벨로 변환된다. 또한, 비-선택 상태에서의 메모리 매트(M1-M3)에 대응하는 프리챠지 신호 발생 회로(p1-p3)내에서, NOR 게이트 회로(G1)의 출력 신호는 제어 신호(pc1-pc3)의 하이 레벨로 인해 하이 레벨로 된다. NOR 게이트 회로(G1)의 하이 레벨로 인해, 각 프리챠지 제어 회로(p1-p3)내의 출력 MOSFET(Q59)는 턴온되고, 프리챠지 제어 신호(
pc1-
pc3)은 도면에 점선으로 도시한 바와 같이 하프 레벨로부터 변환된다. 이 구성내에서, 비-선택 상태에서의 각 메모리 매트내에서는, 프리챠지 MOSFET(Q5) 등은 턴온되므로, 상보 데이타 라인들 사이의 레벨은 일치화되고, 드레인 누설 전류로 인한 데이타 라인들의 레벨 강하가 보상된다. 그러므로, 프리챠지 신호의 레벨 변화는 신호 진폭면에서 종래의 1/2로 감소되므로, 프리챠지 동작시의 저 소비전력화가 실현될 수 있다.
또한, 이 실시예내에서는, 프리챠지 MOSFET들이 하프 전압에 의해 실질적으로 턴오프되기 때문에, 행 내부 어드레스 신호의 전위가 설정될 때, 워드 라인 선택 타이밍 신호(
x)가 즉시 발생될 수 있고, 워드라인(W) 선택 동작이 수행될 수 있다. 그러므로, 워드 라인의 선택 타이밍은 프리챠지 제어 신호(
pc)의 로우 레벨로의 인발(drawing) 시간 또는 처리과정 변화를 고려한 시간 여유를 기다리지 않고서 조속히 행해질 수 있다. 이 경우에, 메모리 싸이클이 단축될 수 있으므로, 고속 동작이 실현될 수 있다.
워드 라인 선택 동작후에, 타이밍 신호[
pa(
p1,
p2)]가 발생되고, 메모리 셀로부터 해독된 기억 정보의 증폭 동작이 선택된 메모리 매트내에서 개시된다.
부수적으로, 신호(
)가 하이 레벨로부터 로우 레벨로 변환되면, 열 선택 동작이 개시된다. 열 선택동작은 본 발명과 직접적인 관계가 없기 때문에, 이에 대한 설명은 생략한다.
제5도는 본 발명의 제2실시예의 주요부의 회로도를 도시한 것이다. 제5도내에 도시한 동적 RAM은 공유 감지 시스템의 RAM이다. 공유 감지 시스템으로 되어 있기 때문에, 감지 증폭기(SA)가 메모리 매트(ML) 및 메모리 매트(MR)에 공통으로 사용된다. 감지 증폭기(SA) 및 메모리(ML, MR)은 서로 유사하게 구성된 다수의 메모리 실행을 갖는다. 따라서, 제5도내에는, 대표적으로 단지 1개의 메모리 셀 행만이 구체적으로 도시되어 있다.
제5도내에서, M1-M3은 이전 실시예와 유사한 방식으로 어드레스 선택 MOSFET (Qm)과 정보 기억 캐패시터(Cs)로 각각 구성된 메모리 셀들을 각각 나타낸다. USA는 제4도에 도시한 USA와 회로 구성이 유사한 단위 감지 증폭기를 나타낸다. 제5도내에는, 설명을 간단히 하기 위해서, 제4도에 도시한 공통 소오스 라인(NS, PS)와 감지 증폭기의 동작을 제어하기 위한 MOSFET(Q10-Q13)은 도시되어 있지 않다.
또한, 열 스위치와 공통 데이타 라인도 도시되어 있지 않다.
제5도내에서, SHL과 SHR은 메모리 매트를 선택하기 위한 선택 신호를 각각 나타내고, 칩 비-선택 상태에서 하이 레벨로 된다. 메모리 매트(ML)이 선택되면, 메모리 메트 선택 신호(SHL)은 하이 레벨로 유지되고, 선택 신호(SHR)은 로우 레벨로 된다. 이에 반해, 메모리 매트(MR)이 선택되면, 선택 신호(SHR)은 하이 레벨로 유지되고, 선택 신호(SHL)은 로우 레벨로 된다.
선택은 메모리 매트(예를 들어, ML)내의 상보 데이타 라인(예를 들어, DL,
)은 선택 MOSFET(Q63, Q64)를 통해 단위 감지 증폭기(USA)와 결합된다. 따라서, 워드 라인(W0)이 선택된 메모리 매트(ML)내에서 선택되면, 워드 라인(W0)과 결합된 메모리 셀(M1)의 기억 정보는 단위 감지 증폭기(USA)로 전송되어, 중폭된 다음, 열 스위치도시하지 않음)로 전송된다. 메모리 셀 행(DL,
, DR,
)이 열 디코더(도시하지 않음)에 의해 선택되면, 메모리 셀(M1)의 정보는 단위 감지 증폭기(USA)에 의해 증폭된 다음, 열스위치를 통해 열 데이타 라인(도시하지 않음)내에 해독된다.
이 실시예내에서, 상보 데이타 라인(DL,
)과 하프 전압(VG)가 공급되는 전압 라인 사이에는, 소오스-드레인 경로가 접속되어 있는 프리챠지 MOSFET(Q61, Q62)가 설치된다. 제1도에 도시한 회로에 의해 형성된 프리챠지 제어 신호(
pc0)은 프리챠지 제어 라인을 통해 이 MOSFET(Q61, Q62)의 게이트에 공급된다. 또한, 상보 데이타 라인(DR, DR)과 하프 전압(VG)가 공급되는 전압 라인 사이에는, 소오스-드레인 경로가 접속되어 있는 프리챠지 MOSFET(Q68, Q69)가 설치된다. 이 전 실시예내에 도시한 프리챠지 제어 신호(
pc1)은 프리챠지 제어 라인을 통해 이 MOSFET(Q68, Q69)의 게이트에 공급된다. 제1도에 도시한 이전 실시예로부터 명확히 알 수 있는 바와 같이, 프리챠지 제어 신호(
pc0,
pc1)은 칩 비-선택 상태에서 하이 레벨로 된다.
따라서, 각각의 상보 데이타 라인(DL,
, DR,
)은 하프 전압(VG)에 의해 하프-챠지된다. 또한, 행어드레스 스트로브 신호(
)가 하이 레벨로부터 로우 레벨로 변하고, 칩이 선택되면, 프리챠지 신호(
pc0,
pc1)은 각각 하프 레벨로 되므로, 프리챠지 MOSFET(Q61, Q62, Q68, Q69)는 실질적으로 턴오프된다. 예를 들어, 메모리 매트(ML)내의 워드 라인(예를 들어, W0)이 선택되면, 프리챠지 신호(
pc0)은 워드 라인이 선택되기 전에 로우 레벨로 되고, 프리챠지 신호(
pc1)은 하이 레벨로 된다. 그러므로, 하프 전압이 프리챠지 MOSFET(Q68, Q69)를 통해 메모리 매트(MR)내의 상보 데이타 라인(DR, DR)에 다시 공급된다. 한편, 메모리 매트(ML)내에서, 워드 라인(W0)이 선택되므로, 메모리 셀(M1)의 기억 정보는 데이타 라인(DL)로 전송된다. 단위 감지 증폭기(USA)는 한 입/출력 노드에서 MOSFET(Q63)을 통해 메모리셀(M1)의 정보를 수신하고, 다른 입/출력 노드에서 미리 프리챠지된 하프 전압을 수신한 다음에, 차 전압을 증폭시킨다.
제5도에 도시한 MOSFET(Q65)는 게이트에서 프리챠지 신호(
pc)를 수신하고, 전위를 평형화시키도록 감지 증폭기의 한쌍의 입/출력 노드 사이를 단락시키며, 데이타 라인(DL,
, DR,
)의 각 전위가 하프전압(VG)로 되도특 작용한다.
특히 제한된 것은 아니지만, 프리챠지 신호(
pc)는 프리챠지 신호(
pc0 및
pc1)을 수신하는 AND 게이트 회로에 의해 형성될 수 있다. 이 경우에, 프리챠지 신호(
pc)는 칩 비-선택 상태에서 하이 레벨로 되고, 소정의 메모리 매트가 선택될 때 로우 레벨로 된다.
제6도는 본 발명의 제3실시예의 주요부의 회로도를 도시한 것이다. 이 실시예의 동적 RAM도 역시 제2실시예와 유사한 공유 감지 시스템의 동적 RAM이다.
제6도내에서, M0 및 M1은 다수의 메모리 블럭 및 감지 증폭기 그룹으로 각각 구성된 메모리 매트를 각각 나타낸다. 각각의 메모리 블럭(ML1, ML2, MR1, MR2)와 감지 증폭기 그룹(SA)는 서로 유사하게 구성된 다수의 메모리 셀 행으로 구성된다. 따라서, 제6도내에는, 단지 1개의 메모리 매트 행만이 구체적으로 도시되어 있다.
제6도내에서, SHL1, SHL2, SHR1 및 SHR2는 메모리 블럭 선택 신호를 각각 나타내고, 대응 메모리 블럭의 비-선택 상태에서 로우 레벨로 되고, 선택 상태에서 하이 레벨로 된다. M1 및 M2는 제2실시예내에 도시한 것과 구성이 유사한 메모리 셀을 나타낸다. 또한, USA는 제2실시예내에 도시한 USA와 구성이 유사한 단위 감지 증폭기 회로를 나타낸다.
MOSFET(Q70, Q71, Q75, Q76)은 각각 메모리 블릭 선택 MOSFET이다. 예를 들어, 메모리 블럭(MR1)이 선택되면, 이것에 대응하는 선택 신호(SHR1)은 하이 레벨로 된다. 그러므로, MOSFET(Q70, Q71)은 턴온되고, 워드 라인(We)의 선택에 따라 메모리 셀(M1)의 기역 정보는 단위 감지 증폭기(USA)의 한 입/출력 노드로 전송되어, 증폭된 다음에, 열 스위치(도시하지 않음)를 통해 공통 데이타 라인(도시하지 않음)으로 전송된다.
이 실시예내에서, MOSFET(Q72-Q74)는 프리챠지 MOSFET이고, VG는 하프 전압(VG)가 공급되는 전압 신호 라인을 나타낸다. 또한,
pc0,
pc1은 제1도에 도시한 회로에 의해 형성된 프리챠지 제어 신호를 각각 나타낸다.
블럭 선택 신호(SHL1, SHL2, SHR1, SHR2)는 칩 비-선택 상태에서 각각 하이 레벨로 된다. 또한, 제1도를 사용하여 기술한 바와 같이, 프리챠지 신호(
pc0,
pc1)은 집 비-선택 상태에서 각각 하이 레벨로 된다. 그러므로, 상보 데이타 라인(DRl,
, DR2,
)는 각각 하프-프리챠지된다.
칩 선택 상태에서, 프리챠지 신호(
pc0,
pcl)은 각각 하프 레벨로 된다. 그 다음에, 예를 들어, 워드라인(We 또는 Wf)가 선택되면, 프리챠지프리챠지 신호(
pc1)은 워드 라인이 선택되기 전에 하프 레벨로부터 로우 레벨로 변환된다. 그 결과, 메모리 셀(M1 또는 M2)의 기억 정보는 감지 증폭기(USA)에 의해 증폭된다. 한편, 이때, 메모리 블럭(ML1, ML2)에 관해서는, 메모리 블럭 선택 신호(SHL1, SHL2)가 하이레벨에 있고 프리챠지 신호(
pc0)이 하프 레벨로부터 하이 레벨로 변환되기 때문에, 메모리 블럭(ML1, ML2)내의 상보 데이타 라인은 하프 레벨로 각각 프리챠지된다.
제2 및 제3실시예내에서, 특히 제한된 것은 아니지만, 워드 라인이 선택되면, 워드 라인(Wo-Wi)(또는 Wo-Wf)중1개의 워드 라인이 선택된다. 제5도 및 제6도로부터 명백해지는 바와 같이, 제2 및 제3실시예내의 동적 RAM은 2교점 시스템으로 되어 있다. 또한, 제2 및 제3실시예내에서, 2개의 프리챠지신호(
pc0,
pc1)이 사용되기 때문에, 제1도내의 디코더(DEC)가 실제로 필요치 않게 되므로, 고 집적화가 실현될 수 있다.
제8도는 본 발명에 따른 반도체 메모리의 제4실시예로서 공유 감지 시스템의 동적 RAM(이하, DRAM이라 칭함)의 전체를 도시한 계통도이다. 특히 제한된 것은 아니지만, 제8도에 도시한 DRAM은 공지된 반도체 집적회로 제조기술에 의해 1개의 반도체 기판상에 형성된다.
먼저, 제8도를 참조하여 이 실시예의 DRAM의 개요를 설명하겠다.
이 실시예의 DRAM은 감지 중폭기 열(SAA)의 좌우측에 매트릭스 배열로 배치된 다수의 동적 메모리셀(제7도의 MC 참조)로 구성되는 메모리 매트(MMATa, MMATb)를 갖추고 있다. 공유 감지 시스템으로 되어 있기 때문에, 감지 증폭기 열(SAA)는 양측상의 메모리 매트(MMATa, MMATb)용으로 공통으로 사용된다. 따라서, 제7도를 참조하여 상세하게 후술한 바와 같이, 메모리 메트(MMATa)내의 다수의 상보 데이타 라인 쌍(BLa1,
-Blan,
)은 공유 스위치 열(SSAa)내에 포함된 공유 MOSFET[제7도의 MOSFET(Q1a) 참조]를 통해 감지 증폭기 열(SAA)내에 포함된 단위 감지 증폭기 회로(제7도의 SA참조)의 입/출력 단자와 결합된다. 또한, 메모리 매트(MMATB)내의 다수의 상보 데이타 라인 쌍(BLb1,
-BLbn,
)은 공유 스위치 열(SSAb)내에 포함된 공유 MOSFET[제7도의 MOSFET(Q1b) 참조]를 통해 감지 증폭기 열(SAA)내에 포함된 단위 감지 증폭기 회로의 입/출력 단자와 결합된다.
공유 스위치 열(SSAa)내에 포함된 각 공유 MOSFET의 게이트 전극은 공유 신호 라인(SLa)에 공통으로 접속되고, 공유 스위치 열(SSAb)내에 포함된 각 공유 MOSFET의 게이트 전극은 공유 신호 라인(SLb)에 공통으로 접속된다. 특히 제한된 것은 아니지만, 공유 신호 라인(SLa, SLb)는 최종적으로 행 어드레스 신호(RADDR)내의 규정된 비트(규정된 행 어드레스 신호)를 기초로 하여 메모리 매트의 선택/비-선택을 결정하는 매트 선택 회로(MATS)의 출력 선택 신호를 기초로 하여 상보 레벨로 설정된다. 공유 신호 라인(SLa, SLb)의 레벨 제어에 대해서는 다음에 상세하게 기술하겠다.
메모리 매트(MMATa)내에서, 매트릭스 배열내의 메모리 셀들중, 동일 열 상에 배치된 메모리 셀의 선택 단자들은 동일 어드레스에 접속된다. 즉, 이들은 메모리 셀 열 마다 서로 상이한 어드레스(WLa1-WLan)과 결합된다. 또한, 메모리 매트(MMATb)내에서, 메모리 매트 배열내의 메모리 셀들중, 동일 열상에 배치된 메모리 셀의 선택 단자는 동일 워드 라인에 접속된다. 즉, 이들은 메모리 셀 열 마다 서로 상이한 워드 라인(WLb1-WLbn)과 결합된다.
특히 제한된 것은 아니지만, 워드 라인(WLa1-WLan, WLb1-WLbn)은 행 내부 상보 어드레스 신호(RADDR)을 수신하고, 다수의 워드 라인들 중 규정된 워드 라인은 신호(RADDR)을 디코드하기 위해 행 어드레스 디코더(RADEC)의 출력 선택신호를 기초로 하여 선택 레벨로 된다. 특히 제한된 것은 아니지만, 워드 라인의 선택 레벨은 소오스 전압(Vcc) 이상으로 부트스트랩(bootstrap)된 레벨로 셋트되고, 워드 라인이 비-선택 레벨은 회로의 접지 전위(Vss)의 레벨로 셋트된다.
이하, 제7도를 참조하여 상보 데이타 라인 쌍(BLa1,
, BLb1,
)에 따른 1개의 감지 증폭기 구동시스템의 일예에 대해서 상세하게 기술하겠다.
상보 데이타 라인 쌍(BLa1,
, BLb1,
)은 공유스위치 열(SSAa, SSAb)내에 포함된 N-채널 공유 MOSFET(Q1a, Q1b)를 통해 서로 결합되고, 단위 감지 증폭기 회로(SA) 및 프리챠지 회로(PCs)는 이 공유 MOSFET(Q1a와 Q1b) 사이에 결합된다. 메모리 매트(MMATa)내에 포함된 상보 데이타 라인 쌍(BLa1,
)은 공유 MOSFET(Q1a) 좌측에 배치되고, 프리챠지 회로(PCa)와 다른 다수의 메모리셀(MC)는 이들에 규칙적으로 곁합된다. 또한, 메모리 매트(MMATb)내에 포함된 상보 데이타 라인 쌍(BLb1,
)은 공유 MOSFET(Q1b) 우측에 배치되고, 프리챠지 회로(PCb)와 다른 다수의 메모리 셀(MC)는 이들에 규칙적으로 결합된다.
특히 제한된 것은 아니지만, 메모리 셀(MC)는 직렬로 접속된 N-채널형 선택 MOSFET(Q2)와 기억 캐패시터(Cs)로 구성되는 한 트랜지스터 형태로 되고, 이것의 데이타 입/출력 단자는 규정된 상보 데이타 라인과 결합되고, 선택단자는 규정된 워드 라인과 결합된다. 특히 제한된 것은 아니지만, 각 메모리 셀(MC)의 기억 캐패시터(Cs)는 회로의 전원 전압(Vcc)의 1/2에 대응하는 플레이트 전위(Vp1)을 공급 받는다.
특히 제한된 것은 아니지만, 감지 증폭기(SA)는 p-채널형 감지 증폭기부(SAp)와 N-채널형 감지 중폭기부(SAn)으로 구성된 정적 형태로 된다. N-채널형 감지증폭기(SAn)은 소오스 전극이 공통으로 접속되어 있는 N-채널형 MOSFET(Q3, Q4)를 포함하고, MOSFET(Q3)의 드레인 전극과 MOSFET(Q4)의 게이트 전극은 상보 데이타 라인(BLa1, BLb1)과 결합되며, MOSFET(Q4)의 드레인 전극과 MOSFET(Q3)의 게이트 전극은 상보 데이타 라인(
)과 결합된다. 또한, p-채널형 감지 증폭기부(SAp)는 소오스 전극들이 공통으로 접속되어 있는 p-채널형 MOSFET(Q5, Q6)을 포함하고, MOSFET(Q5)의 드레인 전극과 MOSFET(Q6)의 게이트 전극은 상보 데이타 라인(BLa1, BLb1)과 결합되며, MOSFET(Q6)의 드레인 전극과 MOSFET(Q5)의 게이트전극은 상보 데이타 라인(
)과 결합된다.
회로의 접지 전위와 같은 한 전원전압(Vss)는 N-채널형 전력 스위치 MOSFET(Q7)을 통해 N-채널형 감지 증폭기부(SAn)의 공통 소오스 전극에 인가될 수 있고, 회로의 다른 전원 전압(Vcc)는 p-채널형 전력 스위치 MOSFET(Q8)을 통해 p-채널형 감지 증폭기부(SAp)의 공통 소오스 전극에 인가될 수 있다. 전력 스위치 MOSFET(Q7, Q8)은 감지 증폭기 구동신호(
sa)에 의해 스위치-제어된다.
프리챠지 회로(PCs, PCa, PCb)는 서로 유사하게 회로가 구성되고, 특히 제한된 것은 아니지만, 각 프리챠지 회로는 칩 비-선택 기간의 규정된 타이밍으로 ON-동작에 의해 상보 데이타 라인 쌍을 단락시키고 상보 데이타 라인 쌍을 전원전압(Vcc)와 회로의 접지 전위(Vss) 사이의 중간 레벨(Vcc/2)로 평형화시키는 N-채널형 이퀼라이저 MOSFET(Q9, Q10)을 포함한다. 또한, 이퀄라이저 MOSFET(Q9, Q10)의 결합 노드는 상보 데이타 라인의 전위가 누설 전류 등으로 인해 변하는 것을 방지하고 프리챠지 레벨을 보상하는 전압(Vcc/2)(VG)를 공급받는다. 각각의 이퀄라이저 MOSFET(Q9 및 Q10)은 칩 비-선택 기간중에 하이레벨로 제어되도록 프리차지 신호(
pc)에 의해 스위치-제어된다. 이 실시예 내에서, 특히 제한된 것은 아니지만, 모든 이퀄라이저 MOSFET들은 워드 라인이 것은 아니지만, 모든 이퀄라이저 MOSFET들은 워드라인이 선택되는 선택 타이밍까지 OFF-상태로 제어된다. 프리챠지 회로(PCs, PCa, PCb)는 메모리 억세스 개시전에 상보 데이타 라인 쌍과 단위 감지 증폭기 회로(SA)의 입/출력 노드를 미리 요구된 동작 레벨로 프리챠지시키고, 프리챠지된 상보 데이타 라인들의 레벨은 메모리 셀 내에 기억된 데이타가 해독될 때 단위 감지증폭기 희로(SA)내의 식별 레벨로서 사용된다.
다른 상보 데이타 라인 쌍에 대한 감지 증폭기 구동시스템은 제7도에 도시한 감지 증폭기 구동 시스템과 유사하게 구성된다.
감지 증폭기 구동 시스템을 구성하여 위한 각각의 상보 데이타 라인 쌍(BLa1,
-BLan,
)은, 제8도에 도시한 바와 같이, 열 스위치 회로(CSa)내에 포함된 열선택 MOSFET[제7도의 MOSFET(Q12a)참조]를 통해 공통데이타 라인(제7도의 CDa,
참조)에 공통 접속되고, 공통 데이타 라인들은 데이타 입/출력 회로(DI/O)에 접속된다.
또한, 비트 라인 쌍(BLb1,
-BLbn,
)은 열 스위치 회로(CSb)내에 포함된 열 선택 MOSFET [제7도의 MOSFET(Q12b) 참조]를 통해 공통 데이타 라인(제7도의 CDb,
참조)에 공통 접속되고, 공통 데이타 라인들은 데이타 입/출력 회로(DI/O)에 접속된다. 데이타 입/출력 회로(DI/O)는 도시하지는 않았지만 메인 증폭기와 데이타 입/출력 버퍼를 포함한다.
특히 제한된 것은 아니지만, 열 스위치 회로(CSa, CSb)는 각각 열 내부 상보 어드레스 신호(CADDR)을 수신하고, 신호(CADDR)을 디코드하기 위해 열 어드레스 디코더(CADECa, CADECb)의 출력 선택 신호를 기초로 하여 스위치-동작된다. 그러므로, 열 내부 상보 어드레스 신호(CADDR)로 표시된 한 셋트의 상보쌍은 다수의 상보 데이타 라인 쌍 중에서 선택되고, 공통 데이타 라인 쌍에 정기적으로 접속된다.
특히 제한된 것은 아니지만, 행 외부 어드레스 신호와 열 외부 어드레스는 DRAM의 외부로부터 DRAM내로 시분할적으로 공급된다. 이 실시예의 도면내에는, 이 외부어드레스 신호들이 ADDR로 도시되어 있다. 행 외부 어드레스 신호는 행 어드레스 스트로브 신호(RAS)가 하이 레벨로부터 로우 레벨로 변함으로써 형성된 타이밍 신호(
rd)와 동기하여 행 어드레스 버퍼 및 행 어드레스 래치(RABUF·RALAT)에 취해진다. 또한, 열 외부 어드레스 신호는 열 어드레스 스트로브 신호(
)가 하이 레벨로부터 로우 레벨로 변함으로써 형성된 타이밍 신호(
cd)와 동기하여 열 어드레스 버퍼 및 열 어드레스 래치(CABUF·CALAT)에 취해진다.
행 어드레스 버퍼 및 행 어드레스 래치(RABUF·RALAT)는 제3도를 사용하여 기술한 행 어드레스 버퍼(R-ADB)와 유사한 방식으로 취해진 외부 어드레스 신호에 응답하여 내부 상보 어드레스 신호(RADDR)을 형성하고, 이 신호(RADDR)을 각 회로에 공급한다. 또한, 열 어드레스 버퍼 및 열 어드레스 래치(CABUF·CALAT)는 취해진 외부 어드레스 신호에 응답하여 내부 상보 어드레스 신호(CADDR)을 형성하고, 이 신호(CADDR)을 각 회로에 공급한다.
특히 제한된 것은 아니지만, DRAM의 내부 제어를 수행하기 위한 타이밍 제어기(CONT)는 외부로부터
(행어드레스 스트로브)신호,
(열 어드레스 스트로브)신호, 및
(기입 엔에이블)신호를 공급받고, 여러 타이밍 신호들을 형성한다.
신호는 이것의 로우 레벨에 의해 칩 선택 상태를 표시하고, 행 외부 어드레스 신호를 취하는 것을 표시한다.
신호는 이것의 로우 레벨에 의해 열 외부 어드레스 신호를 취하는 것을 표시한다.
신호는 이것의 로우 레벨에 의해 데이타 기입 동작을 표시하고, 하이 레벨에 의해 데이타 해독 동작을 표시한다. 타이밍 제어기(CONT)는 신호(
)가 하이 레벨로 되는 칩 비-선택 상태에서 어드레스 디코더와 같은 필요한 회로 블럭에 대한 리셋트, 상보 데이타 라인 쌍의 프리챠지 및 공유 신호 라인(SLa, SLb)의 프리챠지를 수행하기 위한 여러 타이밍 신호를 형성한다. 또한, 타이밍 제어기(CONT)는 신호(
)가 로우 레벨로 되는 칩 선택 상태에서 규정된 절차에 따라 어드레스 래치 또는 감지 증폭기와 같은 각 회로 블럭을 작동시키고 행 어드레스 디코더(RADEC) 또는 매트 선택 회로(MATS)에 의한 제어 선택 타이밍을 제어하기 위한 여러 타이밍 신호를 형성한다. 특히 제8도에는, 감지증폭기를 작동시키기 위한 구동 신호(
sa), 상보 데이타 라인에 대한 프리챠지 신호(
pc), 매트 선택 회로(MATS)에 대한 제어 신호(
ms), 및 상술한 타이밍 신호(
cd,
rd)가 대표적으로 도시되어 있다.
다음에, 프리챠지 회로(PCs PCa, PCb), 매트 선택 회로(MATS0) 및 단위 감지 증폭기 회로(SA) 등에 대한 제어 절차에 대해서 주로 공유 신호 라인(SLa, SLb)의 레벨 제어에 관련하여 기술하겠다.
제어 신호(
ms)는 행 어드레스 스트로브 신호(RAS)가 하이 레벨로 되는 칩 비-선택 상태에서 하이 레벨로 제어된다. 그러므로, 매트 선택 회로(MATS)는 공유 신호 라인 쌍(SLa, SLb)를 상호 데이타 라인의 프리챠지 레벨과 거의 동일한 전압(Vcc/2)(VG)로 프리챠지시킨다. 이러한 칩 비-선택 상태 내에서, 프리챠지 신호(
pc)도 하이 레벨로 제어된다. 그러므로, 각 상보 데이타 라인 쌍은 공유 MOSFET(Q1a, Q1b)의 스위치 상태와는 무관하게 각각의 프리챠지 회로(PCs, PCa, PCb)의 작용에 의해 규정된 전압(Vcc/2)로 프리챠지된다. 상보 데이타 라인과 공유 신호 라인(SLa, SLb)가 전압(Vcc/2)로 프리챠지되면, 공유 MOSFET(Q1a, Q1b)의 게이트와 소오스간의 전압이 규정된 임계 전압에 도달하지 못하기 때문에, MOSFET(Q1a, Q1b)는 OFF-상태에 있다. 즉, 메모리 매트(MMATa)측에서의 비트 라인 쌍과 메모리 매트(MMATb)측에서의 비트라인 쌍은 서로 전기적으로 비-도통 상태로 유지된다.
신호(RAS)가 로우 레벨로 변하고 칩 선택 상태로 되면, 이 실시예내에서, 특히 제한된 것은 아니지만, 프리챠지 신호(
pc)는 이것과 동기하여 로우 레벨로 변화된다. 그러므로, 이퀼라이저 MOSFET(Q9, Q10)에 의한 상보 데이타 라인 쌍 사이의 도통 상태는 차단된다. 이 상태에서, 규정된 1개의 워드 라인이 선택레벨로 구동되면, 메모리 매트(MMATa)측에서의 상보 데이타 라인 쌍과 메모리 메트(MMATb)측에서의 상보 데이타 라인 쌍은 상술한 바와 같이 이미 OFF-상태에 있는 공유 MOSFET(Q1a, Q1b)의 작용에 의해 전기적으로 비-도통 상태로 유지된다.
그 결과, 선택 워드 라인이 속하는 메모리 매트(선택 메모리 매트)측에서의 상보 데이타 라인 상에는 메모리 셀로부터의 해독 신호량에 따라 식별 레벨(Vcc/2의 프리챠지 레벨)과의 비교적 작은 전위차가 발생된다.
작은 전위차가 단위 감지 증폭기 회로(SA)에 의해 증폭될 수 있게 하기 위해서, MOSFET(Q7, Q8)이 하이 레벨의 감지 증폭기 구동 신호(
sa)에 의해 턴 온되어, 단위 감지 증폭기 회로(SA)의 증폭 동작이 개시되기 전에, 작은 전위 차는 단위 감지 증폭기 회로(SA)의 입/출력 노드로 전송되어야 한다. 따라서, 공유 MOSFET(Q1a, Q1b)에 관련하여, 최소한 단위 감지 증폭기 회로(SA)의 증폭 동작을 개시하기 전에, 상보 스위치 동작은 선택될 메모리 매트측에 설치된 공유 MOSFET가 턴 온될 경향을 띄게 되고, 비-선택 메모리 매트측에 설치된 MOSFET가 OFF-상태에 유지되도록 개시된다.
감지 증폭기(SA)의 증폭 동작이 개시되면, 메모리 셀의 기억 데이타에 따라, 로우 레벨로 될 상보 데이타 라인의 도달 레벨은 N-채널형 감지 증폭기부(SAn)의 공통 소오스 전압으로 될 한 전원 전압(Vss)와 거의 동일하게 된다. 이에 반해, 메모리 셀의 기억 데이타에 따라, 하이 레벨로 될 상보 데이타 라인의 도달 레벨은 p-채널형 감지 증폭기부(SAp)의 공통 소오스 전압으로될 다른 전원 전압(Vcc)와 거의 동일하게 된다. 따라서, 공유 MOSFET들 중에서, OFF-상태를 유지할 공유 MOSFET의 게이트 전압은 최소한 순차 증폭된 로우 레벨 측에서의 상보 데이타 라인의 전위에 관하여 공유 MOSFET의 임계 전압보다 높게 되지 말아야 한다. 따라서, 공유 MOSFET들 중에서, 온 상태로 될 공유 MOSFET의 게이트 전압은 최소한 순차 증폭될 하이 레벨 측에서의 상보 데이타 라인의 전위에 관하여 공유 MOSFET의 임계 전압보다 높게 되어야 한다.
그러므로, 매트 선택 회로(MATS) 및 타이밍 제어기(CONT)는 규정된 워드 라인을 선택 레벨로 구동시키기 전의 적합한 타이밍으로 공유 신호 라인(SLa, SLb)를 미리 상보 데이타 라인들의 프리챠지 레벨과 동일한 레벨로 되게하고, 단위 감지 증폭기 회로(SA)의 후속 증폭 동작을 개시하기 전에 공유 MOSFET(Q1a, Q1b)의 상보 스위치 동작을 개시시킨다. 그 다음에, 감지 증폭기(SA)의 증폭 동작이 설정되기 전에, 매트 선택 회로(MATS) 및 타이밍 제어기(CONT)는 선택 메모리 매트 측의 공유 MOSFET의 ON-상태 및 비-선택 메모리 매트 속의 공유 MOSFET의 OFF-상태를 설정한다.
이러한 동작의 일례는 제9도의 타이밍도에 도시되어 있다.
즉, 행 어드레스 스트로브 신호(RAS)가 하이 레벨로 되는 칩 비-선택 상태에서, 제어 신호(
ms)와 프리챠지 신호(
pc)는 각각 하이 레벨로 된다. 이에 응답하여, 공유 신호 라인 쌍(SLa, SLb)는 각각 매트선택 회로(MATS)에 의해 상보 라인의 프리챠지 레벨과 동일한 전압(Vcc/2)(VG)로 프리챠지된다. 또한, 이때, 모든 상보 데이타 라인 쌍들은 프리챠지 회로(PCs, PCa, PCb)의 작용에 의해 규정된 전압(Vcc/2)(VG)로 프리챠지된다.
특히 제한된 것은 아니지만, 이 실시예내에서, 프리챠지 회로(PCs, PCa, PCb)가 제7도에 도시한 바와 같이 각각의 메모리 매트(MMATa, MMATb)와 감지 증폭기 열(SAA)에 각각 배열되기 때문에, 각각의 감지 증폭기 구동 시스템을 구성하기 위한 상보 데이타 라인 쌍은 공유 MOSFET(Q1a, Q1b)의 스위치 상태에 무관하게, 다시 말하면 공유 MOSFET(Q1a, Q1b)가 상보 데이타 라인의 프리챠지 동작 중에 턴 온되지 않더라도 규정된 레벨로 프리챠지될 수 있다.
그러므로, 각각의 상보 데이타 라인과 공유 신호 라인(SLa, SLb)가 프리챠지되면, 공유 MOSFET(Q1a, Q1b)의 게이트와 소오스간의 전압이 규정된 임계 전압에 도달하지 못하기 때문에, MOSFET(Q1a, Q1b)는 OFF-상태에 있게 된다. 그 결과, 메모리 매트(MMATa)내의 상보 데이타 라인 쌍 및 메모리 매트(MMTb) 내의 상보 데이타 라인 쌍은 서로 전기적으로 비-도통 상태로 유지된다.
스트로브 신호(RAS)가 시간(t0)에서 로우 레벨로 변화되어 칩 선택 상태(DRAM 선택 상태)로 되면, 이에 동기하여, 프리챠지 신호(
pc)는 시간(tl)에 로우 레벨로 변화된다. 그러므로, 이퀄라이저 MOSFET(Q9, Q10)에 의한 상보 데이타 라인 쌍 사이의 도통 상태는 차단된다.
다음에, 스트로브 신호(
)의 로우 레벨로의 변화와 동기하여 규정된 워드 라인, 예를들어 워드 라인(WLbn)은 내부에 취해진 행 외부 어드레스 신호에 응답하여 행 내부 상보 어드레스 신호(RADDR)에 따라 선택 레벨로 구동된다.
그러므로, 선택 워드 라인을 포함하는 메모리 매트(MMATb)내의 다수의 상보 데이타 라인 쌍들 사이에는, 시간(t2)에서 또는 이보다 늦게, 메모리 셀로부터의 해독 신호량에 따라 식별 레벨(Vcc/2의 프리챠지레벨)과의 비교적 작은 전위차가 발생된다. 제9도는 대표적으로 상보 데이타 라인 쌍(BLb1,
)의 레벨변화를 도시한 것이다. 이 예는 워드 라인(WLbn)이 선택되므로 상보 데이타 라인(BLb1)에 해독된 메모리셀의 데이타가 로우 레벨의 데이타인 경우를 나타내고 있다.
이러한 규정된 워드 라인이 선택 레벨로 구동되면, 메모리 매트(MMATa) 내의 상보 데이타 라인 쌍 및 메모리 매트(MMATb) 내의 상보 데이타 라인 쌍은 상술한 바와 같이 이미 OFF-상태에 있는 공유MOSFET(Q1a, Q1b)의 작용에 의해 전기적으로 비-도통 상태로 유지된다. 그 결과, 비-선택 메모리 매트(MMATa) 내의 상보 데이타 라인과 결합된 기생용량은 선택된 메모리 셀의 데이타가 해독될 선택 메모리 매트(MMATb) 내의 상보 데이타 라인과 결합되지 않는다. 그러므로, 선택 워드 라인들이 속하는 메모리 매트 내에서, 상보 데이타 라인들 사이에 나타나는 작은 전위치가 커질 수 있고, DRAM의 동작 여유가 커질 수 있다.
제9도 내에서, 특히 제한된 것은 아니지만, 공유 신호 라인(SLa, SLb)에 의한 공유 MOSFET(Q1a, Q1b)의 상보 스위치 동작의 개시 타이밍은 비교적 지연된 타이밍으로 도시되어 있고, 감지 증폭기 구동 신호(
sa)가 시간(t4)에서 로우레벨로 되는 경우에 단위 감지 증폭기 회로(SA)가 증폭동작을 개시하기 직전의 타이밍으로 된다. 즉, 제어 신호(
ms)가 시간(t3)에서 로우 레벨로 변화되면, 매트 선택 회로(MATS)는 이것에 공급된 행 내부 상보 어드레스 신호(RADDR)에 응답하여 선택될 메모리 매트(MMATb)내의 공유 신호 라인(SLb)를 전원 전압(Vcc) 이상으로 부트스트랩된 하이 레벨로 구동시키고, 비-선택 메모리 매트(MMATa)측에서의 공유 신호 라인(SLa)를 전원 전압(Vss)로 구동시킨다.
이러한 공유 신호 라인(SLa, SLb)의 레벨 제어에 따라, 상보 스위치 동작은 선택될 메모리 메트내의 공유 MOSFET(Q1b)가 턴 온되는 경향을 띠고 비-선택 메모리 매트내의 공유 MOSFET(Q1b)가 OFF-상태를 유지하도록 개시된다.
그러므로, 상보 데이타 라인 쌍(BLb1, BLb1)의 작은 전위차는 감지 증폭기(SA)의 입/출력 노드로 전송된다. 이후의 타이밍 내에서, 감지 증폭기(SA)의 증폭 동작은 시간(t4)에서 개시된다.
이때, OFF-상태를 유지할 공유 MOSFET(Q1a)의 게이트 전압, 즉 공유 신호 라인(SLa)의 레벨은 공유 MOSFET(Q1a)의 임계 전압보다 높게 되지 않도록 감지 증폭기(SA)에 의해 증폭된 로우 레벨 측에서의 상보 데이타 라인의 전위에 관련하여 변화된다. 한편, 턴 온될 공유 MOSFET(Q1b)의 게이트 전압, 즉 공유 신호 라인(SLb)의 레벨은 공유 MOSFET(Q1b)의 임계 전압보다 높게 되도록 감지 중폭기(SA)에 의해 증폭된 하이 레벨 측에서의 상보 데이타 라인(
)의 전위에 관련하여 변환된다.
그러므로, 단위 감지 증폭기 회로(SA)가 동작을 개시하면, 선택될 메모리 매트(MMATb)내의 상보 데이타 라인 쌍은 메모리 셀의 기억 데이타에 응답하여 각각 상보 레벨로 구동되고, 요구된 메모리 셀의 데이타는 열 스위치 회로(CSb)의 선택 동작에 따라 외부로 해독된다. 또한, 데이타 기입시에도, 공유 신호 라인(SLa, SLb)의 레벨은 상술한 것과 유사한 방식으로 제어된다.
제10도는 상술한 매트 선택 회로(MATS)의 한 실시예를 도시한 것이다. 제10도내에 도시한 매트 선택회로(MATS)는 제1도내에서 기술한 프라챠지 제어 신호 발생회로와 유사하게 구성된다. 따라서, 서로 기능이 유사한 부분에는 동일한 참조 신호를 붙였다.
VG-GENERATOR는 프리챠지 전압(Vcc/2)와 거의 동일한 전압(VG)를 발생시키기 위한 전압 발생 회로이고, 제1도내의 MOSFET(Q52-Q57)에 의해 구성된 전압 발생 회로와 유사하게 구성된다. Pa 및 Pb는 제1도내에서 기술한 제어 회로[MOSFET(Q58-Q60) 및 NOR 게이트(G1, G2)로 구성됨)]와 유사하게 구성되어 있는 제어 회로를 나타낸다. 그러나, 제10도로부터 명확히 알 수 있는 바와 같이, 신호(
ms, SLa, axi, SLb,
)는 제1도내에서 기술한 신호(
,
pc0, PC0,
, pc1, PC1) 대신에 제어 회로(Pa, Pb)에 공급된다. axi, axi는 메모리 메트(MMATa)가 선택되는지 또는 메모리 매트(MMATb)가 선택되는지를 결정하기 위한 행 내부 상보 어드레스 신호이다. SLa, SLb는 공유 신호 라인(SLa, SLb)에 공급된 공유 신호이다. 또한
ms는 제어 신호이다. 예를 들어, 스트로브 신호(
)가 하이 레벨로부터 로우 레벨로 변화되면, 제어 신호(
ms)는 규정된 지연 시간 후에 하이 레벨로부터 로우 레벨로 변환된다.
전압 발생 회로(VG-GENERATOR)에 의해 형성된 전압(VG)는 각 제어 회로(Pa, Pb)에 공급된다. 따라서, 제1도를 사용하는 설명으로부터 명확히 알 수 있는 바와 같이, 제어 신호(
ms)가 하이 레벨에 있으면, 공유 신호(SLa, SLb)의 레벨은 Vcc/2로 된다. 한편, 제어 신호(
ms)가 로우 레벨로 되면, 내부 상보 어드레스 신호(axi,
)에 따라, 공유 신호(SLa 및 SLb)중 한 공유 신호는 하이 레벨로 되고, 다른 공유 신호는 로우 레벨로 된다. 예를 들어, 내부 어드레스 신호(axi)가 하이 레벨에 있고, 내부 어드레스 신호(
)가 로우 레벨에 있으면, 공유 신호(SLa)는 하이 레벨로 되고, 공유 신호(SLb)는 로우 레벨로 된다. 그러므로, 메모리 매트(MMATa)내의 공유 MOSFET는 턴온되고, 메모리 매트(MMATb)내의 공유MOSFET는 턴 오프된다.
제10도내에서, CB는 부트스트랩용 캐패시터를 나타낸다. 부트스트랩용 캐패시터와 인버터(IV3)의 작용에 따라, 예를 들어 공유 신호(SLa)의 하이 레벨은 제어 신호(
ms)의 로우 레벨로의 변화에 응답하여 전원 전압(Vcc) 보다 높은 값으로 된다.
이 실시예내에서, 메모리 매트들이 2개이기 때문에, 디코더는 특히 매트 선택 회로(MATS)내에 설치되지 않는다. 그러나, 메모리 매트들의 갯수가 증가되면, 제1도에 도시한 디코더(DEC)가 설치되어야 하고, 이에 대응하여 제어 회로의 수가 증가되어야 하므로, 여러 종류의 공유 신호들이 형성되어야 한다.
상술한 실시예로부터 얻어진 효과들은 다음과 같다.
(1) 상부 데이타 라인들을 하프 레벨로 프리챠지하는 프리챠지 MOSFET의 게이트에 공급된 프리챠지 제어 신호의 레벨은 메모리 억세스 개시부터 늦어도 행 어드레스를 설정할 때까지의 기간 동안 하프 레벨로 되고, 행 어드레스 설정에 따라 선택된 메모리 매트에 대응하는 프리챠지 제어 신호는 하프 레벨로부터 로우 레벨로 변환된다. 이 구성내에서, 프리챠지 MOSFET가 실질적으로 어드레스 설정에 무관하게 턴 오프될 수 있기 때문에, 워드 라인의 선택 타이밍은 조속하게 될 수 있으므로, 고속 동작이 실현될 수 있다.
(2) 상기 (1)에 따라, 선택 메모리 매트/비-선택 메모리 매트내의 프리챠지 MOSFET의 게이트에 공급된 제어 신호의 레벨 변화량은 반감될 수 있으므로, 저 소비전력화가 실현될 수 있다.
(3) 상기 (2)에 따라, 프리챠지 신호가 선택될 메모리 매트에 관련하여서만 하프 레벨로부터 회로의 접지전위로 변환되기 때문에, 회로의 접지 전위상에서 발생된 잡음은 감소될 수 있고, 동작 여유가 향상될 수있다.
(4) 메모리 억세스시에, 선택될 메모리 셀이 존재하는 메모리 매트에 대응하는 감지 증폭기만이 동작상태로 셋트되므로, 저 소비전력화가 상기 (2)의 효과와 더불어 실현될 수 있다.
(5) 매트 선택 회로(MATS) 및 타이밍 제어기(CONT)는 규정된 워드 라인을 선택 레벨로 구동시키기전의 적합한 타이밍으로, 예를 들어 대기 상태내에서 공유 신호 라인(SLa, SLb)의 레벨을 미리 상보 데이타 라인의 프리챠지 레벨과 거의 동일한 레벨로 셋트시키고, 감지 증폭기(SA)의 후속 증폭 동작을 개시하기 전에 공유 MOSFET(Q1a, Q1b)의 상보 스위치 동작을 개시시키며, 감지 증폭기(SA)의 증폭 동작을 설정하기 전에 선택 메모리 매트내의 공유 MOSFET의 ON-상태 및 비-선택 메모리 매트내의 공유 MOSFET의 OFF-상태를 설정한다. 그러므로, 공유 MOSFET(Q1a, Q1b)의 최종 스위치 상태 설정을 기다리지 않고 워드 라인의 선택 구동 동작이 수행되더라도, 메모리 셀의 기억 데이타에 따른 전위차가 비-선택 메모리 매트내의 상보 데이타 라인의 기생 용량에 의한 영향을 받지 않고 선택 메모리 매트내의 상보데이타 라인상에서 얻어질 수 있다. 따라서, 공유 감지 시스템의 DRAM내의 억세스 시간이 단축될 수 있다.
(6) 특히, 프리챠지 회로(PCs, PCa, PCb)가 각각의 메모리 매트(MMATa, MMATb)와 감지 증폭기 열(SAA)내에 각각 배열되므로, 각각의 감지 증폭기 구동 시스템을 구성할 상보 데이타 라인 쌍은 공유MOSFET(Q1a, Q1b)의 스위치 상태에 무관하게, 다시 말하면 공유 MOSFET(Q1a, Q1b)가 상보 데이타 라인에 대한 프리챠지 동작중에 턴 온될 필요없이 규정된 레벨로 프리챠지될 수 있다. 따라서, 공유 신호 라인(SLa, SLb)의 레벨 제어가 간략화될 수 있다.
지금까지, 본 발명에 대해서 실시예를 기초로하여 상세하게 기술하였다. 그러나, 본 발명은 이 실시예들에 제한되는 것이 아니고, 본 발명의 원리로부터 벗어나지 않고서 여러가지 형태로 변형될 수 있다.
예를 들어, 제4실시예내에서, 공유 신호 라인을 상보 데이타 라인의 프리챠지 레벨과 거의 동일한 레벨로 되게 하기 위한 동작 타이밍이 DRAM의 대기 상태로서 기술되어 있지만, 이것은 칩 선택 상태후의 타이밍으로 신속히 수행될 수도 있다.
또한, 제4실시예내에서, 공유 신호 라인의 최종 레벨을 설정하는 타이밍이 제9도에 도시한 바와 같은 비교적 느린 타이밍으로서 기술되어 있지만, 본 발명은 이에 제한되는 것이 아니고, 공유 신호 라인의 레벨을 강제하기 위한 회로 구성에 따라 이 실시예의 타이밍 보다 더욱 신속한 타이밍으로 될 수도 있다.
또한, 제4실시예내에서, 공유 신호 라인이 상보 데이타 라인의 프리챠지 레벨과 거의 동일한 레벨로 되게 되어 있지만, 공유 신호 라인의 프리챠지 레벨은 비트 라인의 프리챠지 레벨과 전적으로 동일할 필요가 없고, 최소한 워드 라인의 선택에 의해 상보 데이타 라인 쌍내에 발생된 작은 전위차에 의해서도 각 공유MOSFET가 OFF-상태를 유지할 수 있다는 의미에서 상보 데이타 라인의 프리챠지 레벨과 거의 동일하게 될 수도 있다.
또한, 제4실시예내에서, 상보 데이타 라인의 각부가 공유 MOSFET의 스위치 상태에 무관하게 프리챠지될 수 있도록 프리챠지 회로들이 메모리 매트와 감지 증폭기 어레이에 각각 설치되어 있지만, 본 발명은 이에 제한되지 않고, 1개의 감지 증폭기 구동 시스템에 대해 1개의 프리챠지 회로가 설치될 수도 있다. 그러나, 이 경우에, 상보 데이타 라인을 프리챠지 레벨로 셋트시키기 위해서, 공유 MOSFET가 턴 온되어야 하고, 프리챠지 전하가 상보 데이타 라인의 각부에 공급되어야 한다.
상보 데이타 라인들의 턴 교점 시스템이 제4실시예내에 적용되지만, 본 발명은 이에 제한되지 않고, 메모리 셀도 한가지 트랜지스터형에 제한되지 않는다.
또한, 제1내지 제3실시예내에 기술된 개념은 제4실시예에도 적용될 수 있다. 예를 들어, 제7도의 실시예내에서, 프리챠지 신호(
pc)는 제2(c)도에 도시한 바와 같이 칩 비-선택 상태에서 하이 레벨로 될수 있고, 이 레벨은 칩 선택으로부터 늦어도 요구된 워드 라인의 선택까지의 기간중에 하프 전압으로 될 수 있으며, 선택된 메모리 매트에 대한 프리챠지 신호는 로우 레벨로 될 수 있다. 이 구성내에서, 저 소비 전력화 및 고속 동작이 실현될 수 있다. 그러나, 이 경우에, 프리챠지 신호는 메모리 매트에 대응하여 제1도에 도시한 바와 같은 회로에 의해 형성되도록 요구될 수도 있다. 또한, 이 경우에, 프리챠지 회로의 수는 상기 설명과 유사한 방식으로 1개로 될 수도 있다.
또한, 상술한 매트 선택 회로는 제10도의 회로 구성에 제한되지 않고, 여러가지 구성이 사용될 수도 있다.
또한, 예를 들어, 프리챠지 제어 신호를 하이 레벨로부터 하프 레벨로 변환시키기 위한 회로 구성은 상술한 바와 같은 하프 전압 발생 회로를 사용하는 것에 제한되지 않고, 예를 들어 직렬 접속된 다이오드 형태의 MOSFET로 구성되는 정 전압 회로가 사용되고, 방전 동작이 요구된 하프 레벨까지 수행되며, 다른 여러가지 모우드들이 채택될 수도 있다.
또한, 제1도내에서, 프리챠지 제어 신호 발생 회로(P0-P3)은 각각 전압 발생 회로[MOSFET(Q52-Q57)]과 제어 회로[MOSFET(Q58-Q60) 및 NOR 게이트 회로(G1, G2)]를 포함하지만, 프리챠지 제어 신호 발생 회로(P0-P3)은 제어 회로에 의해 구성될 수 있고, 전압 발생 회로는 각 프리챠지 제어 회로용으로 공통으로 사용될 수 있다. 이 경우에, 전압 발생 회로에 의해 형성된 하프 프리챠지 전압(VG)는 각 프리챠지 제어 회로에 공급된다. 따라서, 소자수가 감소될 수 있다.
또한, 비-선택 메모리 매트내에서, 프리챠지 제어 신호는 하프 레벨을 유지할 수 있다. 메모리 매트의 수는 2개 매트, 8개 매트 및 그외의 다른 모우드로 될 수 있다. 4개 매트 또는 8개 매트 구성시에, 선택된 메모리 매트 수와 비-선택 메모리 매트 수가 동일하게 될 수 있다.
상술한 바와 같은 여러가지 실시예내에서, 데이타 라인에 미리 프리챠지된 전위(하프 전압)은 메모리 셀의 기억 정보를 식별하기 위한 기준 전압으로서 사용된다. 따라서, 더미(dummy) 셀이 특히 요구되지는 않지만, 동작을 안정화시키기 위해 설치될 수도 있다. 또한, 잡음을 제거하기 위한 의사 셀이 설치될 수도 있다. 또한, 리프레쉬 어드레스 카운터가 자동 리프레쉬 기능을 제공하기 위해 동적 RAM내에 설치될 수도 있다.
동적 RAM을 구성하기 위한 다른 주변 회로의 구체적인 회로 구성은 여러가지 모우드를 취할 수 있다. 예를 들어, 어드레스 신호는 각각 독립되어 있는 외부 단자들로부터 공급될 수 있다.
상술한 바와 같은 실시예내에서, 전원 전압(Vcc)는 단위 감지 증폭기에 공급된다. 따라서, 상보 데이타 라인의 프리챠지 레벨은 Vcc/2로 되고, 워드 라인을 선택하기 전의 프리챠지 제어 신호(
pc)는 Vcc/2로 된다. 그러나, 예를 들어, 단위 감지 증폭기에 공급된 전압이 전원 전압(Vcc)보다 낮게 되면, 상보 데이타 라인내의 하이 레벨이 전원 전압(Vcc) 보다 낮게 되기 때문에, 상보 데이타 라인들의 프리챠지 레벨도 Vcc/2 보다 낮게 된다. 이 경우에, 워드 라인을 선택하기 전의 프리챠지 제어 신호(
pc)의 레벨도 프리챠지 MOSFET가 턴 오프되도록 낮아져야 한다.
본 발명은 하프 프리챠지 시스템이 채택되는 동적 RAM에 대해 특히 유효하지만, 상보 데이타 라인들이 전원 전압(Vcc)로 프리챠지되는 동적 RAM에도 적용될 수 있다.
본 발명은 메모리 어레이부가 분할되어 있는 다수의 메모리 매트를 갖고 있는 동적 RAM내에 널리 사용될 수 있다.
Claims (9)
- 메모리 셀의 입출력 노드가 결합되고, 각 상기 메모리 셀의 선택전에 소정의 하이 레밸 전압(Vcc)와 로우 레벨 전압(Vss)와의 중간 전압으로 프리챠지되는 제1데이타 라인(D,)와, 메모리 셀의 기억 정보와 상기 중간 전압에 따라 상기 하이 레벨 전압 또는 로우 레벨 전압에 대응하는 전압을 형성하는 감지 증폭기(SA)와, 상기 제1데이타 라인을 프리챠지하기 위하여 상기 제1데이타 라인에 결합된 소스 또는 드레인을 갖는 제1MOSFET(Q5)와, 상기 제1MOSFET의 게이트에 결합된 제1신호 라인과, 상기 제1신호 라인에 상기 하이 레벨 전압과 로우 레벨 전압의 중간 전압을 공급하는 전압 공급 수단(P0, P1, P2, P3)을 포함하는 것을 특징으로 하는 반도체 메모리.
- 제1항에 있어서, 메모리 셀의 선택 노드에 결합된 워드 라인(W0, W1, W2, W3)과, 상기 워드 라인을 선택하는 수단(R-DCR)을 포함하고, 상기 반도체 메모리가 선택된 후, 상기 워드 라인이 선택되기까지의 소정기간 동안 상기 제1신호 라인에 상기 중간 전압이 공급되는 것을 특징으로 하는 반도체 메모리.
- 제2항에 있어서, 상기 감지 증폭기의 동작중에 상기 제1MOSFET를 오프 상태로 하기 위해 상기 제1신호 라인의 전압이 상기 중간 전압으로부터 소정의 전압 레벨로 되는 것을 특징으로 하는 반도체 메모리.
- 제3항에 있어서, 상기 데이타 라인은 상보 데이타 라인 쌍으로 되고 상기 제1MOSFET의 소스, 드레인 경로를 통하여 상기 상보 데이타 라인 쌍을 구성하는 데이타 라인이 서로 결합되는 것을 특징으로 하는 반도체 메모리.
- 제4항에 있어서, 메모리 셀의 입출력 노드가 결합되고, 각 상기 메모리 셀의 선택전에 소정의 하이레벨 전압(Vcc)와 로우 레벨 전압(Vss)와의 중간 전압이 프리챠지되는 제2데이타 라인과, 상기 제2데이타 라인을 프리챠지하도록 상기 제2데이타 라인에 졀합된 소스 또는 드레인을 갖는 제2MOSFET와, 상기 제2MOSFET의 게이트에 결합된 제2신호 라인을 포함하고, 상기 반도체 메모리가 선택된 후 소정기간 동안 상기 제2신호 라인에 상기 하이 레벨 전압과 로우 레벨 전압의 중간 전압이 공급되고 상기 소정 기간이 경과한 후 상기 제1 및 제2신호 라인에 상보 전압이 공급되는 것을 특징으로 하는 반도체 메모리.
- 소정의 하이 레벨 전압(Vcc)와 로우 레벨 전압(Vss)의 중간 전압이 프리챠지되는 제1상보 데이타선 쌍(D, D)와, 제1워드선과, 제1상보 데이타 라인 쌍중 한쪽 데이타 라인에 결합되는 입출력 노드 및 상기 제 1워드 라인에 결합되는 선택 노드를 갖는 제 1메모리 셀을 갖는 제1메모리 매트(M0)와, 상기 제 1메모리 셀의 기억 정보와 상기 중간 전압에 따라 상기 하이 레벨 전압 또는 상기 로우 레벨 전압에 대응하는 전압을 형성하는 제1감지 증폭기(SA0)와, 상기 제1상보 데이타 라인 쌍을 구성하는 데이타 라인 사이에 결합된, 소스, 드레인 경로를 갖는 제1프리챠지 MOSFET(Q5)와, 상기 제1프리챠지 MOSFET의 게이트에 결합된 제1신호 라인과, 소정의 하이 레벨 전압과 로우 레벨 전압의 중간 전압이 프리챠지되는 제2상보 데이타 라인 쌍(D, D)와 제2워드 라인과, 상기 제2상보 데이타 라인 쌍의 한쪽의 데이타 라인에 결합되는 입출력 노드 및 상기 제2워드 라인에 결합되는 선택 노드를 갖는 제2메모리 셀을 갖는 제2메모리 매트(M1)과, 상기 제2메모리 셀의 기억 정보와 상기 중간 전압에 따라 상기 하이 레벨 전압 또는 상기 로우 레벨 전압에 대응하는 전압을 형성하는 제2감지 증폭기(SA1)과, 상기 제2상보 데이타 라인 쌍을 구성하는 데이타 라인 사이에 결합된 소스, 드레인 경로를 갖는 제2프리챠지 MOSFET(Q5)와, 상기 제2프리챠지 MOSFET의 게이트에 결합된 제2신호 라인과, 상기 제1 및 제2워드 라인중 하나를 선택하는 선택수단(R-DCR)과, 상기 중간 전압을 소정 기간 동안 상기 제1 및 제2신호 라인에 공급하는 제어 수단(P0, P1)을 포함하는 것을 특징으로 하는 반도체 메모리.
- 제6항에 있어서, 상기 소정기간 경과후, 상기 제1프리챠지 MOSFET를 도통시키고 상기 제2프리챠지 MOSFET를 비도통으로 하도록 상기 제1 및 제2신호 라인에 상보 전압이 공급되는 것을 특징으로 하는 반도체 메모리.
- 제7항에 있어서, 상기 제1및 제2메모리 셀은 각각 정보기억 캐패시터 및 스위치 MOSFET를 포함하는 것을 특징으로 하는 반도체 메모리.
- 데이타 라인의 제1노드에 결합되는 입출력 단자를 갖고, 이 데이타 라인에 하이 레벨 전압(Vcc) 또는 로우 레벨 전압(Vss)에 대응하는 전압을 공급하는 감지 증폭기(USA)와, 상기 데이타 라인의 제2노드에 결합되는 입출력 단자를 갖는 제1메모리 셀(M1)과, 상기 데이타 라인의 제3노드에 결합되는 입출력 단자를 갖는 제2메모리 셀(M2)와, 상기 데이타 라인의 상기 제1노드와 상기 제2노드 사이에 설치되는 제1스위치 MOSFET(Q63, Q70, Q71, Q1b)와, 상기 하이 레벨 전압과 로우 레벨 전압의 중간 전압으로 상기 데이타 라인을 프리챠지하는 회로(Q65, Q68, Q69, Q72, Q73, Q74, Q9, Q10)과, 상기 제1 및 제2스위치 MOSFET의 게이트 전압을 형성하는 회로를 포함하고, 상기 제1 또는 제2메모리 셀이 선택되기전에, 상기 제1 및 제2스위치 MOSFET의 게이트 전압이 상기 하이 레벨 전압과 로우 레벨 전압의 중간 전압으로 되고, 그후에, 상기 제1 또는 제2메모리 셀중 선택 메모리 셀에 결합되는 하나의 스위치 MOSFET를 온상태로하여 비선택 메모리 셀에 결합되는 다른 스위치 MOSFET를 오프 상태로 하도록 상기 제1 및 제2스위치 MOSFET의 게이트에 상보 전압이 공급되는 것을 특징으로 하는 반도체 메모리.
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| US5132564A (en) * | 1990-07-27 | 1992-07-21 | North American Philips Corp. | Bus driver circuit with low on-chip dissipation and/or pre-biasing of output terminal during live insertion |
| KR930003929B1 (ko) * | 1990-08-09 | 1993-05-15 | 삼성전자 주식회사 | 데이타 출력버퍼 |
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