KR100224685B1 - 비트라인 제어회로 및 방법 - Google Patents

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Abstract

반도체 메모리 장치에 있어서, 비트 라인, 상보 비트 라인, 등화 전원 라인, 제 1 프리차지 수단, 및 제 2 프리차지 수단을 구비하는 비트 라인 제어 회로가 개시되어 있다. 제 1 프리차지 수단은 등화 전원 라인과 비트 라인 사이에 연결되어 있고, 제 1 프리차지 제어 신호에 의해서 제어되어, 프리차지 기간 동안 비트 라인을 등화 전압으로 프리차지시키고, 차지 쉐어링 기간에는 디스에이블되어 비트 라인을 플로팅시킨다. 제 2 프리차지 수단은 등화 전원 라인과 상보 비트 라인 사이에 연결되어 있고, 제 2 프리차지 제어 신호에 의해서 제어되어, 프리차지 및 차지 쉐어링 기간 동안 상보 비트 라인을 등화 전압으로 프리차지시킨다. 본 발명에 의하면, 차지 쉐어링 기간 동안 비트 라인은 플로팅되어 선택된 메모리 셀과 차지 쉐어링을 하고, 상보 비트 라인은 등화 전압 레벨로 계속 프리차지되므로, 차지 쉐어링 기간 동안 비트 라인과 상보 비트 라인 사이에 일어나는 차지 커플링 효과에 의하여 상보 비트 라인의 레벨이 변화되는 것을 방지하는 효과를 가진다. 따라서, 차지 쉐어링의 동작이 완료된 후의 비트 라인과 상보 비트 라인의 레벨 차이는 센스 증폭기가 충분히 감지할 수 있는 소정의 값을 갖게되는 것이다.

Description

비트 라인 제어 회로 및 방법
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비트 라인(Bit Line)의 제어 회로 및 제어 방법에 관한 것이다.
반도체 메모리 장치에 있어서, 특히 다이나믹 렌덤 엑세스 메모리 장치는 데이터를 저장하는 메모리 셀 어레이와 메모리 셀 어레이로부터 데이터를 기입하고 독출하기 위한 비트 라인(Bit Line)과 상보 비트 라인(Bit Line Bar)으로써 구성되어 있다.
메모리 셀 어레이의 특정 메모리 셀에 저장되어 있는 데이터를 기입하거나 독출하는 동작은 메모리 셀의 데이터가 차지 쉐어링(Charge Sharing)을 통하여 비트 라인으로 전달된 다음 비트 라인의 전위와 상보 비트 라인의 전위의 차이를 이용하여 메모리 셀에 저장되어 있던 데이터를 센싱(Sensing)하는 동작들에 의해서 이루어진다.
도 1은 종래의 비트 라인 제어 회로를 나타내는 회로도를 나타내고 있다.
도 1을 참조하면, 종래의 비트 라인 제어 회로는 데이터 라인들(110,120), 등화 및 프리차지 수단(130), 메모리 셀 어레이(140), 및 센스 증폭부(150)를 구비한다.
메모리 셀 어레이(140)는 데이터 라인들(110,120)에 접속되어 있는 다수의 메모리 셀들로 구성되어 있다. 메모리 셀들은 각각 하나의 셀 트랜지스터와 셀 커패시터로 구성되어 있다. 메모리 셀들은 각각 대응되는 어드레스에 의해서 엑세스되며, 대응되는 셀 커패시터에 차징되어 있는 전하량의 형태로써 데이터를 보유하고 있다. 셀 트랜지스터는 워드 라인에 의해서 게이팅되고 셀 커패시터에 저장되어 있는 전하를 해당되는 데이터 라인으로 스위칭하는 기능을 가진다.
데이터 라인들(110,120)은 해당되는 메모리 셀에 대해서 비트 라인(BL) 및 상보 비트 라인(/BL)으로 작용한다. 즉 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(110)에 연결되어 있으면, 데이터 라인(110)이 비트 라인(BL)이 되고 데이터 라인(120)은 상보 비트 라인(/BL)이 된다. 그리고 정보의 독출을 위하여 선택되는 메모리 셀이 데이터 라인(120)에 연결되어 있으면, 데이터 라인(120)이 비트 라인(BL)이 되고 데이터 라인(110)은 상보 비트 라인(/BL)이 된다.
등화 및 프리차지 수단(130)은 데이터 라인들(110,120) 사이에 연결되어 있고, 등화 제어 신호(PEQ)에 의해서 제어되어, 데이터 라인들(110,120)을 프리차지 기간 동안 등화 전압(VBL)으로 등화 및 프리차지시킨다. 그리고 등화 및 프리차지 수단(130)은 비트 라인(BL)으로 작용하는 데이터 라인이 차지 쉐어링을 하게되면, 데이터 라인들(110,120)을 플로팅(Floating)시킨다.
센스 증폭부(150)는 센싱 제어 신호(PIS)에 의해서 제어되어, 데이터 라인들(110,120)의 레벨 차이를 감지하여 증폭시킨다.
이와 같은 메모리 장치에 있어서, 데이터의 기입 동작은, 외부에서 인가된 어드레스의 조합으로 원하는 메모리 셀의 위치를 찾고, 어드레스와 동시에 입력되는 데이터를 지정된 메모리 셀의 셀 커패시터에 차지로 바꾸어 저장함으로써 이루어지며, 반면 데이터를 독출해내는 동작은 메모리 셀에 저장되어있는 차지를 다시 전압으로 바꾸어 일련의 증폭과정을 거쳐 외부로 전달하는 과정을 통해서 이루어진다.
도 1을 참조하여, 원하는 메모리 셀에 저장되어 있는 데이터를 독출하는 동작의 과정을 설명하면 다음과 같다.
원하는 메모리 셀에 저장되어 있는 차지(Charge)를 전압으로 변환시기 전에 데이터 라인들(110,120)은 프리차지 기간 동안 등화 및 프리차지 수단(130)에 의해서 등화 전압(VBL)으로 등화 및 프리차지된다.
로우 어드레스 스트로우브 신호(RAS)에 따라, 해당되는 메모리 셀의 셀 트랜지스터 워드 라인이 구동되면, 등화 제어 신호(PEQ)는 등화 및 프리차지 수단(130)을 디스에이블시키므로써 프리차지 되어 있는 데이터 라인들(110,120)을 플로팅시킨다.
원하는 메모리 셀이 어디에 연결되어 있느냐에 따라, 플로팅되어 있는 데이터 라인들(110,120) 중에서 하나는 비트 라인으로서 작용하여 메모리 셀에 저장되어 있는 차지를 쉐어링하여 메모리 셀의 노드의 전압(Vs) 레벨과 비트 라인으로서 작용하는 데이터 라인의 전압 레벨이 같아질 때까지 차지 쉐어링 동작을 수행한다.
차지 쉐어링 동작이 완료되면, 센스 증폭부(150)는 센싱 제어 신호(PIS)의 제어 하에, 데이터 라인들(110,120)의 전위 차이를 감지하여 이를 증폭하여 출력하고, 또한 이는 일련의 증폭과정을 거치고 나서 외부로 전달된다.
도 2는 상기 도 1에 도시된 비트 라인 제어 회로의 각 신호들의 타이밍도이다.
등화 신호(PEQ)는 프리차지 기간 동안 액티브되어 있다.
프리차지 기간 후에 등화 신호(PEQ)는 등화 및 프리차지 수단(130)을 디스에이블시키어, 등화 전압(VBL)으로 프리차지 되어 있는 데이터 라인들(110,120)을 플로팅시킨다.
로우 어드레스 스트로우브 신호(RAS)에 따라 해당되는 워드 라인을 구동하기 위하여 구동 신호(PIX)가 액티베이션되면, 데이터 라인들(110,120) 중에서 해당되는(구동되는 워드라인에 의해서 엑세스되는) 메모리 셀이 연결되어 있는 데이터 라인은 해당되는 메모리 셀과 차지 쉐어링을 시작한다(도 2의 t1 참조).
소정의 기간 후에, 즉 차지 쉐어링에 의해서 데이터 라인과 메모리 셀의 전위가 동일해 질 때까지의 충분한 기간 후에(도 2의 t2 참조), 센싱 제어 신호(PIS)는 액티브되어 센스 증폭부(150)를 인에이블시킨다.
이와 같이, 종래의 비트 라인 제어 회로에 있어서, 비트 라인으로 작용하는 데이터 라인이 해당되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인으로 작용하는 데이터 라인은 등화 전압(VBL)으로 프리차지 되어 있는 상태에서 플로팅되어 있다. 따라서, 차지 쉐어링 동안(도 2의 t1과 t2 사이의 기간 동안) 비트 라인으로 작용하는 데이터 라인과 상보 비트 라인으로 작용하는 데이터 라인 사이에 커플링 현상(Coupling Effect)이 일어난다. 즉 비트 라인으로 작용하는 데이터 라인이 해당되는 메모리 셀과의 차지 쉐어링에 의해서 그 레벨이 변화하는 것에 따라서, 상보 비트 라인으로 작용하는 데이터 라인의 레벨도 따라 변화하게 된다. 결과적으로, 차지 쉐어링이 일어난 후의 데이터 라인들의 레벨 차이가 센스 증폭부에 의해서 감지될 수 있는 소정의 값보다 작아지게 되어, 데이터의 정확한 독출이 어렵게된다.
더욱이, 메모리 셀의 집적도가 점차로 고 집적화 되어감에 따라 비트 라인 및 상보 비트 라인으로 작용하는 데이터 라인들의 간격이 더욱 조밀해지고 있다. 뿐만 아니라, 최근에는 매립형(Embedded) 메모리 장치라는 개념이 도입되어, ASIC 분야의 회로와 DRAM의 회로를 단일 칩 상에 제조하게 되었다. 따라서, 비트 라인 및 상보 비트 라인으로 작용하는 데이터 라인들의 물질층으로서 기존에 사용되었던 폴리(Ploy) 층을 대신하여 메탈(Metal) 층이 사용되고 있다. 이에 따라, 비트 라인 및 상보 비트 라인으로 작용하는 데이터 라인들의 수직선 상에서 위치하는 높이들(Vertical Height)이 높아져서, 비트 라인 및 상보 비트 라인으로 작용하는 데이터 라인들의 커플링 커패시터의 용량이 증가되고, 비트 라인 및 상보 비트 라인으로 작용하는 데이터 라인들의 커플링 현상(Coupling Effect)은 더욱 심해져서, 센스 증폭부에 의한 센싱 동작에 악영향을 미치게 되었다.
도 3은 도 1의 종래의 비트 라인 제어 회로에 있어서, 비트 라인과 상보 비트 라인 사이에 발생하는 커플링 현상을 설명하기 위한 동작 시뮬레이션의 결과를 도시하고 있다. 여기서, 세로축은 전압 레벨을 나타내고 가로축은 시간을 나타내고 있다. 참조 부호 160과 170은 각각 비트 라인과 상보 비트 라인의 전위 값들을 도시하고 있다. 그리고, t1은 차지 쉐어링이 시작되는 시간을 나타내고, t2는 센스 증폭부에 의해서 센싱 및 증폭 동작이 일어나기 시작하는 시간을 나타내고 있다.
도 3을 참조하면, 차지 쉐어링이 일어나기 전 즉 프리차지 기간 동안 비트 라인과 상보 비트 라인은 등화 전압(VBL)으로 프리차지 되어 있다. 그리고 차지 쉐어링 기간 동안(t1과 t2 사이), 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하여 전위가 VH로 변화하는 동안 상보 비트 라인도 따라서 비트 라인과의 커플링 현상에 의해서 그 전위가 VHB로 변화하여, 차지 쉐어링 기간이 끝난 후에, 비트 라인과 상보 비트 라인 사이의 전위 차이(VH-VHB)는 센스 증폭부에서 충분히 감지할 수 있는 소정의 값보다(VH-VBL) 작아지게 된다. 따라서, 데이터의 정확한 독출이 어렵게 된다.
따라서, 본 발명은 반도체 메모리 장치에 있어서, 차지 쉐어링 시의 비트 라인과 상보 비트 라인 사이의 커플링 현상을 상쇄하기 위한 비트 라인 제어 회로를 제공하는 데 있다.
본 발명의 다른 목적은 반도체 메모리 장치에 있어서, 차지 쉐어링 시의 비트 라인과 상보 비트 라인 사이의 커플링 현상을 상쇄하기 위한 비트 라인 제어 방법을 제공하는 데 있다.
도 1은 종래의 비트 라인 제어 회로를 나타내는 회로도.
도 2는 상기 도 1에 도시된 비트 라인 제어 회로의 각 신호들의 타이밍도.
도 3은 상기 도 1에 도시된 비트 라인 제어 회로의 시뮬레이션 결과를 도시한 도면.
도 4는 본 발명에 따른 비트 라인 제어 회로의 제 1 실시예를 도시한 회로도.
도 5는 상기 도 4에 도시된 프리차지 제어 수단의 제 1 실시예를 도시한 회로도.
도 6은 상기 도 5에 도시된 프리차지 제어 수단의 각 신호들의 타이밍도.
도 7은 상기 도 4에 도시된 프리차지 제어 수단의 제 2 실시예를 도시한 회로도.
도 8은 상기 도 7에 도시된 프리차지 제어 수단의 각 신호들의 타이밍도.
도 9는 본 발명에 따른 비트 라인 제어 회로의 제 2 실시예를 도시한 회로도.
도 10은 상기 도 9에 도시된 비트 라인 인식 회로를 도시한 회로도.
도 11a는 상기 도 10에 있어서 로우 어드레스의 최하위 비트가 기수일 경우의 동작을 설명하기 위한 각 신호들의 타이밍도.
도 11b는 도 10에 있어서 로우 어드레스의 최하위 비트가 우수일 경우의 동작을 설명하기 위한 각 신호들의 타이밍도.
도 12는 상기 도 10에 도시된 비트 라인 인식 회로의 시뮬레이션 결과를 도시한 도면.
도 13은 본 발명에 따른 비트 라인 제어 방법의 제1 실시예의 흐름도.
도 14는 본 발명에 따른 비트 라인 제어 방법의 제 2 실시예의 흐름도.
도면의 자세한 부호에 대한 설명
VDD,GND: 전원 단자들, PEQ: 등화 제어 신호
Vs: 셀 노드 전위, PIS: 센싱 제어 신호,
RAS: 로우 어드레스 스트로우브 신호, VBL: 등화 전압
PIX: 워드 라인 제어 신호, BL: 비트 라인
/BL: 상보 비트 라인, PEQL,PEQH,PEQ1,PEQ2: 제어 신호들.
상기 목적을 달성하기 위하여 본 발명에 따른 비트 라인 제어 회로는 비트 라인, 상보 비트 라인, 등화 전원 라인, 제 1 프리차지 수단, 및 제 2 프리차지 수단을 구비하는 것을 특징으로 한다.
등화 전원 라인은 등화 전원을 공급한다.
제 1 프리차지 수단은 등화 전원 라인과 비트 라인 사이에 연결되어 있고, 제 1 프리차지 제어 신호에 의해서 제어되어, 프리차지 기간 동안 비트 라인을 등화 전압으로 프리차지시키고, 차지 쉐어링 기간에는 디스에이블되어 비트 라인을 플로팅시킨다.
제 2 프리차지 수단은 등화 전원 라인과 상보 비트 라인 사이에 연결되어 있고, 제 2 프리차지 제어 신호에 의해서 제어되어, 프리차지 및 차지 쉐어링 기간 동안 상보 비트 라인을 등화 전압으로 프리차지시킨다.
상기 다른 목적을 달성하기 위한 비트 라인 제어 방법은 프리차지 단계, 비트 라인 플로팅단계, 차지 쉐어링 단계, 및 상보 비트 라인 플로팅 단계를 구비하는 것을 특징으로 한다.
프리차지 단계는 비트 라인과 상보 비트 라인을 소정의 동일한 레벨로 프리차지시킨다.
비트 라인 플로팅단계는 프리차지 단계 후에 비트 라인을 플로팅시킨다.
차지 쉐어링 단계는 비트 라인 플로팅 단계 후에, 해당되는 메모리 셀의 워드 라인이 인에이블되면, 플로팅되어 있는 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 한다.
상보 비트 라인 플로팅 단계는 차지 쉐어링 단계 후 상보 비트 라인을 플로팅시킨다.
이어서, 첨부한 도면을 참조하여 본 발명에 대하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 비트 라인 제어 회로의 제 1 실시예를 도시한 회로도를 나타내고 있다.
도 4를 참조하면, 본 발명의 제 1 실시예에 따른 비트 라인 제어 회로는 비트 라인(200), 상보 비트 라인(210), 등화 전원 라인(220), 프리차지 제어 수단(230), 프리차지 수단들(240,250), 등화 수단(260), 메모리 셀 어레이(280), 및 센스 증폭부(290)를 구비한다.
등화 전원 라인(220)은 등화 신호(VBL)를 공급한다.
프리차지 제어 수단(230)은 프리차지 수단들(240,250)을 제어하는 제어 신호들(PEQO,PEQL)을 발생시킨다. 여기서, 제어 신호(PEQL)는 프리차지 기간 동안 프리차지 수단(240)을 인에이블시킨다. 그리고 제어 신호(PEQH)는 프리차지 기간 및 차지 쉐어링 기간 동안 프리차지 수단(250)을 인에이블시킨다.
프리차지 수단(240)은 드레인과 소오스가 비트 라인(200)과 등화 전원 라인(220)에 각각 연결되어 있고, 게이트로부터 제어 신호(PEQL)를 입력하는 NMOS 트랜지스터로서 구성되어 있다. 프리차지 수단(240)은 제어 신호(PEQL)에 따라 프리차지 기간 동안 비트 라인(200)을 등화 전압(VBL)으로 프리차지시킨다.
프리차지 수단(250)은 드레인과 소오스가 등화 전원 라인(220)과 상보 비트 라인(210)에 각각 연결되어 있고, 게이트로부터 제어 신호(PEQH)를 입력하는 NMOS 트랜지스터로서 구성되어 있다. 프리차지 수단(250)은 제어 신호(PEQH)에 따라 프리차지 기간 및 차지 쉐어링 기간 동안 상보 비트 라인(210)을 등화 전압(VBL)으로 프리차지시킨다.
등화 수단(260)은 등화 제어 신호(PEQ)에 의해서 제어되어, 프리차지 기간 동안 비트 라인(200)과 상보 비트 라인(210)의 레벨을 등화 전압(VBL)으로 등화시킨다. 여기서 등화 제어 신호(PEQ)는 프리차지 기간 동안만 액티브되는 신호이다.
메모리 셀 어레이(280)는 데이터를 저장하기 위한 메모리 셀들을 포함하며, 메모리 셀들에 저장되어 있는 데이터들은 메모리 셀들을 지정하는 어드레스에 의해서 엑세스된다. 메모리 셀들을 지정하는 어드레스들은 외부로부터 인가되며, 어드레스들에 의해서 엑세스되는 메모리 셀들은 비트 라인(200)에 연결되어 있다.
센스 증폭기(290)는 센싱 기간 동안 비트 라인(200)과 상보 비트 라인(210)의 레벨 차이를 감지하여 이를 증폭한다.
도 5는 상기 도 4에 도시된 프리차지 제어 수단(230)의 제 1 실시예를 도시한 회로도이다.
도 5를 참조하면, 프리차지 제어 수단(230)의 일실시예에 따른 회로는 인버터(302), NAND 게이트(304), 및 지연 회로(306)로서 구성되어 있다.
인버터(302)는 등화 제어 신호(PEQ)를 입력하여, 이를 반전하여 출력한다.
지연 회로(306)는 등화 제어 신호(PEQ)를 소정의 기간 지연시킨다. 여기서 소정의 기간은 비트 라인(200))의 전위 레벨이 엑세스되는 메모리 셀과의 차지 쉐어링에 의해서 엑세스되는 메모리 셀의 전위 레벨과 동일하게 되는 기간, 즉 차지 쉐어링 기간에 해당한다.
NAND 게이트(304)는 인버터(302)와 지연 회로(306)로부터의 출력들을 입력하여, 인버터(302)와 지연 회로(306)로부터의 출력들이 모두 하이 레벨인 경우에만 로우 레벨의 신호를 출력한다.
도 6은 상기 도 5에 도시된 프리차지 제어 수단(230)의 각 신호들의 타이밍도이다.
도 5와 도 6으로부터 알 수 있는 바와 같이, 프리차지 제어 수단(230)의 일실시예에 따른 회로는, 등화 제어 신호(PEQ)를 그대로 프리차지 수단(240)을 제어하는 제어 신호(PEQL)로서 출력한다. 그리고, 등화 제어 신호(PEQ)를 소정의 기간, 즉 차지 쉐어링 기간 동안 지연시키고 또한 이의 라이징 에지(Rising Edge)를 등화 제어 신호(PEQ)의 라이징 에지에 동기시켜 제어 신호(PEQH)로서 출력한다. 등화 제어 신호(PEQ)는 프리차지 기간 동안만 액티브되어 있는 신호이다. 따라서, 제어 신호(PEQL)는 프리차지 기간 동안만 액티브되어 프리차지 수단(240)을 인에이블시키고 비트 라인(200)을 등화 전압(VBL)으로 프리차지시킨다. 그리고, 제어 신호(PEQH)는 프리차지 기간 및 차지 쉐어링 기간 동안 액티브되어 프리차지 수단(250)을 인에이블시키고 상보 비트 라인(210)을 등화 전압(VBL)으로 프리차지시킨다. 그러므로, 비트 라인(200)이 엑세스되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인
(210)은 제어 신호(PEQH)에 의해서 지속적으로 등화 전압(VBL)으로 프리차지되므로, 비트 라인(200)과 상보 비트 라인(210) 사이에 발생하는 차지 커플링 효과를 상쇄시킬 수 있다.
도 7은 상기 도 4에 도시된 프리차지 제어 수단(230)의 제 2 실시예를 도시한 회로도를 나타내고 있다.
도 7을 참조하면, 프리차지 제어 수단(230)의 다른 일실시예에 따른 회로는 인버터(402), NAND 게이트(404), 및 지연 회로(406)로서 구성되어 있다.
인버터(402)는 등화 제어 신호(PEQ)를 입력하여, 이를 반전하여 출력한다.
지연 회로(406)는 워드 라인 제어 신호(PIX)를 소정의 기간 지연시킨다. 워드 라인 제어 신호(PIX)는 로우 어드레스 스트로우브 신호(RASB)에 따라, 엑세스되는 메모리 셀을 구동하는 워드 라인을 인에이블시키기 위하여 액티베이션되는 신호이다. 여기서 소정의 기간은 비트 라인(200)의 전위 레벨이 차지 쉐어링에 의해서 엑세스되는 메모리 셀의 전위 레벨과 동일하게 되는 기간, 즉 차지 쉐어링 기간에 해당한다.
NAND 게이트(404)는 인버터(402)와 지연 회로(406)로부터의 출력들을 입력하여, 인버터(402)와 지연 회로(406)로부터의 출력들이 모두 하이('H') 레벨인 경우에만 로우('L') 레벨의 신호를 출력한다.
도 8은 상기 도 7에 도시된 프리차지 제어 수단(230)의 각 신호들의 타이밍도이다.
도 7과 도 8로부터 알 수 있는 바와 같이, 프리차지 제어 수단(230)의 다른 실시예에 따른 회로는, 등화 제어 신호(PEQ)를 그대로 프리차지 수단(240)을 제어하는 제어 신호(PEQL)로서 출력한다. 그리고, 워드 라인 제어 신호(PIX)를 소정의 기간, 즉 차지 쉐어링 기간 동안 지연시키고 또한 이를 반전 시켜 제어 신호(PEQH)로서 출력한다. 워드 라인 제어 신호(PIX)는 로우 어드레스 스트로우브 신호(RASB)에 따라, 엑세스되는 메모리 셀을 구동하는 워드 라인을 인에이블시키기 위하여 액티브되는 신호이다. 따라서, 제어 신호(PEQL)는 프리차지 기간 동안만 액티브되어 프리차지 수단(240)을 인에이블시키고 비트 라인(200)을 등화 전압(VBL)으로 프리차지시킨다. 그리고, 제어 신호(PEQH)는 프리차지 기간 및 차지 쉐어링 기간 동안 액티브되어 프리차지 수단(250)을 인에이블시키고 상보 비트 라인(210)을 등화 전압(VBL)으로 프리차지시킨다. 그러므로, 비트 라인(200)이 엑세스되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인(210)은 제어 신호(PEQH)에 의해서 지속적으로 등화 전압(VBL)으로 프리차지되므로, 비트 라인(200)과 상보 비트 라인(210) 사이에 발생하는 차지 커플링 효과를 상쇄시킬 수 있다.
도 9는 본 발명에 따른 비트 라인 제어 회로의 제 2 실시예를 도시한 회로도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 비트 라인 제어 회로는 데이터 라인들(500,510), 등화 전원 라인(520), 비트 라인 인식 회로(530), 프리차지 수단들(540,550), 등화 수단(560), 등화 수단 제어 회로(565), 메모리 셀 어레이들(570,580), 및 센스 증폭부(590)를 구비한다.
데이터 라인들(500,510)은 엑세스되는 메모리 셀의 연결 상태에 따라 비트 라인으로 동작하거나, 상보 비트 라인으로 동작한다. 즉 엑세스되는 메모리 셀이 데이터 라인(500)에 연결되어 있는 경우에는, 데이터 라인(500)이 비트 라인으로 동작하고, 데이터 라인(510)은 상보 비트 라인으로 동작한다. 그리고, 엑세스되는 메모리 셀이 데이터 라인(510)에 연결되어 있는 경우에는, 데이터 라인(510)이 비트 라인으로 동작하고, 데이터 라인(500)은 상보 비트 라인으로 동작한다.
등화 전원 라인(520)은 등화 전압(VBL)을 공급한다.
비트 라인 인식 회로(530)는 프리차지 수단들(540,550)을 제어하는 제어 신호들(PEQ1,PEQ2)을 발생시킨다.
프리차지 수단(540)은 제어 신호(PEQ1)에 의해서 제어되어, 데이터 라인(500)이 비트 라인으로 동작하는 경우에는 프리차지 기간 동안, 그리고 데이터 라인(500)이 상보 비트 라인으로 동작하는 경우에는 프리차지 기간 및 차지 쉐어링 기간 동안, 데이터 라인(500)을 등화 전압(VBL)으로 프리차지시킨다.
프리차지 수단(550)은 제어 신호(PEQ2)에 의해서 제어되어, 데이터 라인(510)이 비트 라인으로 동작하는 경우에는 프리차지 기간 동안, 그리고 데이터 라인(510)이 상보 비트 라인으로 동작하는 경우에는 프리차지 기간 및 차지 쉐어링 기간 동안, 데이터 라인(510)을 등화 전압(VBL)으로 프리차지시킨다.
등화 수단(560)은 프리차지 기간 동안 데이터 라인들(500,510)을 등화 전압(VBL)으로 등화시킨다.
등화 수단 제어 회로(565)는 등화 수단(560)을 프리차지 기간 동안만 액티브시키는 제어 신호(PPEQ)를 발생시킨다. 따라서, 제어 신호(PPEQ)는 제어 신호들(PEQ1,PEQ2) 중에서 어느 하나라도 로우('L') 레벨이 되면 로우('L') 레벨이 되는 신호이다.
메모리 셀 어레이들(570,580)은 메모리 셀의 로우 어드레스에 따라 데이터 라인들(500,510)에 각각 연결되어 있다. 여기서, 폴드(Fold)구조를 가지는 메모리 장치의 경우를 고려한다. 즉, 메모리 셀 어레이(500)는 데이터 라인(500)에 접속되어 있으며 로우 어드레스의 최하위 비트가 기수인 메모리 셀들로서 구성되어 있고, 메모리 셀 어레이(510)는 데이터 라인(510)에 접속되어 있으며 로우 어드레스의 최하위 비트가 우수인 메모리 셀들로서 구성되어 있다. 여기서, 참조 부호 581은 도시되어 있는 메모리 셀들의 로우 어드레스들의 최하위 비트들의 값을 나타내고 있다.
센스 증폭부(590)는 센싱 제어 신호(PIS)에 의해서 제어되어, 센싱 기간 동안 데이터 라인들(500,510)의 레벨 차이를 감지하여 이를 증폭하여 출력한다.
도 10은 상기 도 9에 도시된 비트 라인 인식 회로(530)의 일 실시예를 도시한 회로도를 나타내고 있다. 여기서, 데이터 라인(500)에 연결되어 있는 메모리 셀 어레이(570)는 로우 어드레스의 최하위 비트가 기수인 메모리 셀들로서 구성되어 있고, 데이터 라인(510)에 연결되어 있는 메모리 셀 어레이(580)는 로우 어드레스의 최하위 비트가 우수인 메모리 셀들로서 구성되어 있는 경우를 고려한다.
도 10을 참조하면, 비트 라인 인식 수단(530)의 일실시예에 따른 회로는 인버터들(602,604,606,608), NAND 게이트들(612,614,616,618), 및 지연 회로(620)를 구비한다.
인버터(602)는 등화 제어 신호(PEQ)를 입력하여 이를 반전하여 출력한다. 여기서 등화 제어 신호(PEQ)는 프리차지 기간 동안만 액티브되어 있는 신호이다.
인버터(604)는 엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)를 입력하여 이를 반전하여 출력한다.
NAND 게이트(612)는 인버터(604)와 인버터(602)로부터 출력되는 신호들을 입력하여 입력된 신호들이 모두 하이('H') 레벨인 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(614)는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)와 인버터(602)로부터 출력되는 신호들을 입력하여 입력된 신호들이 모두 하이('H') 레벨인 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
지연 회로(620)는 워드 라인 제어 신호(PIX)를 입력하여 이를 소정의 기간 동안 지연시키고 또한 반전하여 출력한다. 워드 라인 제어 신호(PIX)는 로우 어드레스 스트로우브 신호(RASB)에 따라, 엑세스되는 메모리 셀을 구동하는 워드 라인을 인에이블시키기 위하여 액티베이션되는 신호이다. 여기서 소정의 기간은 비트 라인으로 동작하는 데이터 라인의 전위 레벨이 차지 쉐어링에 의해서 엑세스되는 메모리 셀의 전위 레벨과 동일하게 되는 기간, 즉 차지 쉐어링 기간에 해당한다.
NAND 게이트(616)는 NAND 게이트(612)와 지연 회로(620)로부터 출력되는 신호들을 입력하여, 입력된 신호들 모두가 하이('H') 레벨인 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
NAND 게이트(618)는 NAND 게이트(614)와 지연 회로(620)로부터 출력되는 신호들을 입력하여, 입력된 신호들 모두가 하이('H') 레벨인 경우에만 로우('L') 레벨이 되는 신호를 출력한다.
인버터(606)는 NAND 게이트(616)의 출력을 입력하여 이를 반전하여 제어 신호(PEQ1)로서 출력한다.
인버터(608)는 NAND 게이트(618)의 출력을 입력하여 이를 반전하여 제어 신호(PEQ2)로서 출력한다.
도 11a와 도 11b는 상기 도 10에 도시된 비트 라인 인식 회로의 동작을 설명하기 위한 여러 신호들의 타이밍도를 나타내고 있다. 도 11a는 엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)가 기수인 경우를 나타내고 있고, 도 11b는 엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)가 우수인 경우를 나타내고 있다.
도 10과 11로부터 알 수 있는 바와 같이, 비트 라인 인식 수단(530)의 일실시예에 따른 회로는, 엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)에 따라, 데이터 라인들(500,510) 중에서 어느 것이 비트 라인 혹은 상보 비트 라인으로 동작하는 지를 인식하고, 그에 따라 프리차지 수단들(540,550)을 제어하는 제어 신호들(PEQ1,PEQ2)을 발생한다.
엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)가 기수인 경우에는, 데이터 라인(500)이 비트 라인으로서 동작하고, 데이터 라인(510)이 상보 비트 라인으로 동작하게 된다. 따라서, 도 11a로부터 알 수 있는 바와 같이, 등화 제어 신호(PEQ)를 그대로 프리차지 수단(540)을 제어하는 제어 신호(PEQ1)로서 출력한다. 그리고, 워드 라인 제어 신호(PIX)를 소정의 기간, 즉 차지 쉐어링 기간만큼 지연시키고 또한 이를 반전 시켜, 프리차지 수단(550)을 제어하는 제어 신호(PEQ2)로서 출력한다. 등화 제어 신호(PEQ)는 프리차지 기간만 액티브되는 신호이고, 워드 라인 제어 신호(PIX)는 로우 어드레스 스트로우브 신호(RASB)에 따라, 엑세스되는 메모리 셀을 구동하는 워드 라인을 인에이블시키기 위하여 액티브되는 신호이다. 따라서, 제어 신호(PEQ1)는 프리차지 기간 동안만 액티브되어 프리차지 수단(540)을 인에이블시키고 데이터 라인(500)을 등화 전압(VBL)으로 프리차지시킨다. 그리고, 제어 신호(PEQ2)는 프리차지 기간 및 차지 쉐어링 기간 동안 액티브되어 프리차지 수단(550)을 인에이블시키고 데이터 라인(510)을 등화 전압(VBL)으로 프리차지시킨다. 그러므로, 비트 라인으로 동작하는 데이터 라인(500)이 엑세스되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인으로 동작하는 데이터 라인(510)은 제어 신호(PEQ2)에 의해서 지속적으로 등화 전압(VBL)으로 프리차지되므로, 데이터 라인(500)과 데이터 라인(510) 사이에 발생하는 차지 커플링 효과를 상쇄시킬 수 있다.
엑세스되는 메모리 셀의 로우 어드레스의 최하위 비트(RA0)가 우수인 경우에는, 데이터 라인(510)이 비트 라인으로서 동작하고, 데이터 라인(500)이 상보 비트 라인으로 동작하게 된다. 따라서, 도 11b로부터 알 수 있는 바와 같이, 등화 제어 신호(PEQ)를 그대로 프리차지 수단(550)을 제어하는 제어 신호(PEQ2)로서 출력한다. 그리고, 워드 라인 제어 신호(PIX)를 소정의 기간, 즉 차지 쉐어링 기간만큼 지연시키고 또한 이를 반전 시켜, 프리차지 수단(540)을 제어하는 제어 신호(PEQ1)로서 출력한다. 따라서, 제어 신호(PEQ2)는 프리차지 기간 동안만 액티브되어 프리차지 수단(550)을 인에이블시키고 데이터 라인(510)을 등화 전압(VBL)으로 프리차지시킨다. 그리고, 제어 신호(PEQ1)는 프리차지 기간 및 차지 쉐어링 기간 동안 액티브되어 프리차지 수단(540)을 인에이블시키고 데이터 라인(500)을 등화 전압(VBL)으로 프리차지시킨다. 그러므로, 비트 라인으로 동작하는 데이터 라인(510)이 엑세스되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인으로 동작하는 데이터 라인(500)은 제어 신호(PEQ1)에 의해서 지속적으로 등화 전압(VBL)으로 프리차지되므로, 데이터 라인(500)과 데이터 라인(510) 사이에 발생하는 차지 커플링 효과를 상쇄시킬 수 있다.
도 12는 도 9의 동작 시뮬레이션 결과를 도 3에 도시되어 있는 종래의 경우와 비교하여 도시하고 있다. 여기서, 세로축은 전압 레벨을 나타내고 가로축은 시간을 나타내고 있다. 참조 부호 160과 170은 종래의 비트 라인 제어 방식의 시뮬레이션 결과인 비트 라인과 상보 비트 라인의 전위 값들을 각각 도시하고 있다. 그리고, 참조 부호 650과 660은 도 9의 본 발명에 의한 비트 라인 제어 방식의 시뮬레이션 결과인 비트 라인과 상보 비트 라인의 전위 값들을 각각 도시하고 있다. t1은 차지 쉐어링이 시작되는 시간을 나타내고, t2는 센스 증폭부에 의해서 센싱 및 증폭 동작이 일어나기 시작하는 시간을 나타내고 있다.
도 12를 참조하면, 차지 쉐어링이 일어나기 전 즉 프리차지 기간동안 비트 라인으로 동작하는 데이터 라인과 상보 비트 라인으로 동작하는 데이터 라인은 등화 전압(VBL)으로 프리차지 되어 있다. 그리고 차지 쉐어링 기간 동안(t1과 t2 사이), 비트 라인으로 동작하는 데이터 라인이 해당되는 메모리 셀과 차지 쉐어링을 하여 전위가 VHN로 변화하는 동안 상보 비트 라인으로 동작하는 데이터 라인은 대응되는 프리차지 수단에 의해서 계속 등화 전압(VBL)으로 프리차지된다. 따라서 차지 쉐어링 기간이 끝난 후에, 데이터 라인들(500,510) 사이의 전위 차이(VHN-VBL)는 센스 증폭부에서 충분히 감지할 수 있는 소정의 값을 유지하게 된다. 따라서, 비트 라인과 상보 비트 라인으로 동작하는 데이터 라인들(500,510) 사이에 발생하는 커플링 현상의 영향을 받지 않게 되므로, 데이터의 정확한 독출이 가능하게 된다.
도 13은 본 발명에 따른 비트 라인 제어 방법의 제1 실시예의 흐름도이다.
도 13을 참조하면, 본 발명의 제 1 실시예에 따른 비트 라인 제어 방법은 비트 라인, 상보 비트 라인을 구비하는 반도체 메모리 장치에 있어서, 프리차지 단계(710), 비트 라인 플로팅 단계(720), 차지 쉐어링 단계(730), 상보 비트 라인 플로팅 단계(740), 및 센싱 증폭 단계(750)를 구비한다.
프리차지 단계(710)는 비트 라인과 상보 비트 라인을 소정의 동일한 레벨, 즉 등화 전압(VBL)으로 프리차지시킨다.
비트 라인 플로팅 단계(720)는 프리차지 단계(710) 후에 비트 라인을 플로팅시킨다.
차지 쉐어링 단계(730)는 비트 라인 플로팅 단계(720) 후에, 해당되는 메모리 셀의 워드 라인을 인에이블하고, 플로팅되어 있는 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하게 한다.
상보 비트 라인 플로팅 단계(740)는 차지 쉐어링 단계(730) 후 상보 비트 라인을 플로팅시킨다.
센스 증폭 단계(750)는 반전 비트 플로팅 단계(740) 후에 비트 라인과 상기 상보 비트 라인의 레벨의 차이를 감지하여 증폭시킨다.
이와 같이 상보 비트 라인의 레벨을 프리차지 상태로부터 플로팅시키는 만전 비트 라인 플로팅 단계(740)를 차지 쉐어링 단계(730) 후에 수행하므로써 차지 쉐어링 단계(730)에서 발생하는 비트 라인과 상보 비트 라인의 커플링 현상을 상쇄시킬 수 있다. 즉 차지 쉐어링 단계(730) 후에 비트 라인의 전위 레벨과 상보 비트 라인의 전위 레벨이 센스 증폭 단계(750)에서 충분히 감지 할 수 있는 소정의 값을 그대로 유지할 수 있으므로 데이터의 정확한 독출이 가능하게 되는 것이다.
도 14는 본 발명에 따른 비트 라인 제어 방법의 제2 실시예의 흐름도이다.
도 14를 참조하면, 본 발명의 제 2 실시예에 따른 비트 라인 제어 방법은, 제 1 데이터 라인, 제 2 데이터 라인, 제 1 프리차지 수단, 제 2 프리차지 수단, 및 등화기를 구비하는 반도체 메모리 장치에 있어서, 프리차지 단계(810), 비트 라인 인식 단계(820), 비트 라인 플로팅 단계(830), 차지 쉐어링 단계(840), 상보 비트 라인 플로팅 단계(850), 및 센스 증폭 단계(860)를 구비한다.
프리차지 단계(810)는 제 1 프리차지 장치, 제 2 프리차지 장치, 및 등화기에 의하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 소정의 레벨로 프리차지하고 등화시킨다.
비트 라인 인식 단계(820)는 로우 어드레스 스트로우브 신호(RASB)에 따라, 입력되는 로우 어드레스 정보에 의해서 제 1 데이터 라인과 제 2 데이터 라인 중에서 하나를 비트 라인으로 지정하고 나머지 하나를 상보 비트 라인으로 지정한다. 즉 예를 들면, 폴드(Folded) 구조의 반도체 메모리 장치에 대하여, 비트 라인 인식 단계(820)는, 메모리 셀의 로우 어드레스의 최하위 비트가 기수이면, 상기 제 1 데이터 라인을 비트 라인으로 지정하고, 상기 제 2 데이터 라인을 상보 비트 라인으로 지정한다. 그리고, 메모리 셀의 로우 어드레스의 최하위 비트가 우수이면, 상기 제 2 데이터 라인을 비트 라인으로 지정하고, 상기 제 1 데이터 라인을 상보 비트 라인으로 지정한다.
비트 라인 플로팅 단계(830)는 비트 라인으로 지정된 데이터 라인을 플로팅시킨다.
차지 쉐어링 단계(840)는 비트 라인 플로팅 단계(830) 후에, 해당되는 메모리 셀의 워드 라인이 인에이블하여, 플로팅되어 있는 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하게 한다.
상보 비트 라인 플로팅 단계(850)는 차지 쉐어링 단계(840) 후 상보 비트 라인으로 지정된 데이터 라인을 플로팅시킨다.
센스 증폭 단계(860)는 반전 비트 플로팅 단계 후에 비트 라인과 상보 비트 라인의 레벨의 차이를 감지하여 증폭시킨다.
이와 같이 상보 비트 라인의 레벨을 프리차지 상태로부터 플로팅시키는 만전 비트 라인 플로팅 단계(850)를 차지 쉐어링 단계(840) 후에 수행하므로써 차지 쉐어링 단계(840)에서 발생하는, 비트 라인으로 동작하는 데이터 라인과 상보 비트 라인으로 동작하는 데이터 라인의 커플링 현상을 상쇄시킬 수 있다. 즉 차지 쉐어링 단계(840) 후에 비트 라인으로 동작하는 데이터 라인의 전위 레벨과 상보 비트 라인으로 동작하는 데이터 라인의 전위 레벨이 센스 증폭 단계(860)에서 충분히 감지 할 수 있는 소정의 값을 그대로 유지할 수 있으므로 데이터의 정확한 독출이 가능하게 되는 것이다.
본 발명은 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하는 동안 상보 비트 라인의 레벨을 계속하여 소정의 레벨로 프리차지시킴으로써, 차지 쉐어링기간동안 발생하는 비트 라인과 상보 비트 라인 사이의 커플링 현상을 상쇄시키는 효과를 가진다. 따라서, 차지 쉐어링 후에 비트 라인의 전위 레벨과 상보 비트 라인의 전위 레벨의 차이가 센스 증폭기에 의해서 충분히 감지 할 수 있는 소정의 값을 그대로 유지할 수 있게 되어, 데이터의 정확한 독출이 가능한 효과를 가진다.

Claims (28)

  1. 반도체 메모리 장치에 있어서,
    비트 라인 및 상보 비트 라인;
    등화 전압이 공급되는 등화 전원 라인;
    상기 등화 전원 라인과 상기 비트 라인 사이에 연결되어 있고, 프리차지 기간 동안 상기 비트 라인을 등화 전압으로 프리차지시키고, 차지 쉐어링 기간에는 디스에이블되어 상기 비트 라인을 플로팅시키는 제 1 프리차지 수단;
    상기 등화 전원 라인과 상기 상보 비트 라인 사이에 연결되어 있고, 프리차지 및 차지 쉐어링 기간 동안 상기 상보 비트 라인을 등화 전압으로 프리차지시키는 제 2 프리차지 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  2. 제 1 항에 있어서,
    상기 비트 라인과 상기 상보 비트 라인 사이에 연결되어 있고, 등화 신호에 의해서 제어되며, 상기 프리차지 기간 동안 액티브되어, 상기 비트 라인과 상기 상보 비트 라인의 레벨을 동일하게 유지시키는 등화기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  3. 제 2 항에 있어서, 상기 등화기는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  4. 제 1 항에 있어서,
    상기 비트 라인이 차지 쉐어링을 수행하고 난 뒤에, 상기 비트 라인과 상기 상보 비트 라인의 레벨 차이를 감지하여 증폭시키는 센스 증폭기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  5. 제 1 항에 있어서, 상기 제 1 프리차지 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  6. 제 1 항에 있어서, 상기 제 2 프리차지 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  7. 제 1 항에 있어서,
    상기 제 1 프리차지 수단을 제어하는 제 1 프리차지 제어 신호와 상기 제 2 프리차지 수단을 제어하는 제 2 프리차지 제어 신호를 발생시키는 제어 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  8. 제 7 항에 있어서, 상기 제어 수단은,
    상기 프리차지 기간 동안 액티브되는 등화 신호를 입력하여, 상기 등화 신호를 그대로 상기 제 1 프리차지 제어 신호로서 출력하는 제 1 프리차지 제어 신호 발생부; 및
    상기 등화신호를 소정의 기간동안 지연시키어 지연 신호를 발생하고 상기 지연 신호를 상기 등화 신호와 동기하여 액티베이션시켜 상기 제 2 프리차지 제어 신호로서 출력하는 제 2 프리차지 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  9. 제 7 항에 있어서, 상기 제어 수단은,
    상기 프리차지 기간 동안 액티브되는 등화 신호를 입력하여, 상기 등화 신호를 그대로 상기 제 1 프리차지 제어 신호로서 출력하는 제 1 프리차지 제어 신호 발생부; 및
    로우 어드레스 스트로우브 신호에 따라 해당되는 워드 라인을 구동하기 위해 발생되는 신호를 입력하여 상기 신호를 소정의 기간동안 지연시키어 지연 신호를 발생하고 상기 지연 신호의 반전 신호를 상기 제 2 프리차지 제어 신호로서 출력하는 제 2 프리차지 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  10. 반도체 메모리 장치에 있어서,
    제 1 데이터 라인;
    제 2 데이터 라인;
    등화 전압이 공급되는 등화 전원 라인;
    상기 등화 전원 라인과 상기 제 1 데이터 라인 사이에 연결되어 있고, 제 1 프리차지 제어 신호에 의해서 제어되어 상기 제 1 데이터 라인을 프리차지 기간 동안 프리차지시키는 제 1 프리차지 수단; 및
    상기 등화 전원 라인과 상기 제 2 데이터 라인 사이에 연결되어 있고, 제 2 프리차지 신호에 의해서 제어되어 상기 제 2 데이터 라인을 프리차지 기간 동안 프리차지시키는 제 2 프리차지 수단을 구비하고,
    상기 제 1 데이터 라인이 비트 라인이고 상기 제 2 데이터 라인이 상보 비트 라인인 경우에는, 차지 쉐어링 기간 동안 상기 제 1 프리차지 수단은 디스에이블되고, 상기 제 2 프리차지 수단은 인에이블되며,
    상기 제 2 데이터 라인이 비트 라인이고 상기 제 1 데이터 라인이 상보 비트 라인인 경우에는, 차지 쉐어링 기간 동안 상기 제 2 프리차지 수단은 디스에이블되고, 상기 제 1 프리차지 수단은 인에이블되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  11. 제 10 항에 있어서,
    상기 제 1 데이터 라인과 상기 제 2 데이터 라인 사이에 연결되어 있고, 등화 신호에 의해서 제어되며, 상기 프리차지 기간 동안 액티브되어, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인의 레벨을 동일하게 유지시키는 등화기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  12. 제 11 항에 있어서, 상기 등화기는 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  13. 제 10 항에 있어서,
    상기 제 1 데이터 라인 및 제 2 데이터 라인이 차지 쉐어링을 수행하고 난 뒤에, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인의 레벨 차이를 감지하여 증폭시키는 센스 증폭기를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  14. 제 10 항에 있어서, 상기 제 1 프리차지 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  15. 제 10 항에 있어서, 상기 제 2 프리차지 수단은 NMOS 트랜지스터로 구성되는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  16. 제 10 항에 있어서, 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 하나를 비트 라인으로 인식하여 선택하고 다른 하나를 상보 비트 라인으로 인식하여 선택하여, 해당되는 제어 신호들을 상기 제 1 프리차지 제어 신호와 상기 제 2 프리차지 제어 신호로서 출력하는 비트 라인 인식 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  17. 제 16 항에 있어서, 상기 비트 라인 인식 회로는,
    상기 비트 라인을 프리차지 기간 동안 프리차지시키고 차지 쉐어링 기간 동안에는 플로팅시키는 비트 라인 프리차지 신호와 상기 상보 비트 라인을 프리차지 기간 및 차지 쉐어링 기간 동안 프리차지시키는 상보 비트 라인 프리차지 신호를 발생하는 프리차지 제어 신호 발생부;
    상기 로우 어드레스에 따라 선택된 메모리 셀이 상기 제 1 데이터 라인에 연결되어 있으면, 상기 비트 라인 프리차지 신호를 상기 제 1 프리차지 제어 신호로서 출력하고, 상기 메모리 셀이 상기 제 1 데이터 라인에 연결되어 있지 않으면 상기 상보 비트 라인 프리차지 신호를 상기 제 1 프리차지 제어 신호로서 출력하는 제 1 프리차지 제어 신호 발생부; 및
    상기 로우 어드레스에 따라 선택된 메모리 셀이 상기 제 2 데이터 라인에 연결되어 있으면, 상기 비트 라인 프리차지 신호를 상기 제 2 프리차지 제어 신호로서 출력하고, 상기 메모리 셀이 상기 제 2 데이터 라인에 연결되어 있지 않으면 상기 상보 비트 라인 프리차지 신호를 상기 제 2 프리차지 제어 신호로서 출력하는 제 2 프리차지 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  18. 제 17 항에 있어서, 상기 제 1 프리차지 제어 신호 발생부는, 상기 로우 어드레스의 최하위 비트가 기수이면 상기 비트 라인 프리차지 신호를 상기 제 1 프리차지 제어 신호로서 출력하고, 상기 로우 어드레스의 최하위 비트가 우수이면 상기 상보 비트 라인 프리차지 신호를 상기 제 1 프리차지 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  19. 제 17 항에 있어서, 상기 제 2 프리차지 제어 신호 발생부는, 상기 로우 어드레스의 최하위 비트가 우수이면 상기 비트 라인 프리차지 신호를 상기 제 2 프리차지 제어 신호로서 출력하고, 상기 로우 어드레스의 최하위 비트가 기수이면 상기 상보 비트 라인 프리차지 신호를 상기 제 2 프리차지 제어 신호로서 출력하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  20. 제 16 항에 있어서, 상기 프리차지 제어 신호 발생부는,
    상기 프리차지 기간 동안 액티브되는 등화 신호를 입력하여, 상기 등화 신호를 그대로 상기 비트 라인 프리차지 신호로서 출력하는 비트 라인 프리차지 제어 신호 발생부; 및
    상기 등화신호를 소정의 기간 동안 지연시키어 지연 신호를 발생하고 상기 지연 신호를 상기 등화 신호와 동기하여 액티베이션시켜 상기 상보 비트 라인 프리차지 신호로서 출력하는 상보 비트 라인 프리차지 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  21. 제 16 항에 있어서, 상기 프리차지 제어 신호 발생부는,
    상기 프리차지 기간 동안 액티브되는 등화 신호를 입력하여, 상기 등화 신호를 그대로 상기 비트 라인 프리차지 신호로서 출력하는 비트 라인 프리차지 제어 신호 발생부; 및
    로우 어드레스 스트로우브 신호에 따라 해당되는 워드 라인을 구동하기 위해 발생되는 신호를 입력하여 상기 신호를 소정의 기간 동안 지연시키어 지연 신호를 발생하고 상기 지연 신호의 반전 신호를 상기 상보 비트 라인 프리차지 신호로서 출력하는 상보 비트 라인 프리차지 제어 신호 발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 회로.
  22. 비트 라인, 상보 비트 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 비트 라인과 상기 상보 비트 라인을 소정의 동일한 레벨로 프리차지시키는 프리차지 단계;
    상기 비트 라인을 플로팅시키는 비트 라인 플로팅단계;
    상기 비트 라인 플로팅 단계 후에, 해당되는 메모리 셀의 워드 라인이 인에이블하여, 플로팅되어 있는 상기 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하게 하는 차지 쉐어링 단계; 및
    상기 차지 쉐어링 단계 후 상기 상보 비트 라인을 플로팅시키는 상보 비트 라인 플로팅 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
  23. 제 22 항에 있어서, 상기 반전 비트 플로팅 단계 후에 상기 비트 라인과 상기 상보 비트 라인의 레벨의 차이를 감지하여 증폭시키는 센스 증폭 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
  24. 제 1 데이터 라인, 제 2 데이터 라인, 제 1 프리차지 수단, 제 2 프리차지 수단, 및 등화기를 구비하는 반도체 메모리 장치에 있어서,
    상기 제 1 프리차지 장치, 제 2 프리차지 장치, 및 등화기에 의하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인을 소정의 레벨로 프리차지하고 등화시키는 프리차지 단계;
    로우 어드레스 스트로우브 신호에 따라, 입력되는 로우 어드레스 정보에 의해서 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 하나를 비트 라인으로 지정하고 나머지 하나를 상보 비트 라인으로 지정하는 비트 라인 인식 단계;
    상기 비트 라인으로 지정된 데이터 라인을 플로팅시키는 비트 라인 플로팅 단계;
    상기 비트 라인 플로팅단계 후에, 해당되는 메모리 셀의 워드 라인이 인에이블하여, 플로팅되어 있는 상기 비트 라인이 해당되는 메모리 셀과 차지 쉐어링을 하게 하는 차지 쉐어링 단계; 및
    상기 차지 쉐어링 단계 후 상기 상보 비트 라인으로 지정된 데이터 라인을 플로팅시키는 상보 비트 라인 플로팅 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
  25. 제 24 항에 있어서, 상기 반전 비트 플로팅 단계 후에 상기 비트 라인과 상기 상보 비트 라인의 레벨의 차이를 감지하여 증폭시키는 센스 증폭 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
  26. 제 24 항에 있어서, 상기 비트 라인 인식 단계는 상기 메모리 셀의 로우 어드레스를 이용하여 상기 제 1 데이터 라인과 상기 제 2 데이터 라인 중에서 하나를 비트 라인으로 지정하고 다른 하나를 상보 비트 라인으로 지정하는 것을 특징으로 하는 비트 라인 제어 방법.
  27. 제 26 항에 있어서, 상기 비트 라인 인식 단계는, 메모리 셀의 로우 어드레스의 최하위 비트가 기수이면, 상기 제 1 데이터 라인을 비트 라인으로 지정하고, 상기 제 2 데이터 라인을 상보 비트 라인으로 지정하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
  28. 제 26 항에 있어서, 상기 비트 라인 인식 단계는, 메모리 셀의 로우 어드레스의 최하위 비트가 우수이면, 상기 제 2 데이터 라인을 비트 라인으로 지정하고, 상기 제 1 데이터 라인을 상보 비트 라인으로 지정하는 것을 특징으로 하는 반도체 메모리 장치의 비트 라인 제어 방법.
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