TWI423256B - 資料感測裝置與方法 - Google Patents

資料感測裝置與方法 Download PDF

Info

Publication number
TWI423256B
TWI423256B TW097141519A TW97141519A TWI423256B TW I423256 B TWI423256 B TW I423256B TW 097141519 A TW097141519 A TW 097141519A TW 97141519 A TW97141519 A TW 97141519A TW I423256 B TWI423256 B TW I423256B
Authority
TW
Taiwan
Prior art keywords
synchronization signal
signal
data
sensing device
circuit
Prior art date
Application number
TW097141519A
Other languages
English (en)
Other versions
TW201017666A (en
Inventor
Shih Hsing Wang
Der Min Yuan
Bor Doou Rong
Chun Shiah
Original Assignee
Etron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Etron Technology Inc filed Critical Etron Technology Inc
Priority to TW097141519A priority Critical patent/TWI423256B/zh
Priority to US12/579,920 priority patent/US7983102B2/en
Publication of TW201017666A publication Critical patent/TW201017666A/zh
Application granted granted Critical
Publication of TWI423256B publication Critical patent/TWI423256B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof

Landscapes

  • Dram (AREA)

Description

資料感測裝置與方法
本發明有關於一種資料感測裝置，特別是關於一種可預先充電的資料感測裝置。
隨著半導體製程的進步，電晶體的面積與工作電壓越來越小，使得現今的電子電路能夠越來越高速而晶片面積亦越來越微小化。
然而，在記憶體電路中，例如：動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)，包含了許多的資料線(Data Line)與位元線(Bit line)。
而當記憶體之容量逐漸增大時，將使得資料線與位元線路變長，資料線與位元線將會存在著訊號累積的現象。如第1A圖所示，若資料線訊號之邏輯值並非一直固定時，例如圖中顯示之邏輯0、1、0、1，此時訊號累積的現象係不明顯或不存在，電路可正確感測出邏輯0、1、0、1之資料；但如第1B圖所示，當該些資料線長時間接收相同邏輯值的訊號時，如圖中顯示之0、0、0、1連續接收三個邏輯0時，訊號累積的現象常變得相當的嚴重，再加上記憶體系統運算速度快、工作電壓的範圍小，很容易造成邏輯值轉換時，邏輯值無法正確轉換的情況發生，例如感測到的資料變為邏輯0、0、0、0。如此，將發生記憶體資料的寫入與讀取的錯誤。
因此，為了解決上述問題，本發明之目的之一，是在提供一種資料感測裝置，可以提供短時間的預先充電。
本發明之目的之一，是在提供一種資料感測裝置，可解決訊號累積所造成資料讀取錯誤的問題。
本發明之一實施例提供了一種資料感測裝置，係依據一第一同步訊號運作。該資料感測裝置包含有複數個記憶胞、複數個資料線、複數個感測放大器、至少一預充電電路。該些記憶胞用以儲存資料。資料線係分別耦接至該些記憶胞，且用以控制記憶胞之讀取或寫入。而位元線分別耦接至記憶胞係用以輸出儲存於記憶胞之資料。感測放大器則分別耦接至位元線，用以放大記憶胞所輸出之資料。而預充電電路係用以依據第一同步訊號來設定一預設期間，且於該預設期間產生一預充電訊號，透過資料線對記憶胞與感測放大器充電。
本發明之一實施例提供了一種預充電電路，用以針對訊號傳遞產生累積誤差之目標電路提供預充電，該預充電電路包含有一同步控制器、一延遲電路、以及一預充電脈衝產生器。該同步控制器係依據一讀寫訊號與一第一同步訊號，產生一第二同步訊號，其中第一同步訊號與目標電路之運作同步。延遲電路係用以延遲第一同步訊號，以產生一延遲之第三同步訊號。而預充電脈衝產生器係用以依據第二同步訊號與第三同步訊號，來產生該預充電訊號；其中，預充電電路依據第一同步訊號來設定一預設期間，且於此預設期間產生預充電訊號，對該目標電路充電。
本發明之一實施例提供了一種資料感測方法，適用於記憶體裝置，該方法包含有下列步驟：首先，接收一同步訊號。接著，依據同步訊號來設定一預設期間，且於此預設期間產生一預充電訊號。之後透過該記憶體裝置之一資料線對記憶體之一記憶胞與一感測放大器充電一預設寬度之時間。
本發明之技術利用預先充電之技術，於一預設期間對目標電路充電一預設寬度之時間，而可解決各種電路訊號累積所造成資料讀取錯誤的問題。
請同時參閱第2A、2B圖。第2A圖顯示本發明一實施例之資料感測裝置部分電路之示意圖；第2B圖顯示第2A圖資料感測裝置之訊號波形圖。
如第2A圖所示，資料感測裝置200包含有一記憶體陣列電路200a、一控制電路200b、至少一預充電電路200c。
該記憶體陣列電路200a包含有多數條資料線(Data lines)201、多數條位元線(Bit lines)202、多數個感測放大器(Sense Amplifier)203、多數個記憶胞(memory cell)204、多數個資料線開關205，其耦接關係如圖所示。資料線201係透過資料線開關205來讀出記憶胞204之資料、或寫入資料至記憶胞204；感測放大器203，耦接至位元線202，用以放大位元線202所輸出之資料訊號。
控制電路200b，係用以控制該記憶體陣列電路200a進行操作、讀寫...等處理。
預先充電控制電路200c，耦接記憶體陣列200a，用以輸出一預充電訊號(Nimble pre－charge signal)P以對記憶體陣列200a進行預先充電動作。其中，該預充電訊號P可為一脈衝訊號(Pulse)。
以下詳細說明本發明資料感測裝置200之運作原理。
本發明實施例之資料感測裝置200設計了一預充電電路200c，用以對記憶體陣列200a進行預先充電，其充電方式請參考第2B圖。本實施例中預充電電路200c所輸出之預充電訊號P會在一預設期間Du(duration)對資料線訊號充電一預設時間t之寬度。一實施例，如第2B圖所示，，預充電電路200c在預設期間－每半個時脈週期(如時間T0~T1)時，以預設時間t(如時間T1~T1’)小於0.5奈秒(n)s之寬度透過資料線201對資料線開關205與感測放大器203進行預先充電動作，使得資料線訊號DLQ的電壓位準於每半個時脈週期可恢復至一預定電壓，降低訊號累積的問題發生。如此，可避免資料線訊號的邏輯值轉換時發生時間的延遲，防止感測放大器讀取或寫入資料發生錯誤(error)。
需注意者，一實施例中，預充電電路200c所設定之預設期間Du與預充電訊號P之時間寬度t係可依據電路設計者之需求或記憶體的特性來任意設計。例如，預充電電路200c在每1個同步訊號S1週期之期間透過資料線對資料線開關205與感測放大器203進行預先充電一次，或每1.5個同步訊號S1週期之期間透過資料線對資料線開關205與感測放大器203進行預先充電一次...等。一實施 例，預充電電路200c僅需在訊號累積的情形超出可容忍範圍之前，進行預先充電即可。
請注意，本發明之一實施例中，預充電電路200b，係透過資料線對資料線開關與感測放大器進行預先充電；但本發明不以此為限，於記憶體之任何電路中會因訊號累積的現象而導致資料讀取錯誤之電路，均可以使用。當然，本發明之技術除了記憶體電路之外的各種電路，例如處理器、各種晶片、應用晶片...等，只要有發生訊號累積現象之問題均可適用，且均落入本發明之專利申請範圍中。
請同時參考第3A、3B圖，第3A圖顯示本發明一實施例之預充電電路之示意圖；第3B圖顯示第3A圖之訊號波形圖。
該預充電電路200c包含有一同步控制器200c1、一延遲電路200c2、以及一預充電脈衝產生器200c3。其運作方式如下：同步控制器200c1依據一讀寫訊號R/W與一第一同步訊號S1，來產生一第二同步訊號S2。一實施例中，同步控制器200c1係依據讀寫訊號R/W為邏輯0時，輸出與第一同步訊號S1互為反相之第二同步訊號S2。
延遲電路200c2將第一同步訊號S1延遲一預定時間，以產生一第三同步訊號S3。
接著，預充電脈衝產生器206c依據第二同步訊號S2與第三同步訊號S3來產生寬度t之預充電訊號P。需注意，第一同步訊號S1與第三同步訊號S3為同相位訊號，但存在一相位差，該相位差實質上相差一寬度t之時間。
本發明一實施例之資料感測裝置200為一動態隨機存取記憶體裝置(Dynamic Random Access Memory，DRAM)，其中，當該讀寫訊號R/W為邏輯0時，資料感測裝置200係進行讀取資料之動作；當讀寫訊號R/W為邏輯1時，資料感測裝置200係進行寫入資料之動作。
第4圖顯示本發明一實施例之資料感測方法，適用於記憶體裝置，該方法包含有下列步驟：步驟S402：開始。
步驟S404：接收一同步訊號。
步驟S406：依據該同步訊號來設定一預設期間，且於該預設期間產生一預充電訊號。
步驟S408：透過該記憶體裝置之一資料線對該記憶體之一記憶胞與一感測放大器充電一預設寬度之時間。
步驟S410：結束。
其中，該資料感測方法之預設期間可為同步訊號之二分之一週期，而該預設寬度之時間可大於零秒小於0.5奈秒。
綜上所述，本發明之資料感測裝置設計了一預充電電路，其於一預設期間輸出一預設時間寬度之充電訊號至資料線開關與感測放大器進行充電。藉此，即可避免訊號累積所造成資料讀取錯誤、而解決習知技術的問題。
惟以上所述者，僅為本發明之較佳實施例而已，當不能以此限定本發明實施之範圍，即大凡依本發明申請專利範圍及發明說明內容所作之簡單的等效變化與修飾，皆仍屬本發明專利涵蓋之範圍內。
200‧‧‧資料感測裝置
200a‧‧‧記憶體陣列電路
200b‧‧‧控制電路
201‧‧‧資料線
202‧‧‧位元線
203‧‧‧感測放大器
204‧‧‧記憶胞
205‧‧‧資料線開關
200c‧‧‧預先充電控制電路
200c1‧‧‧同步控制器
200c2‧‧‧延遲電路
200c3‧‧‧預充電脈衝產生器
第1A圖顯示習知技術正常情況下之訊號波形圖。
第1B圖顯示習知技術訊號累積現象之波形圖。
第2A圖顯示本發明一實施例之資料感測裝置之示意圖。
第2B圖顯示第2A圖之訊號波形圖。
第3A圖顯示本發明一實施例之預充電電路之示意圖。
第3B圖顯示第3A圖之訊號波形圖。
第4圖顯示本發明一實施例之資料感測方法之流程圖。
200‧‧‧資料感測裝置
200a‧‧‧記憶體陣列電路
200b‧‧‧控制電路
200c‧‧‧預充電電路
201‧‧‧資料線
202‧‧‧位元線
203‧‧‧感測放大器
205‧‧‧資料線開關

Claims (12)

  1. 一種資料感測裝置，依據一第一同步訊號運作，該資料感測裝置包含：複數個記憶胞(memory cell)；複數個資料線(Data Line)，分別耦接至該些記憶胞，用以控制該些記憶胞之讀取或寫入；複數個位元線(Bit line)，分別耦接至該些記憶胞，用以輸出儲存於該些記憶胞之資料；複數個感測放大器，分別耦接至該些位元線，用以放大該些記憶胞所輸出之該些資料；以及至少一預充電電路，用以依據該第一同步訊號來設定一預設期間，且於該預設期間產生一預充電訊號，透過該些資料線對該些記憶胞與該些感測放大器充電；該預充電電路係於該第一同步訊號之每二分之一週期時，透過該些資料線對該些記憶胞與該些感測放大器充電一預設寬度之時間。
  2. 如申請專利範圍第1項所記載之資料感測裝置，其中，該預充電訊號預設寬度之時間係大於零秒小於0.5奈秒。
  3. 如申請專利範圍第1項所記載之資料感測裝置，其中，該預充電電路包含：一同步控制器，係依據一讀寫訊號與該第一同步訊號，產生一第二同步訊號；一延遲電路，係用以延遲該第一同步訊號，以產生一延遲之第三同步訊號；以及一預充電脈衝產生器，用以依據該第二同步訊號與該第三同步 訊號，產生該預充電訊號。
  4. 如申請專利範圍第3項所記載之資料感測裝置，其中，當該讀寫訊號為邏輯0時，該資料感測裝置係進行讀取資料之動作；當該讀寫訊為邏輯1時，該資料感測裝置係進行寫入資料之動作。
  5. 如申請專利範圍第3項所記載之資料感測裝置，其中，該第一同步訊號與該第二同步訊號互為反相訊號。
  6. 如申請專利範圍第3項所記載之資料感測裝置，其中，該第一同步訊號與該第三同步訊號具有一相位差。
  7. 如申請專利範圍第6項所記載之資料感測裝置，其中，該預充電訊號之預設寬度實質上等於該相位差。
  8. 如申請專利範圍第1項所記載之資料感測裝置，為一記憶體裝置。
  9. 一種預充電電路，用以針對訊號傳遞產生累積誤差之目標電路提供預充電，該預充電電路包含有：一同步控制器，係依據一讀寫訊號與一第一同步訊號，產生一第二同步訊號，其中該第一同步訊號與該目標電路之運作同步；一延遲電路，係用以延遲該第一同步訊號，以產生一延遲之第三同步訊號；以及一預充電脈衝產生器，用以依據該第二同步訊號與該第三同步訊號，產生一預充電訊號；其中，該預充電電路依據該第一同步訊號來設定一預設期間，且於該預設期間產生該預充電訊號，對該目標電路充電。
  10. 如申請專利範圍第9項所記載之預充電電路，其中，該預設期 間之時間實質上等於該第二同步訊號與第三同步訊號之差值。
  11. 一種資料感測方法，適用於記憶體裝置，該方法包含有：接收一同步訊號；依據該同步訊號來設定一預設期間，且於該預設期間產生一預充電訊號；以及透過該記憶體裝置之一資料線對該記憶體之一記憶胞與一感測放大器充電一預設寬度之時間；其中，該預設期間為該同步訊號之二分之一週期。
  12. 如申請專利範圍第11項所記載之資料感測方法，其中，該預設寬度之時間係大於零秒小於0.5奈秒。
TW097141519A 2008-10-29 2008-10-29 資料感測裝置與方法 TWI423256B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW097141519A TWI423256B (zh) 2008-10-29 2008-10-29 資料感測裝置與方法
US12/579,920 US7983102B2 (en) 2008-10-29 2009-10-15 Data detecting apparatus and methods thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW097141519A TWI423256B (zh) 2008-10-29 2008-10-29 資料感測裝置與方法

Publications (2)

Publication Number Publication Date
TW201017666A TW201017666A (en) 2010-05-01
TWI423256B true TWI423256B (zh) 2014-01-11

Family

ID=42117364

Family Applications (1)

Application Number Title Priority Date Filing Date
TW097141519A TWI423256B (zh) 2008-10-29 2008-10-29 資料感測裝置與方法

Country Status (2)

Country Link
US (1) US7983102B2 (zh)
TW (1) TWI423256B (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144600A (en) * 1998-03-16 2000-11-07 Nec Corporation Semiconductor memory device having first and second pre-charging circuits
US6545922B2 (en) * 1999-12-28 2003-04-08 Nec Corporation Semiconductor memory device
US6559669B2 (en) * 2000-11-30 2003-05-06 Fujitsu Limited Synchronous semiconductor device, and inspection system and method for the same
US6909653B2 (en) * 2002-06-10 2005-06-21 Renesas Technology Corporation Memory integrated circuit device having self reset circuit for precharging data buses based on the detection of their discharge levels
US7046565B1 (en) * 2005-02-22 2006-05-16 International Business Machines Corporation Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention
US7061803B2 (en) * 2003-09-27 2006-06-13 Hynix Semicondutor Inc. Method and device for preserving word line pass bias using ROM in NAND-type flash memory
US7154795B2 (en) * 2004-07-30 2006-12-26 United Memories, Inc. Clock signal initiated precharge technique for active memory subarrays in dynamic random access memory (DRAM) devices and other integrated circuit devices incorporating embedded DRAM
US20080062791A1 (en) * 2006-09-13 2008-03-13 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960003526B1 (ko) * 1992-10-02 1996-03-14 삼성전자주식회사 반도체 메모리장치
JP2507529B2 (ja) * 1988-03-31 1996-06-12 株式会社東芝 不揮発性半導体記憶装置
US4969125A (en) * 1989-06-23 1990-11-06 International Business Machines Corporation Asynchronous segmented precharge architecture
JP2906957B2 (ja) * 1993-12-15 1999-06-21 日本電気株式会社 半導体メモリ装置
US5859547A (en) * 1996-12-20 1999-01-12 Translogic Technology, Inc. Dynamic logic circuit
KR100224685B1 (ko) * 1997-01-30 1999-10-15 윤종용 비트라인 제어회로 및 방법
JP3719808B2 (ja) * 1997-02-21 2005-11-24 株式会社東芝 半導体記憶装置
JP2002064150A (ja) * 2000-06-05 2002-02-28 Mitsubishi Electric Corp 半導体装置
JP4425911B2 (ja) * 2004-03-11 2010-03-03 富士通マイクロエレクトロニクス株式会社 半導体メモリおよび半導体メモリの動作方法
KR100675295B1 (ko) * 2005-10-19 2007-01-29 삼성전자주식회사 반도체 메모리 장치
KR100911185B1 (ko) * 2007-08-14 2009-08-06 주식회사 하이닉스반도체 라이트 오토 프리차지 신호 발생부를 공유하는 오토프리차지 회로
KR100892670B1 (ko) * 2007-09-05 2009-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 프리차지 제어 회로

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6144600A (en) * 1998-03-16 2000-11-07 Nec Corporation Semiconductor memory device having first and second pre-charging circuits
US6545922B2 (en) * 1999-12-28 2003-04-08 Nec Corporation Semiconductor memory device
US6559669B2 (en) * 2000-11-30 2003-05-06 Fujitsu Limited Synchronous semiconductor device, and inspection system and method for the same
US6909653B2 (en) * 2002-06-10 2005-06-21 Renesas Technology Corporation Memory integrated circuit device having self reset circuit for precharging data buses based on the detection of their discharge levels
US7061803B2 (en) * 2003-09-27 2006-06-13 Hynix Semicondutor Inc. Method and device for preserving word line pass bias using ROM in NAND-type flash memory
US7154795B2 (en) * 2004-07-30 2006-12-26 United Memories, Inc. Clock signal initiated precharge technique for active memory subarrays in dynamic random access memory (DRAM) devices and other integrated circuit devices incorporating embedded DRAM
US7046565B1 (en) * 2005-02-22 2006-05-16 International Business Machines Corporation Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention
US20080062791A1 (en) * 2006-09-13 2008-03-13 Hynix Semiconductor Inc. Precharge circuit of semiconductor memory apparatus

Also Published As

Publication number Publication date
TW201017666A (en) 2010-05-01
US20100103753A1 (en) 2010-04-29
US7983102B2 (en) 2011-07-19

Similar Documents

Publication Publication Date Title
US7404018B2 (en) Read latency control circuit
KR100673904B1 (ko) 반도체메모리소자
US7385861B1 (en) Synchronization circuit for DDR IO interface
US6339555B1 (en) Semiconductor memory device enabling test of timing standard for strobe signal and data signal with ease, and subsidiary device and testing device thereof
US9111607B2 (en) Multiple data rate memory with read timing information
JP2012033251A (ja) データ入力回路
KR20090070555A (ko) 데이터 판독 방법, 판독 장치 및 기록 매체
US6288947B1 (en) Data output apparatus guaranteeing complete data transfer using delayed time in memory device having pipelatch circuits
US6850459B2 (en) Synchronous semiconductor memory device allowing adjustment of data output timing
KR100343143B1 (ko) 비트 라인 불량 검출을 위한 센스 앰프 제어 회로를구비하는 반도체 메모리 장치 및 그의 제어 방법
US7050352B2 (en) Data input apparatus of DDR SDRAM and method thereof
US20070008758A1 (en) Time domain bridging circuitry for use in determining output enable timing
US6987699B2 (en) Clock driver in semiconductor memory device
US9030896B1 (en) Control circuit for bit-line sense amplifier and semiconductor memory apparatus having the same, and operating method thereof
TWI460727B (zh) 用於半導體記憶體元件的資料輸入電路及其方法
US6341089B1 (en) Semiconductor memory device allowing effective detection of leak failure
TWI423256B (zh) 資料感測裝置與方法
US7408822B2 (en) Alignment of memory read data and clocking
US6236619B1 (en) Synchronous dynamic random access memory semiconductor device having write-interrupt-write function
US7075854B2 (en) Semiconductor memory device, write control circuit and write control method for the same
US20240087621A1 (en) Synchronous Input Buffer Control Using a Ripple Counter
KR20130049658A (ko) 반도체메모리장치 및 반도체시스템
US10957378B1 (en) Control circuit and control method thereof for pseudo static random access memory
TWI556252B (zh) 記憶體測試系統及其測試方法
JP2720479B2 (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees