JP2012033251A - データ入力回路 - Google Patents

Abstract

【課題】プリアンブル期間で内部ストローブ信号がトグルされてもデータストローブ信号の最後の立下がりエッジを正確に感知して書き込み動作のエラーを防止できるようにしたデータ入力回路を提供すること。
【解決手段】プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタとを備えることを特徴とする。
【選択図】図２

Description

本発明は、データ入力回路に関する。

半導体メモリ装置は、集積度の増加にともない、その動作速度の向上のために改善され続けている。動作速度を向上させるために、メモリチップの外部から与えられるクロックと同期して動作できる、いわゆる同期式（Ｓｙｎｃｈｒｏｎｏｕｓ）メモリ装置が登場した。

初めに提案されたものは、メモリ装置の外部からのクロックの立上がりエッジ（rising edge）に同期して１つのデータピンからクロックの１周期にわたって１つのデータを入出力する、いわゆるＳＤＲ（Single Data Rate）同期式メモリ装置である。

しかし、ＳＤＲ同期式メモリ装置も高速動作を求めるシステムの速度を満たすのには不十分であり、これにより、１つのクロック周期に２つのデータを処理する方式であるＤＤＲ（Double Data Rate）同期式メモリ装置が提案された。

ＤＤＲ同期式メモリ装置の各データ入出力ピンでは、外部から入力されるクロックの立上がりエッジ（rising edge）と立下がりエッジ（falling edge）とに同期して連続的に２つのデータが入出力されるところ、クロックの周波数を増加させずに、従来のＳＤＲ同期式メモリ装置に比べて少なくとも２倍以上の帯域幅（band width）を実現することができ、それだけ高速動作が実現可能である。

一方、ＤＤＲ同期式メモリ装置は、内部的にマルチビット（multi-bit）を一度に処理するマルチビットプリフェッチ方式を利用する。マルチビットプリフェッチ方式は、順次入力されるデータをデータストローブ信号に同期させて並列に整列させた後、外部クロック信号に同期して入力される書き込み命令に応じて整列されたマルチビットのデータを一度にメモリセルアレイに格納する方式をいう。

マルチビットプリフェッチ方式においてデータは、内部ストローブ信号ＤＱＳ＿Ｒ、ＤＱＳ＿Ｆに同期して整列された後、データストローブ信号ＤＱＳの最後の立下がりエッジに同期してラッチされなければならない。これは、ポストアンブル期間でデータストローブ信号ＤＱＳに発生するリンギング現象によって誤ったデータがラッチされないようにするためである。

一方、図１に示すように、ＤＤＲ２及びＤＤＲ３などのＤＤＲ同期式メモリ装置においてデータストローブ信号ＤＱＳは、プリアンブル期間ｔ１〜ｔ２以前にロジックローレベル（ＬＯＷ）、Ｈｉ−Ｚレベル（Ｈｉ−Ｚ）、及びロジックハイレベル（ＨＩＧＨ）のうち、１つのレベルにセットされる。データストローブ信号ＤＱＳがプリアンブル期間ｔ１〜ｔ２以前にロジックローレベル（ＬＯＷ）にセットされた場合、プリアンブル期間が終了した時点ｔ２からデータストローブ信号ＤＱＳの立上がりエッジに同期して内部ストローブ信号ＤＱＳ＿Ｒのパルスが生成される。

ところが、データストローブ信号ＤＱＳがプリアンブル期間ｔ１〜ｔ２以前にＨｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）にセットされた場合には、Ｘ１、Ｘ２で表すように、プリアンブル期間ｔ１〜ｔ２で内部ストローブ信号ＤＱＳ＿Ｒにトグルされるパルスが発生する。これは、データストローブ信号ＤＱＳを受信して内部ストローブ信号ＤＱＳ＿Ｒを生成する回路が差動増幅回路で実現され、Ｈｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）のデータストローブ信号ＤＱＳを差動増幅するためである。

内部ストローブ信号ＤＱＳ＿Ｒがプリアンブル期間ｔ１〜ｔ２でトグルされると、データをデータストローブ信号ＤＱＳの最後の立下がりエッジに同期させてラッチするときに誤動作が発生する。

なお上記背景技術に関連する先行技術文献としては、下記特許文献１が挙げられる。

米国特許公開第２００６／０２０９６１９号公報

本発明は、上記のような従来技術の問題を解決するために提案されたものであって、その目的は、プリアンブル期間で内部ストローブ信号がトグルされてもデータストローブ信号の最後の立下がりエッジを正確に感知して書き込み動作のエラーを防止できるようにしたデータ入力回路を提供することにある。

そこで、上記の目的を達成するための本発明に係るデータ入力回路が、プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタとを備えることを特徴とする。

また、上記の目的を達成するための本発明に係るデータ入力回路が、データストローブ信号をバッファリングして第１の内部ストローブ信号及び第２の内部ストローブ信号を生成するデータストローブ信号バッファと、プリアンブル期間で発生する前記第１の内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部とを備えることを特徴とする。

本実施形態のデータ入力回路は、データストローブ信号ＤＱＳがプリアンブル期間ｔ１１〜ｔ１２以前にＨｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）にセットされた場合にも、データをデータストローブ信号ＤＱＳの最後の立下がりエッジに正確に同期させてラッチして誤動作を防止することができる。

従来技術に係るデータストローブ信号及び内部ストローブ信号の波形を示したタイミング図である。 本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。 図２に示されたデータ入力回路に含まれた有効ストローブ信号生成部の構成を示したブロック図である。 図３に示された有効ストローブ信号生成部に含まれた伝達制御信号生成部の構成を示したブロック図である。 図４に示された伝達制御信号生成部に含まれたイネーブルシフト部の回路図である。 図４に示された伝達制御信号生成部に含まれた選択出力部の回路図である。 図３に示された有効ストローブ信号生成部に含まれた有効ストローブ信号抽出部の構成を示したブロック図である。 図７に示された有効ストローブ信号抽出部に含まれたセット信号制御部の図である。 図７に示された有効ストローブ信号抽出部に含まれた第１のリセット制御部の回路図である。 図７に示された有効ストローブ信号抽出部に含まれたラッチ部の回路図である。 図３に示された有効ストローブ信号生成部の動作を説明するためのタイミング図である。

以下、添付された図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下で開示される実施形態に限定されるものではなく、互いに異なる様々な形態で構成されることができる。

図２は、本発明の一実施形態に係るデータ入力回路の構成を示したブロック図である。

同図に示すように、本実施形態のデータ入力回路は、データバッファ１０と、データストローブ信号バッファ１１と、データ整列部２と、有効ストローブ信号生成部３と、データストローブ信号カウンタ４と、データラッチ部５と、伝達部６と、書き込みドライバ７とを備える。

データバッファ１０は、データＤＡＴＡをバッファリングして内部データＩＤＡＴＡを生成する。

データストローブ信号バッファ１１は、データストローブ信号ＤＱＳを受信して第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆを生成する。ここで、第１の内部ストローブ信号ＤＱＳ＿Ｒは、データストローブ信号ＤＱＳの立上がりエッジ（rising edge）に同期して生成され、第２の内部ストローブ信号ＤＱＳ＿Ｆは、データストローブ信号ＤＱＳの立下がりエッジ（falling edge）に同期して生成される。

データ整列部２は、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して内部データＩＤＡＴＡをラッチして出力する第１のラッチ２０と、第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して第１のラッチ２０の出力信号をラッチして第１の立上がりデータＤ１Ｒに出力する第２のラッチ２１と、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して第１の立上がりデータＤ１Ｒをラッチして第２の立上がりデータＤ２Ｒに出力する第３のラッチ２２と、第２の立上がりデータＤ２Ｒを所定期間遅延させて第３の立上がりデータＤ３Ｒに出力する第１の遅延器２３と、第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して内部データＩＤＡＴＡをラッチして第１の立下がりデータＤ１Ｆに出力する第４のラッチ２４と、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して第１の立下がりデータＤ１Ｆをラッチして第２の立下がりデータＤ２Ｆに出力する第５のラッチ２５と、第２の立下がりデータＤ２Ｆを所定期間遅延させて第３の立下がりデータＤ３Ｆに出力する第２の遅延器２６とを備える。ここで、第１のラッチ２０と、第２のラッチ２１と、第３のラッチ２２と、第４のラッチ２４と、第５のラッチ２５とは、Ｄフリップフロップで実現することができる。

このような構成のデータ整列部２から出力される第１の立上がりデータＤ１Ｒと、第３の立上がりデータＤ３Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとは、整列されて出力される。

有効ストローブ信号生成部３は、プリアンブル期間で発生する第１の内部ストローブ信号ＤＱＳ＿Ｒのパルスを除去し、第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆに同期して有効ストローブ信号ＶＡＬ＿ＤＱＳを生成する。有効ストローブ信号ＶＡＬ＿ＤＱＳのパルスは、プリアンブル期間が終了した後に発生する。有効ストローブ信号生成部３の具体的な構成及び動作は図３ないし図１１を参考して後述する。

データストローブ信号カウンタ４は、有効ストローブ信号ＶＡＬ＿ＤＱＳをバースト長情報ＢＬに応じてカウントして書き込みラッチ信号ＷＲ＿ＬＡＴを生成する。さらに具体的に、データストローブ信号カウンタ４は、バースト長が４に設定された場合、有効ストローブ信号ＶＡＬ＿ＤＱＳの４番目の立下がりエッジで書き込みラッチ信号ＷＲ＿ＬＡＴのパルスが生成され、バースト長が８に設定された場合、有効ストローブ信号ＶＡＬ＿ＤＱＳの６番目の立下がりエッジで書き込みラッチ信号ＷＲ＿ＬＡＴのパルスが生成されるように実現されることができる。バースト長情報ＢＬは、バースト長が４、８、１６、及び３２のうち、いずれかに設定されたかに関する情報を含み、複数の信号が含まれるように実現することができる。また、実施形態によって有効ストローブ信号ＶＡＬ＿ＤＱＳのパルスの生成時点もバースト長によって多様に設定することができる。

データラッチ部５は、書き込みラッチ信号ＷＲ＿ＬＡＴの立上がりエッジに同期して第３の立上がりデータＤ３Ｒと、第１の立上がりデータＤ１Ｒと、第１の立下がりデータＤ１Ｆと、第３の立下がりデータＤ３Ｆとをラッチして第１の入力データないし第４の入力データＤＩＮ＜１：４＞に出力する。

伝達部６は、データ入力クロックＤＩＮ＿ＣＬＫに同期して第１の入力データないし第４の入力データＤＩＮ＜１：４＞を書き込みドライバ７に伝達する。

以下、有効ストローブ信号生成部３の具体的な構成及び動作を図３ないし図１１を参考して具体的に説明する。

図３に示すように、有効ストローブ信号生成部３は、データストローブ信号ＤＱＳの設定レベルに応じてイネーブル時点が調整される伝達制御信号Ｔ＿ＣＯＮを生成する伝達制御信号生成部３０と、伝達制御信号Ｔ＿ＣＯＮに応じて第１の内部ストローブ信号ＤＱＳ＿Ｒ及び第２の内部ストローブ信号ＤＱＳ＿Ｆを受信して有効ストローブ信号ＶＡＬ＿ＤＱＳを生成する有効ストローブ信号抽出部３１とを備える。

伝達制御信号生成部３０は、図４に示すように、信号生成部３００と、イネーブルシフト部３０１と、選択出力部３０２とを備える。信号生成部３００は、期間信号生成部３０３と、イネーブル信号生成部３０４と、比較部３０５とを備える。期間信号生成部３０３は、書き込みコマンドＷＲと、書き込みレイテンシ情報ＷＬと、バースト長情報ＢＬとを受信して第１の期間信号ＳＥＣＴ１を生成する。第１の期間信号ＳＥＣＴ１は、書き込みコマンドＷＲが入力される時点でロジックハイレベルにイネーブルされ、書き込みレイテンシ情報ＷＬ及びバースト長情報ＢＬに応じて設定された期間が経過した後、ロジックローレベルにディセーブルされる。イネーブル信号生成部３０４は、パルス発生回路で実現され、第１の期間信号ＳＥＣＴ１のイネーブル時点に同期してイネーブルされ、プリアンブル期間が開始された後、ディセーブルされるイネーブル信号ＥＮのパルスを生成する。比較部３０５は、イネーブル信号ＥＮがロジックハイレベルである期間で駆動されてデータストローブ信号ＤＱＳと基準電圧ＶＲＥＦとのレベルを比較して選択信号ＳＥＬを生成する。ここで、基準電圧ＶＲＥＦは、Ｈｉ−Ｚレベル（Ｈｉ−Ｚ）より低いレベルに設定されることが好ましく、Ｈｉ−Ｚレベル（Ｈｉ−Ｚ）は、データストローブ信号ＤＱＳのロジックハイレベル及びロジックローレベルの中間レベルに設定されることが好ましい。選択信号ＳＥＬは、データストローブ信号ＤＱＳがロジックローレベルを有する場合、ロジックハイレベルで生成され、データストローブ信号ＤＱＳがロジックハイレベルまたはＨｉ−Ｚレベル（Ｈｉ−Ｚ）を有する場合、ロジックローレベルで生成される。

イネーブルシフト部３０１は、図５に示すように、ロジックハイレベルの第１の内部ストローブ信号ＤＱＳ＿Ｒが入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するインバータＴＩＶ３０、ＴＩＶ３３と、ロジックローレベルの第１の内部ストローブ信号ＤＱＳ＿Ｒが入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するインバータＴＩＶ３１、ＴＩＶ３２と、ロジックハイレベルの第１の期間信号ＳＥＣＴ１が入力される場合、入力信号を反転バッファリングして伝達する伝達素子として動作するＮＡＮＤゲートＮＤ３１、ＮＤ３２と、第１の内部ストローブ信号ＤＱＳ＿Ｒを反転バッファリングして第１の反転内部ストローブ信号ＤＱＳ＿ＲＢを生成するインバータＩＶ３０とを備える。

このような構成のイネーブルシフト部３０１は、第１の期間信号ＳＥＣＴ１がロジックハイレベルにイネーブルされた状態で第１の内部ストローブ信号ＤＱＳ＿Ｒのパルスに同期させて電源電圧ＶＤＤを第２の期間信号ＳＥＣＴ２に伝達する。また、イネーブルシフト部３０１は、第１の期間信号ＳＥＣＴ１がロジックローレベルにディセーブルされる場合、第２の期間信号ＳＥＣＴ２をロジックローレベルにディセーブルさせて出力する。したがって、イネーブルシフト部３０１から出力される第２の期間信号ＳＥＣＴ２は、第１の期間信号ＳＥＣＴ１がイネーブルされた後、第１の内部ストローブ信号ＤＱＳ＿Ｒの１番目の立下がりエッジに同期してイネーブルされ、第１の期間信号ＳＥＣＴ１がディセーブルされた時点に同期してディセーブルされる。

選択出力部３０２は、図６に示すように、選択信号ＳＥＬを反転バッファリングするインバータＩＶ３１と、選択信号ＳＥＬ及びインバータＩＶ３１の出力信号に応じて第１の期間信号ＳＥＣＴ１を伝達制御信号Ｔ＿ＣＯＮに伝達する伝達ゲートＴ３０と、選択信号ＳＥＬ及びインバータＩＶ３１の出力信号に応じて第２の期間信号ＳＥＣＴ２を伝達制御信号Ｔ＿ＣＯＮに伝達する伝達ゲートＴ３１とを備える。

このような構成の選択出力部３０２は、選択信号ＳＥＬがロジックハイレベルである場合、第１の期間信号ＳＥＣＴ１を伝達制御信号Ｔ＿ＣＯＮに伝達し、選択信号ＳＥＬがロジックローレベルである場合、第２の期間信号ＳＥＣＴ２を伝達制御信号Ｔ＿ＣＯＮに伝達する。

有効ストローブ信号抽出部３１は、図７に示すように、セット信号制御部３１０と、第１のリセット制御部３１１と、第２のリセット制御部３１２と、ラッチ部３１３とを備える。

セット信号制御部３１０は、図８に示すように、ＮＡＮＤゲートＮＤ３１０と、パルス発生部３１００とを備える。ＮＡＮＤゲートＮＤ３１０は、伝達制御信号Ｔ＿ＣＯＮがロジックハイレベルである場合、第１の内部ストローブ信号ＤＱＳ＿Ｒを反転バッファリングして遅延内部ストローブ信号ＤＱＳ＿ＲＤに出力する。パルス発生部３１００は、遅延内部ストローブ信号ＤＱＳ＿ＲＤがロジックローレベルに遷移すれば、セット信号ＳＥＴのパルスを発生させる。このような構成のセット信号制御部３１０は、伝達制御信号Ｔ＿ＣＯＮがロジックハイレベルである状態で第１の内部ストローブ信号ＤＱＳ＿Ｒの立上がりエッジに同期してセット信号ＳＥＴのパルスを発生させる。

第１のリセット制御部３１１は、図９に示すように、セット信号ＳＥＴのパルスが入力される場合、電源電圧ＶＤＤを反転バッファリングして伝達する伝達素子として動作するインバータＴＩＶ３００と、第１の期間信号ＳＥＣＴ１がロジックハイレベルである場合、インバータＴＩＶ３００の出力信号を反転バッファリングして伝達する伝達素子として動作するＮＡＮＤゲートＮＤ３１１と、セット信号ＳＥＴのパルスが入力されなかった場合、ＮＡＮＤゲートＮＤ３１１の出力信号を反転バッファリングして伝達する伝達素子として動作するインバータＴＩＶ３０１と、ＮＡＮＤゲートＮＤ３１１の出力信号を反転バッファリングして第１のリセット信号ＲＥＳＥＴ１に出力するインバータＩＶ３００と、セット信号ＳＥＴを反転バッファリングして反転セット信号ＳＥＴ＿Ｂを生成するインバータＩＶ３０１とを備える。このような構成の第１のリセット制御部３１１は、第１の期間信号ＳＥＣＴ１がロジックハイレベルである状態でセット信号ＳＥＴのパルスが入力される場合、電源電圧ＶＤＤを反転バッファリングしてロジックローレベルの第１のリセット信号ＲＥＳＥＴ１に出力する。

第２のリセット制御部３１２は、パルス発生回路で実現されて、第２の内部ストローブ信号ＤＱＳ＿Ｆのパルスが入力される場合、予め設定されたパルス幅を有する第２のリセット信号ＲＥＳＥＴ２のパルスを生成する。

ラッチ部３１３は、図１０に示すように、ＮＯＲゲートＮＲ３００、ＮＲ３０１及びインバータＩＶ３１０を備えるＳＲラッチで実現されて、セット信号ＳＥＴのパルスが入力される場合、有効ストローブ信号ＶＡＬ＿ＤＱＳをロジックハイレベルにイネーブルさせ、セット信号ＳＥＴのパルスによって第１のリセット信号ＲＥＳＥＴ１がロジックローレベルに遷移した後、第２のリセット信号ＲＥＳＥＴ２のパルスが入力される場合、有効ストローブ信号ＶＡＬ＿ＤＱＳをロジックローレベルにディセーブルさせる。

図４ないし図１０に示された構成を有する有効ストローブ信号生成部３の動作を図１１に示されたタイミング図を参考して説明するが、データストローブ信号ＤＱＳがプリアンブル期間ｔ１１〜ｔ１２以前にＨｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）にセットされた場合を仮定して説明すれば、次のとおりである。

まず、ｔ１０時点で書き込みコマンドＷＲが入力されると、図４に示された伝達制御信号生成部３０に含まれた期間信号生成部３０３はｔ１０時点でロジックハイレベルにイネーブルされ、書き込みレイテンシ情報ＷＬ及びバースト長情報に応じて設定された期間が経過した後、ｔ１３時点でロジックローレベルにディセーブルされる第１の期間信号ＳＥＣＴ１を生成する。

次に、図４に示された伝達制御信号生成部３０に含まれたイネーブル信号生成部３０４は、第１の期間信号ＳＥＣＴ１がロジックハイレベルにイネーブルされるｔ１０時点から予め設定された期間ｔｄの間、ロジックハイレベルにイネーブルされるイネーブル信号ＥＮのパルスを生成する。予め設定された期間ｔｄは、プリアンブル期間ｔ１０〜ｔ１１が終了した後、イネーブル信号ＥＮがロジックローレベルにディセーブルされるように設定されることが好ましい。

次に、図４に示された伝達制御信号生成部３０に含まれた比較部３０５は、イネーブル信号ＥＮがロジックハイレベルにイネーブルされる期間の間、データストローブ信号ＤＱＳと基準電圧ＶＲＥＦとのレベルを比較して選択信号ＳＥＬを生成する。このとき、データストローブ信号ＤＱＳは、プリアンブル期間ｔ１１〜ｔ１２以前にＨｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）にセットされた状態であるため、選択信号ＳＥＬはロジックローレベルで生成される。

選択信号ＳＥＬがロジックローレベルである場合、図６に示された選択出力部３０２の伝達ゲートＴ３１がターンオンされるので、第２の期間信号ＳＥＣＴ２が伝達制御信号Ｔ＿ＣＯＮに伝達される。

一方、図５に示されたイネーブルシフト部３０１で生成される第２の期間信号ＳＥＣＴ２は、第１の期間信号ＳＥＣＴ１がイネーブルされた後、第１の内部ストローブ信号ＤＱＳ＿Ｒの１番目の立下がりエッジに同期してイネーブルされ、第１の期間信号ＳＥＣＴ１がディセーブルされた時点に同期してディセーブルされる。第２の期間信号ＳＥＣＴ２のイネーブル時点は、プリアンブル期間ｔ１１〜ｔ１２以前にデータストローブ信号ＤＱＳがＨｉ−Ｚレベル（Ｈｉ−Ｚ）にセットされた場合がロジックハイレベル（ＨＩＧＨ）に設定された場合より速い。これは、プリアンブル期間ｔ１１〜ｔ１２以前にデータストローブ信号ＤＱＳがＨｉ−Ｚレベル（Ｈｉ−Ｚ）にセットされた場合、ロジックハイレベル（ＨＩＧＨ）に設定された場合よりデータストローブ信号ＤＱＳで生成される第１の内部ストローブ信号ＤＱＳ＿Ｒの１番目の立下がりエッジが速い時点に発生するためである。

次に、図８に示されたセット信号制御部３１０は、伝達制御信号Ｔ＿ＣＯＮがロジックハイレベルである状態で第１の内部ストローブ信号ＤＱＳ＿Ｒの立上がりエッジに同期してセット信号ＳＥＴのパルスを発生させる。すなわち、伝達制御信号Ｔ＿ＣＯＮがロジックローレベルである場合、第１の内部ストローブ信号ＤＱＳ＿Ｒのパルスが発生してもセット信号ＳＥＴのパルスは生成されない。

次に、図９に示された第１のリセット制御部３１１は、第１の期間信号ＳＥＣＴ１がロジックハイレベルである状態でセット信号ＳＥＴのパルスが入力される場合、電源電圧ＶＤＤを反転バッファリングしてロジックローレベルの第１のリセット信号ＲＥＳＥＴ１に出力する。また、第２のリセット制御部３１２は、第２の内部ストローブ信号ＤＱＳ＿Ｆのパルスが入力される場合、予め設定されたパルス幅を有する第２のリセット信号ＲＥＳＥＴ２のパルスを生成する。

次に、図１０に示されたラッチ部３１３は、セット信号ＳＥＴのパルスが入力される場合、有効ストローブ信号ＶＡＬ＿ＤＱＳをロジックハイレベルにイネーブルさせ、セット信号ＳＥＴのパルスによって第１のリセット信号ＲＥＳＥＴ１がロジックローレベルに遷移した後、第２のリセット信号ＲＥＳＥＴ２のパルスが入力される場合、有効ストローブ信号ＶＡＬ＿ＤＱＳをロジックローレベルにディセーブルさせる。すなわち、ラッチ部３１３で生成される有効ストローブ信号ＶＡＬ＿ＤＱＳは、プリアンブル期間ｔ１１〜ｔ１２が終了した後、第１の内部ストローブ信号ＤＱＳ＿Ｒに同期して発生するパルスを含む。

その結果、データストローブ信号ＤＱＳがプリアンブル期間ｔ１１〜ｔ１２以前にＨｉ−Ｚレベル（Ｈｉ−Ｚ）またはロジックハイレベル（ＨＩＧＨ）にセットされてプリアンブル期間ｔ１１〜ｔ１２で第１の内部ストローブ信号ＤＱＳ＿Ｒのパルスが発生しても、本実施形態の有効ストローブ信号生成部３で生成される有効ストローブ信号ＶＡＬ＿ＤＱＳのパルスはプリアンブル期間ｔ１１〜ｔ１２が終了した後から発生する。

したがって、データストローブ信号カウンタ４が有効ストローブ信号ＶＡＬ＿ＤＱＳをバースト長情報に応じてカウントして、書き込みラッチ信号ＷＲ＿ＬＡＴを生成する場合、書き込みラッチ信号ＷＲ＿ＬＡＴは、データストローブ信号ＤＱＳの最後の立下がりエッジに同期してイネーブルされる。これは、本実施形態の有効ストローブ信号生成部３で生成される有効ストローブ信号ＶＡＬ＿ＤＱＳは、プリアンブル期間ｔ１１〜ｔ１２で発生する第１の内部ストローブ信号ＤＱＳ＿Ｒのパルスに影響を受けないためである。

このように、本実施形態の有効ストローブ信号生成部３で生成される有効ストローブ信号ＶＡＬ＿ＤＱＳに応じてデータストローブ信号ＤＱＳの最後の立下がりエッジを正確にカウントすることができ、データをデータストローブ信号ＤＱＳの最後の立下がりエッジに正確に同期させてラッチすることができる。

Claims (22)

1. プリアンブル期間で発生する内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、
   前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタと、
   を備えることを特徴とするデータ入力回路。
2. 前記有効ストローブ信号生成部が、
   前記プリアンブル期間以前にデータストローブ信号のレベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、
   第１の内部ストローブ信号及び第２の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第１の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、
   を備えることを特徴とする請求項１に記載のデータ入力回路。
3. 前記伝達制御信号生成部が、
   第１の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、
   前記第１の内部ストローブ信号に応じて、前記第１の期間信号のイネーブル時点をシフトして第２の期間信号を生成するイネーブルシフト部と、
   前記選択信号に応じて、前記第１の期間信号または前記第２の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、
   を備えることを特徴とする請求項２に記載のデータ入力回路。
4. 前記信号生成部が、
   書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及び前記バースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第１の期間信号を生成する期間信号生成部と、
   前記第１の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、
   前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、
   を備えることを特徴とする請求項３に記載のデータ入力回路。
5. 前記イネーブル信号が、前記第１の期間信号に同期してイネーブルされ、前記プリアンブル期間が終了した後にディセーブルされることを特徴とする請求項４に記載のデータ入力回路。
6. 前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項４に記載のデータ入力回路。
7. 前記イネーブルシフト部が、
   前記第１の内部ストローブ信号に応じて電源電圧を伝達する第１の伝達素子と、
   前記第１の期間信号に応じて、前記第１の伝達素子の出力信号を伝達する第２の伝達素子と、
   を備えることを特徴とする請求項３に記載のデータ入力回路。
8. 前記有効ストローブ信号抽出部が、
   前記伝達制御信号に応じて、前記第１の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、
   前記セット信号に応じて第１のリセット信号を生成する第１のリセット制御部と、
   前記第２の内部ストローブ信号に応じて第２のリセット信号を生成する第２のリセット制御部と、
   前記セット信号と前記第１のリセット信号及び第２のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、
   を備えることを特徴とする請求項２に記載のデータ入力回路。
9. 前記セット信号制御部が、
   前記伝達制御信号に応じて、前記第１の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、
   前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、
   を備えることを特徴とする請求項８に記載のデータ入力回路。
10. 前記第１のリセット制御部が、
    前記セット信号に応じて電源電圧を伝達する第１の伝達素子と、
    第１の期間信号に応じて、前記第１の伝達素子の出力信号を伝達する第２の伝達素子と、
    を備えることを特徴とする請求項８に記載のデータ入力回路。
11. データストローブ信号をバッファリングして第１の内部ストローブ信号及び第２の内部ストローブ信号を生成するデータストローブ信号バッファと、
    プリアンブル期間で発生する前記第１の内部ストローブ信号のパルスを除去して有効ストローブ信号を生成する有効ストローブ信号生成部と、
    を備えることを特徴とするデータ入力回路。
12. 前記第１の内部ストローブ信号が、前記データストローブ信号の立上がりエッジに同期して発生し、前記第２の内部ストローブ信号が、前記データストローブ信号の立下がりエッジに同期して発生することを特徴とする請求項１１に記載のデータ入力回路。
13. 前記有効ストローブ信号生成部が、
    前記プリアンブル期間以前にデータストローブ信号の設定レベルに応じてイネーブル時点が調整される伝達制御信号を生成する伝達制御信号生成部と、
    前記第１の内部ストローブ信号及び第２の内部ストローブ信号に応じて、前記有効ストローブ信号を生成し、前記第１の内部ストローブ信号が、前記伝達制御信号に応じて入力される有効ストローブ信号抽出部と、
    を備えることを特徴とする請求項１１に記載のデータ入力回路。
14. 前記伝達制御信号生成部が、
    第１の期間信号を生成し、データストローブ信号及び基準電圧を比較して選択信号を生成する信号生成部と、
    前記第１の内部ストローブ信号に応じて、前記第１の期間信号のイネーブル時点をシフトして第２の期間信号を生成するイネーブルシフト部と、
    前記選択信号に応じて、前記第１の期間信号または前記第２の期間信号を前記伝達制御信号に選択的に伝達する選択出力部と、
    を備えることを特徴とする請求項１３に記載のデータ入力回路。
15. 前記信号生成部が、
    書き込みコマンドが入力される時点でイネーブルされ、書き込みレイテンシ情報に応じて設定された期間及びバースト長情報に応じて設定された期間が経過した後にディセーブルされる前記第１の期間信号を生成する期間信号生成部と、
    前記第１の期間信号に応じてイネーブル信号を生成するイネーブル信号生成部と、
    前記イネーブル信号に応じて、前記データストローブ信号と基準電圧とのレベルを比較して、前記選択信号を生成する比較部と、
    を備えることを特徴とする請求項１４に記載のデータ入力回路。
16. 前記イネーブル信号が、前記第１の期間信号に同期してイネーブルされ、前記プリアンブル期間が終了した後にディセーブルされることを特徴とする請求項１５に記載のデータ入力回路。
17. 前記基準電圧が、前記データストローブ信号のロジックハイレベル及びロジックローレベルの中間レベルより低いレベルに設定されることを特徴とする請求項１５に記載のデータ入力回路。
18. 前記イネーブルシフト部が、
    前記第１の内部ストローブ信号に応じて電源電圧を伝達する第１の伝達素子と、
    前記第１の期間信号に応じて、前記第１の伝達素子の出力信号を伝達する第２の伝達素子と、
    を備えることを特徴とする請求項１４に記載のデータ入力回路。
19. 前記有効ストローブ信号抽出部が、
    前記伝達制御信号に応じて、前記第１の内部ストローブ信号の伝達を受けてセット信号を生成するセット信号制御部と、
    前記セット信号に応じて第１のリセット信号を生成する第１のリセット制御部と、
    前記第２の内部ストローブ信号に応じて第２のリセット信号を生成する第２のリセット制御部と、
    前記セット信号と前記第１のリセット信号及び第２のリセット信号とに応じてラッチし、前記有効ストローブ信号を生成するラッチ部と、
    を備えることを特徴とする請求項１３に記載のデータ入力回路。
20. 前記セット信号制御部が、
    前記伝達制御信号に応じて、前記第１の内部ストローブ信号をバッファリングして内部遅延ストローブ信号を生成するバッファと、
    前記内部遅延ストローブ信号に応じて、前記セット信号のパルスを生成するパルス発生部と、
    を備えることを特徴とする請求項１９に記載のデータ入力回路。
21. 前記第１のリセット制御部が、
    前記セット信号に応じて電源電圧を伝達する第１の伝達素子と、
    第１の期間信号に応じて、前記第１の伝達素子の出力信号を伝達する第２の伝達素子と、
    を備えることを特徴とする請求項１９に記載のデータ入力回路。
22. 前記有効ストローブ信号をバースト長情報に応じてカウントして、書き込み動作時にデータを整列するための書き込みラッチ信号を生成するデータストローブ信号カウンタをさらに備えることを特徴とする請求項１１に記載のデータ入力回路。

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