JP2008293279A - 信号マスキング方法、信号マスキング回路、及び、その回路を搭載した半導体集積回路 - Google Patents

信号マスキング方法、信号マスキング回路、及び、その回路を搭載した半導体集積回路 Download PDF

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Abstract

【課題】
本発明は、リードデータストローブのマスク及びゲーティングの時点において、リードデータストローブがＨｉ−Ｚ状態となることを防止する信号マスキング回路及び半導体集積回路を提供することを目的とする。
【解決手段】
リードデータストローブの論理"Ｌ"の期間を検出し、その期間が所定の期間であるときはゲーティング信号を発生する検出回路と、遅延リードデータストローブ信号発生回路と、遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、を有する信号マスキング回路。
【選択図】 図１

Description

信号マスキング方法、信号マスキング回路、及び、その回路を搭載した半導体集積回路に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）から出力されたバス信号のマスキング方法、信号マスキング回路、及び、その回路を搭載した半導体集積回路に関する。
クロック信号に同期して動作する半導体メモリであるＳＤＲＡＭ（SynchronousDynamic Random Access Memory）とロジック回路間のデータ信号をクロックに同期して行うことにより、半導体集積回路内のデータ転送の高速化が図られている。
そして、転送速度の高速化のために、クロックの立ち上がり及び立ち下がりの双方でデータを出力するＤＤＲＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）が採用されつつある。
ＤＤＲＳＤＲＡＭが出力するリードデータの出力期間はクロック周期の半分であり、高速である。また、ＤＤＲＳＤＲＡＭのようなパラレルインターフェイスにおいては常に信号間のスキューが問題になるため、高速化に伴い、リードデータをキャプチャするのが難しくなる。
そこで、ＤＤＲＳＤＲＡＭは、リードデータを出力するとともに、リードデータに同期したリードデータストローブ（ＲＤＱＳ：Read Data Strobe Signal）を出力する。すなわち、いわゆる、ソース・シンクロナス(Source Synchronous)転送によりリードデータを出力する。ロジック回路側ではリードデータを、リードデータストローブ（ＲＤＱＳ）から発生した信号によって、リードデータを取得する。そうすると、リードデータとリードデータストローブ（ＲＤＱＳ）は同期しているため、上記の信号間の位相はほぼ一定となり、リードデータの確定期間は削られない。
その後、ロジック回路側でリードデータストローブ（ＲＤＱＳ）によって取得したリードデータを利用するためには、クロックに同期したフリップフロップ等の記憶回路に、上記のリードデータを受け渡す必要がある。
そこで、フリップフロップに対して、データ端子にリードデータを入力し、クロック端子にリードデータストローブ（ＲＤＱＳ）を入力してリードデータをラッチする。次いで、次段のフリップフロップに対して、そのラッチデータを入力し、クロック端子にロジック回路側で使用しているクロック信号を入力して、そのラッチデータをラッチしている。
ここで、ロジック回路にリードデータストローブ（ＲＤＱＳ）を伝える信号線には複数の半導体メモリを接続することが想定されている。そこで、ＤＤＲＳＤＲＡＭは、リードデータストローブ（ＲＤＱＳ）を出力する際に、リードデータを出力する期間のみリードデータストローブ（ＲＤＱＳ）を伝える信号線を駆動し、それ以外の期間はその信号線を駆動しない。すなわち、リードデータストローブ（ＲＤＱＳ）はいわゆるバス信号である。従って、リードデータを取り込むのに有効なリードデータストローブ（ＲＤＱＳ）の期間、リードデータを取り込むのに有効なリードデータストローブ（ＲＤＱＳ）の最初の立ち上がりに先立つ約１サイクルの論理"Ｌ"の期間（いわゆる、リードプレアンブル：ReadPreamble）、及び、最後の立ち下がりの後に存在する約０．５サイクル期間の論理"Ｌ"の期間（いわゆる、 リードポストアンブル：ReadPostamble）においては、リードデータストローブ（ＲＤＱＳ）の論理は確定しているが、その他の期間はＨｉ−Ｚ状態となる。従って、リードデータをラッチするフリップフロップのクロック端子にリードデータストローブ（ＲＤＱＳ）を接続するだけでは、一旦、リードデータストローブによりリードデータをキャプチャしたあとに、内部ロジック回路へデータを受け渡す際に、リードデータストローブ(RDQS)のHi-Z状態にパルスが乗ってしまうと、キャプチャしたデータが破壊されてしまう恐れがある。
そこで、リードデータストローブ（ＲＤＱＳ）の入力をうけて、リードデータをフリップフロップでラッチするための、第１のタイミング信号を発生する遅延回路と、第１のタイミング信号から発生した第２のタイミング信号に応じてリードデータをラッチしたフリップフロップからの出力を維持する信号確定状態維持回路と、を有する半導体集積回路が提案されている（例えば、特許文献１）。リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚになってからも、所定の期間、リードデータがフリップフロップにおいて維持されるため、クロック信号がクロック端子に入力されている次段のフリップフロップがリードデータをラッチするまでの期間が確保される。従って、リードデータストローブ（ＲＤＱＳ）の入力回路に対して、入力を禁止する時点(すなわち、マスクする時点)にリードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚになってしまっても、リードデータは維持される。
しかし、リードデータがフリップフロップに入力されることがわかってから、リードデータストローブ（ＲＤＱＳ）の入力回路に入力許可が与えられた時点（すなわち、ゲーティングされた時点）で、リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚとなっている場合には、フリップフロップが誤ったリードデータをラッチすることになる。
上記のように、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点が、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間、リードプレアンブル、及び、リードポストアンブルとずれる理由は以下である。すなわち、ロジック側のクロックによってマスク及びゲーティングをかける時点に対して、ロジック側のクロックがＤＤＲＳＤＲＡＭに伝わって、ロジック側にリードデータストローブ（ＲＤＱＳ）が伝播するまでには、ロジック側の入出力回路特性、伝送路遅延、ＤＲＡＭ特性等、様々なバラツキ要因が存在するため、上記の経路における信号遅延（いわゆる、フライトタイム）が一定でないことにより、リードデータストローブ（ＲＤＱＳ）がロジック側に伝わる時点が一定でないことにある。
なお、フリップフロップが誤ったリードデータをラッチすることを防止するため、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点を、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間、リードプレアンブル、及び、リードポストアンブルの内側に設定することが考えられるが、信号遅延（フライトタイム）が一定でないため、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間が削られる場合が発生する。
特開２００６−１０７３５２号公報
しかし、リードデータストローブ（ＲＤＱＳ）が発生されるまでの経路は、クロック発生を行うロジック回路、クロックの伝送線路、ＤＤＲＳＤＲＡＭにおけるクロックを発生する回路、ＤＤＲＳＤＲＡＭにおけるリードデータストローブ（ＲＤＱＳ）を発生する回路、リードデータストローブ（ＲＤＱＳ）の伝送線路、及び、ロジック側におけるリードデータストローブ（ＲＤＱＳ）を受信する回路、から構成されており、経路中の各箇所において信号遅延量のバラツキがことなり、経路全体の信号遅延（フライトタイム）を一定とすることは非常に困難である。
そこで、本発明は、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点において、リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚ状態となることを防止するとともに、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間が削られることを防止する信号マスキング方法、信号マスキング回路、及び、半導体集積回路を提供することを目的とする。
上記の課題を解決するため、本発明は、
リードデータを取り込むために有効なリードデータストローブ信号の期間に先立って存在する論理"Ｌ"の期間を検出し、前記論理"Ｌ"の期間が所定の期間であるときはゲーティング信号を発生する検出回路と、
リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生させる遅延リードデータストローブ信号発生回路と、
前記ゲーティング信号を受けて、前記遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、
前記ゲーティングの後、前記第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、その後、前記第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、
前記マスク信号を受け、前記第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、
を有する信号マスキング回路を提供する。
また、上記の課題を解決するため、本発明は、
リード命令を取り込んだクロック信号の立ち上がりから、設定された期間が経過した後、リードデータを取り込むために有効なリードデータストローブの期間に先立って存在する論理"Ｌ"の期間の検出を開始し、
リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生し、
前記論理"Ｌ"の期間が所定の長さに達した後、前記遅延リードデータストローブ信号に対してゲーティングを行うゲーティング信号を発生し、
前記ゲーティング信号により前記遅延リードデータストローブ信号に対してゲーティングを行うことによりマスクドリードデータストローブ信号を発生した後、前記マスクドリードデータストローブ信号の立ち下がりのカウントを開始し、
前記立ち下がりのカウント数が所定の数に達したときに、前記遅延リードデータストローブ信号をマスクするマスク信号を発生し、
前記遅延リードデータストローブ信号を前記マスク信号によりマスクし、前記マスクドリードデータストローブ信号の論理を固定値とすることを特徴とする信号マスキング方法を提供する。
本発明が提供する信号マスキング回路によれば、リードデータストローブ（ＲＤＱＳ）自身からリードデータストローブ（ＲＤＱＳ）のマスク及びゲーティング信号を発生する回路によりフライトタイムに依存せず、リードデータストローブ(RDQS)とほぼ一定の位相関係をもつ、マスク及びゲーティング信号を発生することができる。
その結果、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点において、リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚ状態となることを防止するとともに、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間が削られることを防止することができる。
本発明が提供する信号マスキング方法によれば、リードデータストローブ（ＲＤＱＳ）自身からリードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングを行う信号を発生させるため、リードデータストローブ（ＲＤＱＳ）とマスク及びゲーティングを行う信号との間の信号遅延はほぼ一定とすることができる。
その結果、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点において、リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚ状態となることを防止するとともに、リードデータを取り込むためのリードデータストローブ（ＲＤＱＳ）の有効期間が削られることを防止することができる。
以下、本発明の実施例１について説明する。ただし、本発明は、上記の実施例１に限定されない。
実施例１は、メモリインターフェイス回路４に関するものである。図１乃至図８を用いて実施例１を説明する。
図１は、メモリインターフェイス回路４の概略を説明する回路図である。また、図１は、ＤＲＡＭ１から出力されたデータ（ＤＱ２０）及びリードデータストローブ（ＲＤＱＳ）２５を受けて、メモリインターフェイス回路４がリードデータストローブ（ＲＤＱＳ）２５によって、データ（ＤＱ）２０を取得し、ＤＲＡＭコントローラ５にクロック信号６７に同期してラッチされたデータ（ＤＱｂ）３５を出力しているところを示す。
ＤＲＡＭ１はデータを記憶する記憶回路である。ＤＲＡＭ１は、ライトコマンド信号を受け、同時に入力されるライトデータを、ライトコマンド信号と同時に入力されるアドレスに応じた記憶素子にそのライトデータを記憶する。また、ＤＲＡＭ１は、リードコマンド信号を受け、同時に入力されるアドレスに応じた記憶素子に記憶されたリードデータを出力する。
そして、ＤＲＡＭ１は標準的なＤＤＲＳＤＲＡＭであり、その標準規格によれば、データ入出力端子からデータ出力バッファ２によりデータ（ＤＱ）２０を出力し、リードデータストローブ出力端子からリードデータストローブ出力バッファ３によりリードデータストローブ（ＲＤＱＳ）２５を出力する。なお、ＤＲＡＭ１のその他の回路及び記憶素子部分は、メモリインターフェイス回路４の説明に不要なため、省略した。しかし、標準的なＤＤＲＳＤＲＡＭの他の規格を満たすための、他の回路が搭載されていることはいうまでもない。
ＤＲＡＭコントローラ５はＤＲＡＭ１をコントロールし、リードデータＤＱ２０の出力及びライトデータの入力を制御する回路である。そして、ＤＲＡＭコントローラ５はデータ入力バッファ４０によってデータ（ＤＱｂ３５）を受け取る。ＤＲＡＭコントローラ５は制御信号出力バッファ４１によって制御信号３２を出力し、プレスタート信号出力バッファ４２によってプレスタート信号３３を出力する。また、ＤＲＡＭコントローラ５はデコード信号入力バッファ４６によってＤＬＬ回路６からのデコード信号６６を受け取り、その情報をもとにプレＴｈ信号出力バッファ４５によって、プレＴｈ信号４４を出力する。また、ＤＲＡＭコントローラ５は標準的なＤＤＲＳＤＲＡＭをコントロールする回路を有する。例えば、メモリインターフェイス回路４の説明に不要なため、図示されていないが、ＤＲＡＭコントローラ５はライトコマンド、リードコマンド等のコマンドを発生し出力する回路、上記のライトコマンド等と同時に入力するアドレスを発生し出力する回路等が搭載されていることはいうまでもない。なお、制御信号３２、プレスタート信号３３、デコード信号６６、プレＴｈ信号４４については、後述する。
メモリインターフェイス回路４は、信号マスキング回路１６、フリッフフロップ１２、信号遅延回路ＤＬＢ１３、ＦＩＦＯ（First In First Out） １４、ＦＩＦＯ１５、及び、ＦＩＦＯ１８から構成されている。
信号マスキング回路１６はリードデータストローブ（ＲＤＱＳ）２５を受けて、リードデータストローブ（ＲＤＱＳ）２５の論理が不確定な期間、すなわち、Ｈｉ−Ｚの期間をマスクし、その期間の信号論理を論理”Ｌ”に変換したマスクドリードデータストローブ（ＭＲＤＱＳ）２９を出力する機能を有する。なお、詳細な動作及び機能については、後述する。
そして、信号マスキング回路１６は計測回路１７、ＡＮＤ９、ＡＮＤ１０、及び、カウンタ１１から構成されている。
そして、計測回路１７はＤＬＬ回路６、リードデータストローブ信号遅延回路ＤＬＡ７、及び、検出回路８から構成されている。なお、ＤＬＬ回路６、リードデータストローブ信号遅延回路ＤＬＡ７、検出回路８の詳細については後述する。また、計測回路１７の詳細動作及び機能についても、後述する。
なお、計測回路１７はＤＲＡＭ１からリードデータストローブ（ＲＤＱＳ）２５を受けとる。また、計測回路１７は、ＡＮＤ９の一方の入力端子に対して、リードデータストローブ（ＲＤＱＳ）２５を１／４位相遅らせた遅延信号Ａ２３を出力する。さらに、計測回路１７は、ＡＮＤ９の他方の入力端子に対して、リードデータストローブ（ＲＤＱＳ）２５の立ち上がりに同期したゲーティング信号Ｂ２４を出力する。なお、計測回路１７は、信号遅延回路ＤＬＢ１３から、スタート信号３０を受けた時に検出を開始する。また、計測回路１７は、カウンタ１１よりのリセット信号２８を受けた時に、リセットされる。さらに、計測回路１７は、検出すべきリードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間の閾値を決める信号Ｔｈ４４ａを受けて、論理"Ｌ"の期間の閾値を決定する。
ＡＮＤ９は、入力端子に遅延信号Ａ２３及びゲーティング信号Ｂ２４を受け、リードデータストローブ（ＲＤＱＳ）２５を１／４位相遅らせた遅延信号Ｃ２６を、ＡＮＤ１０の一方の端子に出力する。
信号遅延回路ＤＬＢ１３は、ＤＲＡＭコントローラ５から出力されたプレスタート信号３３を受けて、プレスタート信号３３を所定位相遅らせて、スタート信号３０を出力する。
ＦＩＦＯ１５は、ＤＲＡＭコントローラ５から出力された制御信号３２をクロック信号６７の立ち上がりに応じてラッチし、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち上がりでカウンタ１１に制御信号３１を出力する。なお、制御信号３１は複数の信号を含み、後に説明するように、少なくとも、カウンタリセット９８、ＢＬ２（１００）、ＢＬ４（１０２）、ＢＬ８（１０４）を含む。
ＡＮＤ１０は、一方の入力端子に遅延信号Ｃ２６を受け、他方の入力端子にＥＮＤ２７を受けて、マスクドリードデータストローブ（ＭＲＤＱＳ）２９を出力する。
カウンタ１１は、制御信号３１受けた後、計測回路１７にリセット信号２８を送る。そして、カウンタ１１は、マスクドリードデータストローブ（ＭＲＤＱＳ）２９を受け、所定の数マスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち下がりを数えた後、ＡＮＤ１０に対して、遅延信号Ｃ２６のゲーティングを止めるＥＮＤ信号２７をマスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち下がりに同期して出力する。
フリップフロップ１２はマスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち上がりに応じて、リードデータＤＱ２０をラッチし、データＤＱＡ３４を出力する。
ＦＩＦＯ１４は、データＤＱＡ３４を、クロック信号６７の立ち上がりに応じてラッチし、クロック信号６７の立ち上がりでデータＤＱＢ３５を出力する。
ＦＩＦＯ１８は、ＤＲＡＭコントローラ５から、検出すべきリードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間の閾値を決める信号ＰＴｈ４４を受けて、クロック信号６７に同期してラッチする。そして、計測回路１７に向けて、検出すべきリードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間の閾値を決める信号Ｔｈ４３をクロック信号６７の立ち上がりで出力する。
図２Ａ及び図２Ｂは計測回路１７を構成するＤＬＬ回路６を示す回路図である。ここで、図２Ａは、ＤＬＬ回路６を構成する回路ユニット６０を示す。回路ユニット６０は、スイッチ回路５１、５２、インバータ５３、出力信号ＤＥＬＯＵＴ５４、入力信号ＤＥＬＩＮ５５、選択信号ＳＥＬＩＮ５６、信号増幅器５７、５９、信号ＣＬＫＩＮ５８、及び、信号ＣＬＫＯＵＴ６１から構成されている。なお、以下の図面において、スイッチ回路を表す台形記号はスイッチ回路５１、５２、インバータ５３から構成されるスイッチ回路５０をあらわす。
回路ユニット６０は信号ＣＬＫＩＮ５８を増幅して信号ＤＥＬＯＵＴ５４として出力する。また、信号ＳＥＬＩＮ５６の論理が"Ｈ"であるときには、回路ユニット６０は信号ＤＥＬＯＵＴ５４を増幅して信号ＣＬＫＯＵＴ６１として出力する。また、信号ＳＥＬＩＮ５６の論理が"Ｌ"であるときには、回路ユニット６０は信号ＤＥＬＩＮ５５を増幅して信号ＣＬＫＯＵＴ６１として出力する。
図２Ｂは、ＤＬＬ回路６を示す回路図である。ＤＬＬ回路６は位相比較回路６２、回路ユニット６０を複数接続して構成される遅延回路６４、及び、選択回路６３から構成されている。
遅延回路６４は、１行分の回路ユニット６０ａ（１）乃至回路ユニット６０ａ（ｎ）、１行分の回路ユニット６０ｂ（１）乃至回路ユニット６０ｂ（ｎ）、１行分の回路ユニット６０ｃ（１）乃至回路ユニット６０ｃ（ｎ）、及び、１行分の回路ユニット６０ｄ（１）乃至回路ユニット６０ｄ（ｎ）、すなわち、４行分の回路ユニット６０が直列に接続されて、構成されている。遅延回路６４はクロック信号６７に位相遅延を与えるための回路である。すなわち、遅延回路６４はクロック信号６７を受け、遅延クロック信号６５を位相比較回路６２に出力する回路である。
選択回路６３はデコーダ６３ａ（１）乃至デコーダ６３ａ（ｎ）で構成されている。デコーダ６３ａ（１）乃至デコーダ６３ａ（ｎ）は、信号ＳＥＬＩＮ５６を発生し、クロック信号６７の位相遅延に寄与する回路ユニット６０の列を決定する。例えば、デコード６３ａ（１）からＳＥＬＩＮ５６が発生する場合は、信号回路ユニット６０ａ（１）乃至回路ユニット６０ｄ（１）が属する列がクロック信号６７の遅延に寄与する。すなわち、デコーダ６３ａ（ｍ）（ｍは１からｎまでの整数）から信号ＳＥＬＩＮ５６が発生する場合には、回路ユニット６０ａ（１）から回路ユニット６０ａ（ｍ）、回路ユニット６０ｂ（１）から回路ユニット６０ｂ（ｍ）、回路ユニット６０ｃ（１）から回路ユニット６０ｃ（ｍ）、及び、回路ユニット６０ｄ（１）から回路ユニット６０ｄ（ｍ）までの回路ユニット６０がクロック信号６７の遅延に寄与する。すなわち、図２Ｂを参照して、クロック信号６７は、回路ユニット６０ａ（１）の上段の増幅器（回路ユニット６０の信号増幅器５７に相当）から回路ユニット６０ａ（ｍ）の上段の増幅器を通過し、その後、回路ユニット６０ａ（ｍ）の下段の増幅器（回路ユニット６０の信号増幅器５９に相当）から回路ユニット６０ａ（１）の下段の増幅器を通過し、その後、同様に回路ユニット６０ｂ（１）から回路ユニット６０ｂ（ｍ）の各々の上段の増幅器、及び、下段の増幅器を通過し、その後、同様に回路ユニット６０ｃ（１）から回路ユニット６０ｃ（ｍ）の各々の上段の増幅器、及び、下段の増幅器を通過し、その後、同様に回路ユニット６０ｄ（１）から回路ユニット６０ｄ（ｍ）の各々の上段の増幅器、及び、下段の増幅器を通過して、遅延クロック信号６５として位相比較回路６２に伝播する。
位相比較回路６２はクロック信号６７と、遅延回路６４を介して出力された遅延クロック信号６５との位相を比較する回路である。そして、比較した結果、クロック信号６７の位相に対して、１クロック周期分遅れた遅延クロック信号６５の位相が一致するようにいずれかの選択回路６３内のデコーダ６３ａ（ｍ）（ｍは１からｎまでの整数）を活性化するデコード信号６６を発生する。なお、デコード信号６６は選択回路６３内のデコーダ６３ａ（ｍ）（ｍは１からｎまでの整数）のいずれかを選択する８ビットのデジタル信号である。すなわち、上記のデジタル信号は、ＤＬＬ回路６において、クロック信号６７の１周期に相当する素子数に関する情報をもっていることになる。なぜなら、例えば、デジタル信号"０１００００００"によって、選択回路６０ｄ（２）が選択された場合、クロック信号６７が入力され、位相比較回路６２に戻るまでに経由する回路ユニット６０の数は８個と一義的にきまるからである。その際、クロック信号６７が経由する増幅器の段数は、１６段である。回路ユニット６０は２段の信号増幅器５７、５９を有するからである。
図２Ｂを参照して、ＤＬＬ回路６の動作を説明する。位相比較回路６２は遅延回路６０に入力されるクロック信号６７の位相と遅延クロック信号６５の位相を比較する。そして、比較の結果、遅延クロック信号６５の位相が早い場合、クロック信号６７が通過する回路ユニット６０の数が多くなるように、デコード回路６３ａ（１）乃至デコード回路６３ａ（ｎ）の内の一つを活性化させるデコード信号６６を出力する。一方、遅延クロック信号６５の位相が遅い場合、クロック信号６７が通過する回路ユニット６０の数が少なくなるように、デコード回路６３ａ（１）乃至デコード回路６３ａ（ｎ）の内の一つを活性化させるデコード信号６６を出力する。そして、遅延クロック信号６５の位相とクロック信号６７の位相が一致する場合には、位相の比較を行う前のデコード信号６６と同一のデジットを有するデコード信号６６を維持する。
そうすると、回路ユニット６０を駆動する電源条件がどのような条件であっても、クロック信号６７の１周期分の遅延をもたらす回路ユニット６０の数をデコード信号６６が有するデジットより判断することができる。そうすると、メモリインターフェイス回路４はデコード信号６６を受け取り、クロック信号６７の１周期分が増幅器（回路ユニット６０の増幅器５７、５９）の何段分に相当しているかを認識することができる。なお、例えば、いわゆるベスト条件であった場合には、遅延回路６４においてクロック信号６７の遅延に関与する回路ユニット６０の数は多くなる。なぜなら、回路ユニット６０中のインバータ５７、５９による信号遅延は小さくなるからである。いわゆるワースト条件であった場合には、遅延回路６４においてクロック信号６７の遅延に関与する回路ユニット６０の数は少なくなる。回路ユニット６０中のインバータ５７、５９による信号遅延は大きくなるからである。なお、ベスト条件とは、回路に供給される電源電圧が定格値の上限である場合をいい、ワースト条件とは、回路に供給される電源電圧が定格値の下限である場合をいう。以上がＤＬＬ回路６の基本機能である。ＤＬＬ回路６内部の回路ユニット６０内のバッファによるチェーン段数及び一段あたりのバッファの遅延値を小さくすればするほど、遅延調整機能としての分解能は高まりより高速なインターフェイスに対応が可能となる。なお、当然、本発明は特定のＤＬＬ回路構成に限定されるものではない。
図３は計測回路１７を構成するリードデータストローブ信号遅延回路ＤＬＡ７を示す回路図である。なお、図３は、リードデータストローブ信号遅延回路ＤＬＡ７の説明の都合上、ＤＬＬ回路６、検出回路８、リードデータストローブ信号遅延回路ＤＬＡ７を示す。
リードデータストローブ信号遅延回路ＤＬＡ７は、選択回路７０、遅延回路７１から構成されている。
遅延回路７１は１行分の回路ユニット７１ａ（１）乃至回路ユニット７１ａ（ｎ）が直列に接続されて構成されている。なお、回路ユニット７１ａ（１）乃至回路ユニット７１ａ（ｎ）は回路ユニット６０と同様な回路である。ただし、遅延回路７１を構成する回路ユニット６０の数は遅延回路６４を構成する回路ユニット６０の１／４の個数である。
選択回路７０はデコード回路７０ａ（１）乃至デコード回路７０ａ（ｎ）から構成されている。デコード回路７０ａ（１）乃至デコーダ回路７０ａ（ｎ）はデコード回路６３ａ（１）乃至デコーダ回路６３ａ（ｎ）と同様な回路である。そして、ＤＬＬ回路６から供給されるデコード信号６６を受けて、選択回路６３内のデコード回路６３ａ（ｍ）（ｍは１からｎまでの整数）に対応する、選択回路７０内のデコード回路７０ａ（ｍ）（ｍは１からｎまでの整数）が回路ユニット７１ａ（ｍ）（ｍは１からｎまでの整数）に対して選択信号ＳＥＬＩＮ５６を出力する。その結果、回路ユニット７１ａ（１）から回路ユニット７１ａ（ｍ）までが、リードデータストローブ（ＲＤＱＳ）２５の位相遅延に寄与する。
そうすると、リードデータストローブ信号遅延回路ＤＬＡ７は、リードデータストローブ（ＲＤＱＳ２５）に対して、クロック信号６７の１／４周期分の位相遅延を付加して遅延信号Ａ２３を出力する。なぜなら、回路ユニット７１ａ（ｍ）（ｍは１からｎまでの整数）は回路ユニット６０と同様な回路である。また、リードデータストローブ信号遅延回路ＤＬＡ７において、信号遅延に寄与する回路ユニット７１ａ（ｍ）の数は、ＤＬＬ回路において、信号遅延に寄与する回路ユニット６０ａ（ｍ）、６０ｂ（ｍ）、６０ｃ（ｍ）、及び、６０ｄ（ｍ）（ｍは１からｎまでの整数）の数の１／４になるからである。なお、上記のように回路ユニットの個数が１／４になる理由は、デコーダ回路７０ａ（ｍ）（ｍは１からｎまでの整数）一つあたりに接続する回路ユニット７１ａ（ｍ）の数の４倍の回路ユニット６０ａ（ｍ）等が、デコード回路６３ａ（ｍ）（ｍは１からｎまでの整数）一つに接続されているからである。
図４は計測回路１７を構成する検出回路８を示す回路図である。検出回路８は遅延回路８０、選択回路８１、Ｌ期間検出回路８２、及び、ＡＮＤ８３から構成されている。
遅延回路８０は、１行分の回路ユニット８０ａ（１）乃至回路ユニット８０ａ（ｎ）、１行分の回路ユニット８０ｂ（１）乃至回路ユニット８０ｂ（ｎ）、１行分の回路ユニット８０ｃ（１）乃至回路ユニット８０ｃ（ｎ）、及び、１行分の回路ユニット８０ｄ（１）乃至回路ユニット８０ｄ（ｎ）から構成されている。すなわち、上記の回路ユニット８０ａ（１）等は回路ユニット６０と同様なものであるから、直列に接続された、４行分の回路ユニット６０によって、遅延回路８０は構成されている。なお、上記の構成はＤＬＬ回路６の遅延回路６４と同様な構成である。
選択回路８１はデコード回路８１ａ（１）乃至デコード回路８１ａ（ｎ）から構成されている。上記のデコード回路８１ａ（１）乃至デコード回路８１ａ（ｎ）は、ＤＬＬ回路６におけるデコード回路６３ａ（１）乃至デコード回路６３ａ（ｎ）と同様な回路である。
そして、選択回路８１はＤＬＬ回路６からのデコード信号６６を受けると、デコード回路８１ａ（１）乃至デコード回路８１ａ（ｎ）の内の一つから選択信号ＳＥＬＩＮ５６が出力する回路である。
そして、遅延回路８０にたいして、選択回路８１は、上記の選択信号ＳＥＬＩＮ５６の出力によって、リードデータストローブ（ＲＤＱＳ）２５が経由する回路ユニット６０の数と、ＤＬＬ回路６においてクロック信号６７が経由する回路ユニット６０の数とが同等となるように作用する。ＤＬＬ回路６で使用されているデコード信号６６を、選択回路８１において、そのまま使用するため、ＤＬＬ回路６において活性化するデコーダ回路６３ａ（ｍ）（ｍは１からｎまでの整数）に相当するデコーダ回路８１ａ（ｍ）（ｍは１からｎまでの整数）が活性化するからである。
そうすると、リードデータストローブ（ＲＤＱＳ）２５が経由する回路ユニット６０によって形成される遅延量は、クロック信号６７の１周期分となる。
なお、選択回路８１中のノードＡ１乃至Ａｎは、後に説明する、Ｌ期間検出回路８２に設けられている信号と接続する。
Ｌ期間検出回路８２は、Ｌ期間検出用のＡＮＤ８２ａ１乃至８２ａｎ、フリップフロップ８４、プルアップ抵抗８５ａ１乃至８５ａｎ、及び、配線Ｂ１乃至Ｂｎにより構成されている。Ｌ期間検出用のＡＮＤ８２ａ１乃至８２ａｎの各出力は、ワイヤードオアされ、ノードＢＢに出力される。なお、ＡＮＤ８２ａm（ｍは１からｎまでの整数）はｍ＋２個の入力端子を有する。そして、上記入力端子の内の一つは、ＡＮＤ８２ａm（ｍは１からｎまでの整数）を選択する信号Ｔｈ信号４３に接続する。また、残りの入力端子は配線Ｂ１乃至Ｂｎの何れかに接続されている。
配線Ｂ１乃至Ｂｎは選択回路８１中のノードＡ１乃至Ａｎに接続する配線である。
プルアップ抵抗８５ａ１乃至８５ａｎは高抵抗であり、配線Ｂ１乃至Ｂｎの論理が不定となることを防止するため、高電位電源Ｖｃｃと配線Ｂ１乃至Ｂｎを接続する抵抗である。
Ｌ期間検出用のＡＮＤ８２ａ１乃至８２ａｎは選択回路８１中のノードＡ１乃至Ａｎに接続する配線Ｂ１乃至Ｂｎからの信号の内の一部又は全部をうけて、リードデータストローブ（ＲＤＱＳ）２５のＬ期間を検出する回路である。なお、ＡＮＤ８２ａ１乃至８２ａｎの内、活性化する回路の選択はＴｈ信号４３により行われる。また、Ｔｈ信号４３は図１に示すようにＤＲＡＭコントローラ５から出力されるプレＴｈ信号４４に応じてＦＩＦＯ１８を介して入力される指令信号である。ここで、ＤＲＡＭコントローラ５はデコード信号６６を通じて、クロック信号６７の１周期分が何段の増幅器の遅延に相当するか、或いは、どのデコード回路８０ａ（ｍ）（ｍは１からｎまでの整数）から選択信号ＳＥＬＩＮ５６が出力されているかを認識している。そうすると、ＤＲＡＭコントローラ５は検出すべきＬ期間の長さ、及び、データストローブ（ＲＤＱＳ２５）が通過するノードがノードＡ１乃至Ａｎの内のどれに相当するかを考慮してプレＴｈ信号４４を出力する。その結果、選択されたＡＮＤ８２ａ１乃至８２ａｎのいずれかによって、所定のＬ期間の検出が可能になる。
具体的には、以下のようにリードデータストローブ（ＲＤＱＳ）２５のＬ期間を検出する。例えば、配線Ｂ１からの信号、配線Ｂ２からの信号、及び、Ｔｈ信号４３の内のＡＮＤ８２ａ１を選択する信号の論理がすべて論理"Ｌ"である場合に、ＡＮＤ８２ａ１は論理"Ｌ"の信号を出力する。そうすると、ＡＮＤ８２ａ１は論理"Ｌ"の信号を出力する場合、遅延回路８０のノードＡ１及びＡ２の論理は同時に論理"Ｌ"である。従って、リードデータストローブ（ＲＤＱＳ２５）の論理"Ｌ"の部分がノードＡ２に伝播したときに、ノードＡ１が論理"Ｌ"を維持しているのであるから、リードデータストローブ（ＲＤＱＳ）２５がノードＡ１からノードＡ２に伝播する期間、リードデータストローブ（ＲＤＱＳ）２５は論理"Ｌ"を維持していることになる。
そうすると、ＡＮＤ８２ａ１はリードデータストローブ（ＲＤＱＳ）２５のＬ期間が回路ユニット８０ａ（１）を信号が通過する期間以上の長さであることを検出したことになる。なお、回路ユニット８０ａ（１）を信号が通過する期間はＤＬＬ回路６において回路ユニット６０ａ（１）を信号が通過する期間と同等である。そうすると、ＤＬＬ回路６において、クロック信号６７と遅延クロック信号６５とが同一位相となり、１クロック周期がｋ個の回路ユニット６０の遅延時間と同等である場合には、リードデータストローブ（ＲＤＱＳ）２５のＬ期間は、（１クロック周期／ｋ）以上であることがわかる。
同様に、ＡＮＤ８２ａｍ（ｍは１からｎまでの整数）のｍ＋１個の入力端子が、リードデータストローブ（ＲＤＱＳ）２５が通過する遅延経路に沿って並んでいる、ｍ＋１個のノードに接続しているため、ＡＮＤ８２ａｍ（ｍは１からｎまでの整数）は、ｍ＋１個のノードの論理がすべて"Ｌ"であるときに、論理"Ｌ"の信号を出力する。上記のｍ＋１個のノードの論理がすべて"Ｌ"である状態は、リードデータストローブ（ＲＤＱＳ）２５が回路ユニット８０ａ（ｍ）（ｍは１からｎまでの整数）、回路ユニット８０ｂ（ｍ）（ｍは１からｎまでの整数）、回路ユニット８０ｃ（ｍ）（ｍは１からｎまでの整数）、及び、回路ユニット８０ｄ（ｍ）（ｍは１からｎまでの整数）を通過している期間、リードデータストローブ（ＲＤＱＳ）２５の論理が"Ｌ"であることを示している。すなわち、１クロック周期がｋ個の回路ユニット６０の遅延時間と同等である場合、リードデータストローブ（ＲＤＱＳ２５）のＬ期間は、（１クロック周期×ｍ／ｋ）以上であることがわかる。
その後、リードデータストローブ（ＲＤＱＳ）２５が遅延回路８０に入力される時点で、論理"Ｌ"から論理"H"に立ち上がると、ＡＮＤ８２ａｍ（ｍは１からｎまでの整数）は、論理"Ｌ"から論理"H"に立ち上がる信号を出力する。すなわち、リードデータストローブ（ＲＤＱＳ）２５のＬ期間は、（１クロック周期×ｍ／ｋ）以上であることを検出したことを表す信号が、ノードＢＢに表れる。
フリップフロップ８４はノードＢＢに表れた信号の論理"Ｌ"から論理"Ｈ"への立ち上がりで、論理"Ｈ"をラッチし、ノードＢＢに対して、論理"Ｈ"の信号を出力する回路である。また、フリップフロップ８４はＲｅｓｅｔ信号を受けてラッチをリセットする回路である。すなわち、いわゆる、フリップフロップ８４はＴフリップフロップである。
そうすると、Ｌ期間検出回路８２は、次のように動作する。まず、Ｌ期間検出用のＡＮＤ８２ａ１乃至８２ａｎは、リードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間が所定の期間に達すると、論理"Ｌ"の信号を出力する。その後、リードデータストローブ（ＲＤＱＳ）２５が論理"Ｌ"から論理"H"に立ち上がると、その時点でノードＢＢに表れる信号は論理"Ｌ"から論理"Ｈ"へ立ち上がる。従って、Ｌ期間検出回路８２は、検出回路８がリードデータストローブ（ＲＤＱＳ２５）のＬ期間の検出を開始した時点では、ノードＢＢに接続する端子から論理"Ｌ"の信号を出力し、所定の期間、リードデータストローブ（ＲＤＱＳ）２５が論値"Ｌ"であったときには、ノードＢＢに接続する端子から論理"H"の信号を出力する回路である。
ＡＮＤ回路８３は、スタート信号３０の論理が"Ｌ"のときは、論理"Ｌ"の信号を出力する。また、ＡＮＤ回路８３は、スタート信号３０の論理が"H"のときは、デコード信号６６の論理に応じた論理信号を出力する。
以上より、検出回路８は、スタート信号３０を受け、デコード信号６６に応じて１クロック周期分の遅延経路が遅延回路８０に設定される。また、検出回路８は、Ｔｈ信号４３を受けることにより、上記の遅延経路を通過するリードデータストローブ（ＲＤＱＳ）２５が所定の論理"Ｌ"期間を有することを検出する。なお、所定の論理"Ｌ"期間は、１クロック周期に対する比率で指定される期間となる。1クロック周期を表す回路ユニットの数に対して、リードデータストローブ（ＲＤＱＳ）２５が論値"Ｌ"である期間も回路ユニットの数で指定することになるからである。
図５は、実施例１の信号マスキング回路１６のカウンタ１１を示す回路図である。カウンタ回路１１はインバータ９０、Ｔフリップフロップ９１、９２、９３、９４、スイッチ回路９５、スイッチ回路９６、及び、スイッチ回路９７から構成されている。
そして、インバータ９０の入力端子にはマスクドリードデータストローブ（ＭＲＤＱＳ）２９が入力される。インバータ９０の出力端子は、Ｔフリップフロップ９１のクロック端子に接続されている。Ｔフリップフロップ９１の反転データ出力端子はＴフリップフロップ９２のクロック端子に接続されている。Ｔフリップフロップ９２の反転データ出力端子はＴフリップフロップ９３のクロック端子に接続されている。Ｔフリップフロップ９２のデータ出力端子はスイッチ回路９５の入力端子に接続されている。Ｔフリップフロップ９３の反転データ出力端子はＴフリップフロップ９４のクロック端子に接続されている。Ｔフリップフロップ９３のデータ出力端子はスイッチ回路９７の入力端子に接続されている。Ｔフリップフロップ９４のデータ出力端子はスイッチ回路９６の入力端子に接続されている。スイッチ回路９５の出力端子、スイッチ回路９６の出力端子、及び、スイッチ回路９７の出力端子はワイヤードオアされており、ＥＮＤ信号２７を出力する端子に接続されている。Ｔフリップフロップ９１、Ｔフリップフロップ９２、Ｔフリップフロップ９３、及び、Ｔフリップフロップ９４のリセット端子には、カウンタリセット９８が入力される入力端子に接続される。
そして、カウンタ回路１１は次のように動作する。マスクドリードデータストローブ（ＭＲＤＱＳ）２９がインバータ９０に入力されると、インバータ９０はその反転信号を出力する。次いで、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち下がり、すなわち、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の反転信号の立ち上がりにより、Ｔフリップフロップ９１は反転データ出力信号を出力する。次いで、Ｔフリップフロップ９２のクロック端子にＴフリップフロップ９１からの反転データ出力信号が入力されると、Ｔフリップフロップ９２はデータ信号を出力する。スイッチ回路９５は、／ＢＬ２（９９）を受ける端子に"Ｌ"論理が入力され、ＢＬ２（１００）を受ける端子に"Ｈ"論理が入力された場合は、Ｔフリップフロップ９２からのデータ信号をＥＮＤ信号２７として出力する。一方、Ｔフリップフロップ９２のクロック端子にＴフリップフロップ９１からの反転データ出力信号が入力されると、Ｔフリップフロップ９２は反転データ信号も出力する。Ｔフリップフロップ９３のクロック端子にＴフリップフロップ９２からの反転データ出力信号が入力されると、Ｔフリップフロップ９３はデータ信号を出力する。スイッチ回路９７は、／ＢＬ４（１０１）を受ける端子に"Ｌ"論理が入力され、ＢＬ４（１０２）を受ける端子に"Ｈ"論理が入力された場合は、Ｔフリップフロップ９３からのデータ信号をＥＮＤ信号２７として出力する。一方、Ｔフリップフロップ９３のクロック端子にＴフリップフロップ９２からの反転データ出力信号が入力されると、Ｔフリップフロップ９３は反転データ信号も出力する。Ｔフリップフロップ９４のクロック端子にＴフリップフロップ９３からの反転データ出力信号が入力されると、Ｔフリップフロップ９４はデータ信号を出力する。スイッチ回路９６は、／ＢＬ８（１０３）を受ける端子に"Ｌ"論理が入力され、ＢＬ８（１０４）を受ける端子に"Ｈ"論理が入力された場合は、Ｔフリップフロップ９４からのデータ信号をＥＮＤ信号２７として出力する。
なお、ＢＬ２（１００）、ＢＬ４（１０２）、ＢＬ８（１０４）、カウンタリセット９８は、図１の制御信号３１を構成する。また、制御信号３１は、ＤＲＡＭコントローラ５が出力する制御信号３２を受けたＦＩＦＯ１５がマスクドリードデータストローブ（ＭＲＤＱＳ）２９の最初の立ち上がりを受けて出力する信号である。
以上より、カウンタ１１はマスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち下がりのカウント数が、初段のＴフリップフロップから、ＢＬ２（１００）、ＢＬ４（１０２）、又は、ＢＬ８（１０４）で出力端子が選択されるＴフリップフロップまでによりカウントされる数に達すると、ＥＮＤ信号２７を出力する回路である。
ここで、ＢＬ２（１００）、ＢＬ４（１０２）、及び、ＢＬ８（１０４）によって選択される数は、ＤＲＡＭ１から出力されるデータのいわゆるバーストレングスに対応する数であり、例えば、２、４、８といった偶数の整数である。なお、バーストレングスとはＤＲＡＭ１が連続して出力するデータの数である。なお、データ数がＢＬ２（１００）、ＢＬ４（１０２）、ＢＬ８（１０４）によって選択される数に収まらない場合においても、ＤＲＡＭ１に対して、連続的にリードコマンドを発行し、ＤＲＡＭコントローラ５側から、新規にリードコマンドが発行された時点において、カウンタリセット９８を出力しなおすことで、任意のコマンドシーケンスにおいて適切にバースレングスに対応する数をカウントできることは、言うまでもない。
図６は信号マスキング回路１６の動作を説明するための図である。図６はクロック信号６７の信号波形１６０、リードデータストローブ（ＲＤＱＳ）２５の波形１６１、ゲーティング信号Ｂ２４の波形１６２、遅延信号Ａ２３の波形１６３、及び、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の波形１６４を示す。
信号波形１６０からわかるように、クロック信号６７は一定周期で論理"H"及び論理"Ｌ"を繰り返す信号とその反転信号からなる相補信号である。波形１６１からわかるようにリードデータストローブ（ＲＤＱＳ）２５はいわゆるバス信号である。すなわち、リードデータストローブ（ＲＤＱＳ）２５はリードデータを取り込むために有効なリードデータストローブ（ＲＤＱＳ）２５の期間、リードデータを取り込むために有効なリードデータストローブ（ＲＤＱＳ）２５の最初の立ち上がりの前に存在する約１クロックサイクルの論理"Ｌ"の期間（いわゆる、リードプレアンブル：ReadPreamble）、及び、有効なリードデータストローブ（ＲＤＱＳ）２５の最後の立ち下がりの後に存在する約０．５クロックサイクルの論理"Ｌ"の期間（リードポストアンブル：ReadPostamble）において論理が確定しているが、その他の期間はＨｉ−Ｚ状態となる信号である。そして、図６の波形１６１に示すように、有効なリードデータストローブ（ＲＤＱＳ）２５の期間は、例えば、４個のリードデータＤＱ２０を受け取るため、時刻Ｔ４付近から開始され、２回の立ち上がり及び２回の立ち下がりを含む１．５クロック分の期間である。
そこで、上記のようなリードデータストローブ（ＲＤＱＳ）２５が信号マスキング回路１６に入力されると、図６の波形１６３に示すように、リードデータストローブ信号遅延回路ＤＬＡ７からはリードデータストローブ（ＲＤＱＳ）２５に対して１／４クロック周期分、位相が遅れた遅延信号Ａ２３が出力される。
一方、上記のようなリードデータストローブ（ＲＤＱＳ）２５が検出回路８に入力されると、図６の波形１６３に示すように、検出回路８からは、ゲーティング信号Ｂ２４が出力される。なお、検出回路８は、時刻Ｔ１において、リードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"検出を開始するスタート信号３０、及び、検出すべき論理"Ｌ"期間の長さの選択を行うＴｈ信号４３を受けて、検出を開始する。次いで、リードデータストローブ（ＲＤＱＳ）２５が論理"Ｌ"となっている時刻Ｔ２を経過したのち、リードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間が時刻Ｔ３において所定の期間に達すると、検出回路８は論理"Ｌ"から論理"Ｈ"に立ち上がる、ゲーティング信号Ｂ２４を出力する。
その結果、図６の波形１６４に示すように、マスクドリードデータストローブ（ＭＲＤＱＳ）２９が、ＡＮＤ１０から出力される。なぜなら、以下のように信号マスキング回路１６は動作するからである。まず、ゲーティング信号Ｂ２４がＡＮＤ９の一方の端子に入力され、遅延信号Ａ２３がＡＮＤ９の他方の端子に入力されるため、ＡＮＤ９は遅延信号Ｃ２６を出力する。遅延信号Ｃ２６はＡＮＤ１０の一方の端子に入力され、カウンタ１１からのＥＮＤ信号２７はＡＮＤ１０の他方の端子に入力される。ＥＮＤ信号２７は図５の説明にあるように、カウンタリセット９８によって、カウント開始の時点では論理"Ｌ"の信号であるから、ＡＮＤ１０は遅延信号Ｃ２６をマスクドリードデータストローブ（ＭＲＤＱＳ）２９として出力する。従って、マスクドリードデータストローブ（ＭＲＤＱＳ）２９は４個のリードデータＤＱ２０を受け取るため、時刻Ｔ４付近から開始され、論理"Ｌ"から論理"Ｈ"の立ち上がり及び論理"Ｈ"から論理"Ｌ"の立ち上がりを２回繰り返した後、論理"Ｌ"を維持する信号となる。
ここで、マスクドリードデータストローブ（ＭＲＤＱＳ）２９が論理"Ｌ"に戻るのは、カウンタ１１がマスクドリードデータストローブ（ＭＲＤＱＳ）２９における２回目の論理"Ｈ"から論理"Ｌ"の立ち下がりを検出した後、検出回路８にはリセット信号２８を出力して検出回路８のフリップフロップ８４の出力（ゲーティング信号Ｂ２４）を論理"Ｌ"にするからである。その結果、ＡＮＤ９によって、遅延信号Ｃ２６も論理"Ｌ"に固定され、マスクドリードデータストローブ（ＭＲＤＱＳ）２９がＡＮＤ１０によって論理"Ｌ"に固定されるからである。
上記のように信号マスキング回路１６が動作するため、マスクドリードデータストローブ（ＭＲＤＱＳ）２９は、Ｈｉ−Ｚ状態となることがなく、フリップフロップ１２のクロック端子においてイリーガルなパルスが乗ることが抑制されるため、図１に示すフリップフロップ１２において、ラッチしたリードデータＤＱ２０の論理が破壊されることがなくなる。
図７Ａ及び図７Ｂは信号遅延回路ＤＬＢ１３を説明する図である。そして、図７Ａは信号遅延回路ＤＬＢ１３の回路図を示す。信号遅延回路ＤＬＢ１３は、インバータ列１１０、１１１、１１２、１１３、回路ユニットのスイッチ回路１１５、１１６、１１７、インバータ１１８、１１９、１２０、ＭＯＳトランジスタ１２１、１２２、１２３、１２４から構成されている。そして、信号遅延回路ＤＬＢ１３は、プレスタート信号３３を受けて、スタート信号３０を出力する回路である。なお、プレスタート信号３３はセレクト信号３３ａ、セレクト信号３３ｂ、セレクト信号３３ｃ、セレクト信号３３ｄ、プレスタートＧ信号３３ｅから構成されている。
プレスタートＧ信号３３ｅはインバータ列１１０の入力端子に接続し、インバータ１１０列の出力端子はスイッチ回路１１５の一方の入力端子及びインバータ１１１の入力端子に接続する。インバータ１１１の出力端子はスイッチ回路１１６の一方の入力端子及びインバータ１１２の入力端子に接続する。インバータ１１２の出力端子はスイッチ回路１１７の一方の出力端子及びインバータ１１３の入力端子に接続する。インバータ１１３の出力端子はインバータ１１４の入力端子に接続する。インバータ１１４の出力端子はスタート信号３０を出力する端子にＭＯＳトランジスタ１２１を介して接続する。なお、ＭＯＳトランジスタ１２１のゲート電極はセレクト信号３３ｄが接続されている。
スイッチ回路１１５の他方の端子はグランド電源ＶＳＳ１２５に接続し、スイッチ回路１１５の切り替え端子はセレクト信号３３ａに接続する。そして、スイッチ回路１１５の出力端子はインバータ１１８の入力端子に接続する。インバータ１１８の出力端子はスタート信号３０を出力する端子にＭＯＳトランジスタ１２４を介して接続する。なお、ＭＯＳトランジスタ１２４のゲート電極はセレクト信号３３ａが接続されている。
スイッチ回路１１６の他方の端子はグランド電源ＶＳＳ１２５に接続し、スイッチ回路１１６の切り替え端子はセレクト信号３３ｂに接続する。そして、スイッチ回路１１６の出力端子はインバータ１１９の入力端子に接続する。インバータ１１９の出力端子はスタート信号３０を出力する端子にＭＯＳトランジスタ１２３を介して接続する。なお、ＭＯＳトランジスタ１２３のゲート電極はセレクト信号３３ｂに接続されている。
スイッチ回路１１７の他方の端子はグランド電源ＶＳＳ１２５に接続し、スイッチ回路１１７の切り替え端子はセレクト信号３３ｃに接続する。そして、スイッチ回路１１７の出力端子はインバータ１２０の入力端子に接続する。インバータ１２０の出力端子はスタート信号３０を出力する端子にＭＯＳトランジスタ１２２を介して接続する。なお、ＭＯＳトランジスタ１２２のゲート電極はセレクト信号３３ｃが接続されている。
そこで、プレスタートＧ信号３３ｅをインバータ列１１０に入力するとともに、セレクト信号３３ａの論理を"Ｈ"にすると、スイッチ回路１１５はインバータ列１１０が出力するプレスタートＧ信号３３ｅの遅延信号をＭＯＳトランジスタ１２４に出力し、ＭＯＳトランジスタ１２４はプレスタートＧ信号３３ｅの遅延信号をスタート信号３０の出力端子へ通過させる。
プレスタートＧ信号３３ｅをインバータ列１１０に入力するとともに、セレクト信号３３ｂの論理を"Ｈ"にすると、スイッチ回路１１６はインバータ列１１１が出力するプレスタートＧ信号３３ｅの遅延信号をＭＯＳトランジスタ１２３に出力し、ＭＯＳトランジスタ１２３はプレスタートＧ信号３３ｅの遅延信号をスタート信号３０の出力端子へ通過させる。
プレスタートＧ信号３３ｅをインバータ列１１０に入力するとともに、セレクト信号３３ｃの論理を"Ｈ"にすると、スイッチ回路１１７はインバータ列１１２が出力するプレスタートＧ信号３３ｅの遅延信号をＭＯＳトランジスタ１２２に出力し、ＭＯＳトランジスタ１２２はプレスタートＧ信号３３ｅの遅延信号をスタート信号３０の出力端子へ通過させる。
プレスタートＧ信号３３ｅをインバータ列１１０に入力するとともに、セレクト信号３３ｄの論理を"Ｈ"にすると、インバータ列１１３が出力するプレスタートＧ信号３３ｅの遅延信号がＭＯＳトランジスタ１２１に出力され、ＭＯＳトランジスタ１２１はプレスタートＧ信号３３ｅの遅延信号をスタート信号３０の出力端子へ通過させる。
なお、インバータ列１１０、１１１、１１２、１１３は、それらを通過する信号に対して、クロック信号６７のほぼ１クロック周期分の位相遅延を付加するものである。
図７Ｂは信号遅延回路ＤＬＢ１３の動作を説明する図である。そして、図７Ｂは、クロック信号６７の波形１６０、コマンド信号の波形１３４、プレスタートＧ信号３３ｅの波形１３２、１４２、セレクト信号３３ａの波形１３３、セレクト信号３３ｂの波形１４３、ＤＬ１の動作モードにおいて、ＤＲＡＭ１が出力するリードデータストローブ（ＲＤＱＳ）２５の波形１３０、ＤＬ２の動作モードにおいて、ＤＲＡＭ１が出力するリードデータストローブ（ＲＤＱＳ）２５の波形１４０、及び、スタート信号３０の波形１３１、１４１を示す。ここで、ＤＬ１の動作モードとは、データレイテンシーが２クロックとなっているモードをいう。同様に、ＤＬ２の動作モードとは、データレイテンシーが３クロックとなっているモードをいう。また、データレイテンシーとは、ＤＲＡＭ１がコマンドを受けてからデータを出力するまでの期間を、クロック数で表現したものである。
従って、波形１３０に示すリードデータストローブ（ＲＤＱＳ）２５のリードプレアンブルはリードコマンドの後、１クロック後に始まる。一方、波形１４０に示すリードデータストローブ（ＲＤＱＳ）２５のリードプレアンブルは、リードコマンドの後、２クロック後から始まる。リードプレアンブルはリードデータを取得するためのリードデータストローブ（ＲＤＱＳ）２５の有効期間に先立って、１クロック前から始まるからである。
そこで、ＤＲＡＭコントローラ５はＤＬ２の動作モードでＤＲＡＭ１が動作していることを認識しているので、波形１３４に示すリードコマンドをＤＲＡＭ１に出力した直後に、ＤＲＡＭコントローラ５は波形１３２に示すプレスタートＧ信号３３ｅ及び波形１３３に示すセレクト信号３３ａをメモリインターフェイス回路４に出力する。その結果、図７Ａにおける説明のように信号遅延回路ＤＬＢ１３の内部回路は動作するため、信号遅延回路ＤＬＢ１３は、波形１３１に示すように、ほぼ１クロック周期後に、セレクト信号３３ａによって選択されたスイッチ回路１１５から出力される信号を、スタート信号３０として出力する。その結果、時刻Ｔ５において、リードデータストローブ（ＲＤＱＳ）２５の"Ｌ"期間の検出を、検出回路８が開始する。
一方、ＤＬ３の動作モードでＤＲＡＭ１が動作しているときも、ＤＲＡＭコントローラ５はそのことを認識しているので、波形１３４に示すリードコマンドをＤＲＡＭ１に出力した直後に、ＤＲＡＭコントローラ５は波形１４２に示すプレスタートＧ信号３３ｅ及び波形１４３に示すセレクト信号３３ｂをメモリインターフェイス回路４に出力する。その結果、図７Ａにおける説明のように信号遅延回路ＤＬＢ１３の内部回路は動作するため、信号遅延回路ＤＬＢ１３は、波形１４１に示すように、ほぼ２クロック周期後に、セレクト信号３３ｂによって選択されたスイッチ回路１１６から出力される信号を、スタート信号３０として出力する。その結果、時刻Ｔ６において、検出回路８が、リードデータストローブ（ＲＤＱＳ）２５の"Ｌ"期間の検出を開始する。
図８はＤＲＡＭ１及びメモリインターフェイス回路４の動作波形を示す。ＤＲＡＭ１は、ＤＲＡＭ１のデータレイテンシーが３クロックに設定され、連続した４個のデータが出力されるようにＤＲＡＭ１のバーストレングスが設定されている。クロック信号６７の信号波形１６０及びリードコマンドの信号波形１６５からわかるように、クロック信号６７とともにリードコマンドが、ＤＲＡＭ１に時刻Ｔ７において入力されると、ＤＲＡＭ１は４つの連続したリードデータＤＱ２０を、リードコマンドを受け取るクロック信号６７の立ち上がりから３クロック目から出力する。また、リードデータストローブ（ＲＤＱＳ）２５の信号波形１７０からわかるように、ＤＲＡＭ１は、４つの連続データに合わせて、時刻Ｔ８においてリードプレアンブル期間が始まり、時刻Ｔ９から時刻Ｔ１０の期間に２つの立ち上がり及び２つの立ち下がりを有するリードデータストローブ（ＲＤＱＳ）２５を出力する。
一方、遅延信号Ａ２３の信号波形１９０からわかるように、メモリインターフェイス回路４において、上記のリードデータストローブ（ＲＤＱＳ）２５によって、リードデータＤＱ２０を取得すべく、リードデータストローブ（ＲＤＱＳ）２５から１／４周期遅延した遅延信号Ａ２３が出力される。また、ゲーティング信号Ｂ２４の信号波形２００からわかるように、リードデータストローブ（ＲＤＱＳ）２５の論理"Ｌ"の期間を、検出回路８によって検出し、リードデータストローブ（ＲＤＱＳ）２５自身から、リードデータストローブ（ＲＤＱＳ２５）をゲーティングするゲーティング信号Ｂ２４が時刻Ｔ９から時刻Ｔ１０の期間に出力される。さらに、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の信号波形２１０からわかるように、ゲーティング信号Ｂ２４によって遅延信号Ａ２３に対してゲーティングをかけて得られるマスクドリードデータストローブ（ＭＲＤＱＳ）２９が時刻Ｔ９から時刻Ｔ１０の期間に出力される。
以上より、メモリインターフェイス回路４は以下のような効果を有する。まず、リードデータＤＱ２０はメモリインターフェイス回路４のフリップフロップ１２によって、マスクドリードデータストローブ（ＭＲＤＱＳ）２９の立ち上がり及び立ち下がりに同期してラッチされる。
そこで、上記のように、リードデータストローブ（ＲＤＱＳ）２５から遅延信号Ａ２３及びゲーティング信号Ｂ２４が得られるため、遅延信号Ａ２３のゲーティング信号Ｂ２４によるゲーティングによって、リードデータストローブ（ＲＤＱＳ）２５の有効期間が削られることがない。なぜなら、遅延信号Ａ２３及びゲーティング信号Ｂ２４の動作トリガーとなっているのは、フライト経路を経て伝播されるリードデータストローブ（ＲＤＱＳ）２５信号自身となっているからである。
したがって従来のように、フライトタイムに影響を受けることなく、遅延信号Ａ２３をゲーティング信号Ｂ２４でゲーティングする位相関係は一定に保たれるため、信号遅延の影響を受けずに確実にゲーティングできることが保証される。
その結果、リードデータＤＱ２０はメモリインターフェイス回路４のフリップフロップ１２によって、確実にラッチされる。また、マスクドリードデータストローブ（ＭＲＤＱＳ）２９にはＨｉ−Ｚ期間がないため、フリップフロップ１２にラッチされたデータが破壊されることがない。
なお、従来の回路においては、ロジック側のクロック信号６７がＳＤＲＡＭ１に伝わって、リードデータストローブ（ＲＤＱＳ）２５が発生し、信号経路を通過して、ロジック側にリードデータストローブ（ＲＤＱＳ）２５が伝わるまでの信号遅延（いわゆる、フライトタイム）が一定でない。従って、ロジック側のクロック信号６７によって、リードデータストローブ（ＲＤＱＳ）２５のゲーティングする時点が、信号遅延の長短の影響を受けていた。
そこで、フリップフロップ１２が誤ったリードデータＤＱ２０をラッチするのを防止するため、リードデータストローブ（ＲＤＱＳ）２５のゲーティングの時点をリードプレアンブル、及び、リードポストアンブルの内側に設定した場合、信号遅延（フライトタイム）が一定でないため、リードデータストローブ（ＲＤＱＳ）２５の有効期間が削られていた。そのため、ＤＤＲ系のＤＲＡＭインターフェイスに対する高速化への障害の一つとなっていた。
以下に本発明の特徴を付記する。
（付記１）
リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間を検出し、前記論理"Ｌ"の期間が所定の期間であるときはゲーティング信号を発生する検出回路と、
前記リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生させる遅延リードデータストローブ信号発生回路と、
前記ゲーティング信号を受けて、前記遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、
前記ゲーティングの後、前記第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、その後、前記第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、
前記マスク信号を受け、前記第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、
を有する信号マスキング回路。
（付記２）
直列に接続された複数の第１遅延素子からなり、クロック信号の１クロック分の遅延時間を、前記クロック信号を入力したときに前記遅延時間に相当する遅延をもたらす第１遅延素子の段数により記憶する第１遅延回路と、
前記第１遅延回路が記憶する前記第１遅延素子の段数に応じたデジタル信号を発生するデジタル信号発生回路と、を備えるＤＬＬ回路をさらに有し、
前記検出回路は、前記デジタル信号を受けて前記遅延時間を前記第１遅延素子の段数によって認識するとともに、前記所定の期間が前記遅延時間に対する比率によって与えられることを特徴とする付記１記載の信号マスキング回路。
（付記３）
前記検出回路は、
直列に接続された複数の第１遅延素子からなり、前記デジタル信号を受けて、前記第１遅延素子が入力される前記リードデータストローブ信号に対して与える遅延の合計が、前記遅延時間となるように、前記リードデータストローブ信号が通過する前記第１遅延素子を選択する第２の遅延回路と、
選択された前記第１遅延素子の内、論理"Ｌ"を出力する前記第１遅延素子の数が、所定の数となったときに前記ゲーティング信号を発生するゲーティング信号発生回路と、を備えることを特徴とする、付記２記載の信号マスキング回路。
（付記４）
遅延リードデータストローブ信号発生回路は、
直列に接続された複数の第１遅延素子からなり、前記デジタル信号を受けて、前記第１遅延素子が入力される前記リードデータストローブ信号に対して与える遅延の合計が、前記遅延時間の１／４になるように、前記リードデータストローブ信号が通過する前記第１遅延素子を選択する第３の遅延回路から構成されていることを特徴とする、付記３記載の信号マスキング回路。
（付記５）
リード命令を取り込んだクロック信号の立ち上がりから、設定された期間が経過した後、リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始し、
前記リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生し、
前記論理"Ｌ"の期間が所定の長さに達した後、前記遅延リードデータストローブ信号に対してゲーティングを行うゲーティング信号を発生し、
前記ゲーティング信号により前記遅延リードデータストローブ信号に対してゲーティングを行うことによりマスクドリードデータストローブ信号を発生した後、前記マスクドリードデータストローブ信号の立ち下がりのカウントを開始し、
前記マスクドリードデータストローブ信号の立ち下がりのカウント数が所定の数に達したときに、前記遅延リードデータストローブ信号をマスクするマスク信号を発生し、
前記遅延リードデータストローブ信号を前記マスク信号によりマスクし、前記マスクドリードデータストローブ信号の論理を固定値とすることを特徴とする信号マスキング方法。
（付記６）
付記１乃至付記４の内の一つの請求項に記載された信号マスキング回路と、
前記リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始するため、前記検出回路に対してスタート信号を出力するスタート信号発生回路と、を備える半導体集積回路。
（付記７）
付記２乃至付記４の内の一つの請求項に記載された信号マスキング回路と、
前記リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始するため、前記検出回路に対してスタート信号を出力するスタート信号発生回路と、
前記検出回路に対して、前記遅延時間に対する前記所定の期間の前記比率を選択する信号を発生する比率選択信号発生回路と、を備える半導体集積回路。
（付記８）
前記リードデータを前記第２マスクドリードデータストローブ信号に応じてラッチし、前記リードデータの論理に応じた論理を有する第１データを出力する第１ラッチ回路を備える付記６又は付記７記載の半導体集積回路。
（付記９）
クロック信号に同期して動作する半導体装置に、前記第１データの論理に応じた論理を有する第２データを供給する第２ラッチ回路を備え、
前記第２ラッチ回路は前記クロック信号に応じて、前記第１データをラッチすることを特徴とする付記８記載の半導体集積回路。
（付記１０）
前記半導体装置からの第１設定信号を、前記第２マスクドリードデータストローブ信号に応じてラッチし、前記第１設定信号に応じた第２設定信号を、前記カウント回路に出力する第３ラッチ回路を備え、前記第２設定信号により、前記カウント回路における所定数が設定されることを特徴とする付記１記載の半導体集積回路。
（付記１１）
前記所定の長さは、前記クロック信号の１周期に対する比率で与えられることを特徴とする付記５記載の信号マスキング方法。
本発明によれば、リードデータストローブ（ＲＤＱＳ）のマスク及びゲーティングの時点において、リードデータストローブ（ＲＤＱＳ）がＨｉ−Ｚ状態となることを防止するとともに、リードデータストローブ（ＲＤＱＳ）の有効期間が削られることを防止する信号マスキング方法、信号マスキング回路、及び、半導体集積回路を提供することができる。
また、本発明によるインターフェイス回路を備えた半導体集積回路であれば、接続されるＤＲＡＭの基板上での接続トポロジ(負荷)等に影響されることなく、容易に高速インターフェイスを実現することが可能となる。
図１は、メモリインターフェイス回路４の概略を説明する回路図である。 図２Ａ及び図２Ｂは計測回路１７を構成するＤＬＬ回路６を示す回路図である。 図３は計測回路１７を構成するリードデータストローブ信号遅延回路ＤＬＡ７を示す回路図である。 図４は計測回路１７を構成する検出回路８を示す回路図である。 図５は、実施例１の信号マスキング回路１６のカウンタ１１を示す回路図である。 図６は信号マスキング回路１６の動作を説明するための図である。 図７Ａ及び図７Ｂは信号遅延回路ＤＬＢ１３を説明する図である。 図８はＤＲＡＭ１及びメモリインターフェイス回路４の動作波形を示す。
符号の説明
１ ＤＲＡＭ
２ データ出力バッファ
３ データストローブ出力バッファ
４ メモリインターフェイス回路
５ ＤＲＡＭコントローラ
６ ＤＬＬ回路
７ リードデータストローブ信号遅延回路ＤＬＡ
８ 検出回路
９ ＡＮＤ
１０ ＡＮＤ
１１ カウンタ
１２ フリップフロップ
１３ 信号遅延回路ＤＬＢ
１４、１５ ＦＩＦＯ
１６ 信号マスキング回路
１７ 計測回路
１８ ＦＩＦＯ
２０ データＤＱ
２３ 遅延信号Ａ
２４ ゲーティング信号Ｂ
２５ データストローブ（ＲＤＱＳ）
２６ 遅延信号Ｃ
２７ ＥＮＤ信号
２８ リセット信号
２９ マスクドリードデータストローブ（ＭＲＤＱＳ）
３０ スタート信号
３１ 制御信号３１
３２ 制御信号３２
プレスタート信号３３
３３ａ、３３ｂ、３３ｃ、３３ｄ セレクト信号
３３ｅ プレスタートＧ信号
３４ データＤＱＡ
３５ データＤＱＢ
４０ データ入力バッファ
４１ 制御信号出力バッファ
４２ プレスタート信号出力バッファ
４３ Ｔｈ信号
４４ プレＴｈ信号
４５ プレＴｈ信号出力バッファ
４６ デコード信号入力バッファ
５１、５２ スイッチ回路５１
５３ インバータ
５４ 出力信号ＤＥＬＯＵＴ
５５ 入力信号ＤＥＬＩＮ
５６ 選択信号ＳＥＬＩＮ
５７、５９ 信号増幅器
５８ 信号ＣＬＫＩＮ
６０ 回路ユニット
６１ 信号ＣＬＫＯＵＴ
６０ａ（１）−６０ａ（ｎ） 回路ユニット
６０ｂ（１）−６０ｂ（ｎ） 回路ユニット
６０ｃ（１）−６０ｃ（ｎ） 回路ユニット
６０ｄ（１）−６０ｄ（ｎ） 回路ユニット
６２ 位相比較回路
６３ 選択回路
６３ａ（１）−６３ａ（ｎ） デコード回路
６４ 遅延回路
６５ 遅延クロック信号
６６ デコード信号
６４ クロック信号
７０ 選択回路
７０ａ（１）−７０ａ（ｎ） デコード回路
７１ 遅延回路
７１ａ（１）−７１ａ（ｎ） 遅延回路
８０ａ（１）−８０ａ（ｎ） 回路ユニット
８０ｂ（１）−８０ｂ（ｎ） 回路ユニット
８０ｃ（１）−８０ｃ（ｎ） 回路ユニット
８０ｄ（１）−８０ｄ（ｎ） 回路ユニット
８１ａ（１）−８１ａ（ｎ） デコード回路
８０ 遅延回路
８１ 選択回路
８２ Ｌ期間検出回路
８２ａ１−８２ａｎ ＡＮＤ
８３ ＡＮＤ回路
８５ａ１−８５ａｎ プルアップ抵抗
Ｂ１−Ｂｎ 配線
８４ フリップフロップ
９０ インバータ
９１、９２、９３、９４ Ｔフリップフロップ
９５、９６、９７ スイッチ回路
９８ カウンタリセット
９９ ／ＢＬ２
１００ ＢＬ２
１０１ ／ＢＬ４
１０２ ＢＬ４
１０３ ／ＢＬ８
１０４ ＢＬ８
１１０、１１１、１１２、１１３ インバータ列
１１５、１１６、１１７ スイッチ回路
１１８、１１９、１２０ インバータ
１２１、１２２、１２３、１２４ ＭＯＳトランジスタ
１２５ グランド電源ＶＳＳ
１３０、１３１、１３２、１３３、１３４、１４０、１４１、１４２、１４３ 波形
１６０、１６５、１７０、１８０、１９０、２００、２１０ 信号波形
１６１、１６２、１６３、１６４ 波形

Claims (10)

  1. リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間を検出し、前記論理"Ｌ"の期間が所定の期間であるときはゲーティング信号を発生する検出回路と、
    前記リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生させる遅延リードデータストローブ信号発生回路と、
    前記ゲーティング信号を受けて、前記遅延リードデータストローブに対してゲーティングを行い、第1マスクリードデータストローブ信号を発生するゲーティング回路と、
    前記ゲーティングの後、前記第1マスクドリードデータストローブ信号の立ち下がりを所定数に達するまでカウントし、その後、前記第1マスクドリードデータストローブをマスクするマスク信号を発生するカウント回路と、
    前記マスク信号を受け、前記第1マスクドリードデータストローブのマスクを行い、第２マスクドリードデータストローブ信号を出力するマスク回路と、
    を有する信号マスキング回路。
  2. 直列に接続された複数の第１遅延素子からなり、クロック信号の１クロック分の遅延時間を、前記クロック信号を入力したときに前記遅延時間に相当する遅延をもたらす第１遅延素子の段数により記憶する第１遅延回路と、
    前記第１遅延回路が記憶する前記第１遅延素子の段数に応じたデジタル信号を発生するデジタル信号発生回路と、を備えるＤＬＬ回路をさらに有し、
    前記検出回路は、前記デジタル信号を受けて前記遅延時間を前記第１遅延素子の段数によって認識するとともに、前記所定の期間が前記遅延時間に対する比率によって与えられることを特徴とする請求項１記載の信号マスキング回路。
  3. 前記検出回路は、
    直列に接続された複数の第１遅延素子からなり、前記デジタル信号を受けて、前記第１遅延素子が入力される前記リードデータストローブ信号に対して与える遅延の合計が、前記遅延時間となるように、前記リードデータストローブ信号が通過する前記第１遅延素子を選択する第２の遅延回路と、
    選択された前記第１遅延素子の内、論理"Ｌ"を出力する前記第１遅延素子の数が、所定の数となったときに前記ゲーティング信号を発生するゲーティング信号発生回路と、を備えることを特徴とする、請求項２記載の信号マスキング回路。
  4. 遅延リードデータストローブ信号発生回路は、
    直列に接続された複数の第１遅延素子からなり、前記デジタル信号を受けて、前記第１遅延素子が入力される前記リードデータストローブ信号に対して与える遅延の合計が、前記遅延時間の１／４になるように、前記リードデータストローブ信号が通過する前記第１遅延素子を選択する第３の遅延回路から構成されていることを特徴とする、請求項３記載の信号マスキング回路。
  5. リード命令を取り込んだクロック信号の立ち上がりから、設定された期間が経過した後、リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始し、
    前記リードデータストローブ信号を遅延させて遅延リードデータストローブ信号を発生し、
    前記論理"Ｌ"の期間が所定の長さに達した後、前記遅延リードデータストローブ信号に対してゲーティングを行うゲーティング信号を発生し、
    前記ゲーティング信号により前記遅延リードデータストローブ信号に対してゲーティングを行うことによりマスクドリードデータストローブ信号を発生した後、前記マスクドリードデータストローブ信号の立ち下がりのカウントを開始し、
    前記マスクドリードデータストローブ信号の立ち下がりのカウント数が所定の数に達したときに、前記遅延リードデータストローブ信号をマスクするマスク信号を発生し、
    前記遅延リードデータストローブ信号を前記マスク信号によりマスクし、前記マスクドリードデータストローブ信号の論理を固定値とすることを特徴とする信号マスキング方法。
  6. 請求項１乃至請求項４の内の一つの請求項に記載された信号マスキング回路と、
    前記リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始するため、前記検出回路に対してスタート信号を出力するスタート信号発生回路と、を備える半導体集積回路。
  7. 請求項２乃至請求項４の内の一つの請求項に記載された信号マスキング回路と、
    前記リードデータストローブ信号における、リードデータを取り込むために有効な期間に先立って存在する論理"Ｌ"の期間の検出を開始するため、前記検出回路に対してスタート信号を出力するスタート信号発生回路と、
    前記検出回路に対して、前記遅延時間に対する前記所定の期間の前記比率を選択する信号を発生する比率選択信号発生回路と、を備える半導体集積回路。
  8. 前記リードデータを前記第２マスクドリードデータストローブ信号に応じてラッチし、前記リードデータの論理に応じた論理を有する第１データを出力する第１ラッチ回路を備える請求項６又は請求項７記載の半導体集積回路。
  9. クロック信号に同期して動作する半導体装置に、前記第１データの論理に応じた論理を有する第２データを供給する第２ラッチ回路を備え、
    前記第２ラッチ回路は前記クロック信号に応じて、前記第１データをラッチすることを特徴とする請求項８記載の半導体集積回路。
  10. 前記半導体装置からの第１設定信号を、前記第２マスクドリードデータストローブ信号に応じてラッチし、前記第１設定信号に応じた第２設定信号を、前記カウント回路に出力する第３ラッチ回路を備え、前記第２設定信号により、前記カウント回路における所定数が設定されることを特徴とする請求項９記載の半導体集積回路。
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