KR100578649B1 - 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법 - Google Patents

온-다이 터미네이션 제어 회로 및 온-다이 터미네이션제어 신호 생성 방법 Download PDF

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Abstract

본 발명은 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션 제어 신호 생성 방법에 관한 것으로, 리드 동작과 라이트 동작 시 제어신호를 생성하여 터미네이션 회로의 임피던스가 달라지도록 터미네이션 회로를 제어함으로써, 데이터 출력이나 수신 시 최적화된 터미네이션 동작이 가능케하여 회로의 동작 특성을 향상시킬 수 있다.
터미네이션, 임피던스, 제어신호, 읽기 동작

Description

온-다이 터미네이션 제어 회로 및 온-다이 터미네이션 제어 신호 생성 방법{On-die termination control circuit and method of generating a on-die termination control signal}
도 1은 일반적인 터미네이션 회로를 설명하기 위하여 도시한 개념도이다.
도 2는 본 발명의 실시예에 따른 온-다이 터미네이션 인에이블 신호 발생 회로의 구성 및 동작을 설명하기 위한 회로도이다.
도 3은 도 2에 도시된 출력 인이에블 신호 생성부의 출력 신호를 설명하기 위한 파형도이다.
도 4는 도 2의 출력 인에이블 신호 선택부의 구성을 설명하기 위한 회로도이다.
도 5는 도 2의 터미네이션 제어 신호 생성부의 구성을 설명하기 위한 회로도이다.
도 6은 도 2의 터미네이션 제어 신호 생성부의 동작을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
210 : 출력 인에이블 신호 생성부
220 : 출력 인에이블 신호 선택부
221 : 제1 선택부
222 : 제2 선택부
230 : 터미네이션 제어 신호 생성부
231 : 논리부
232 : 지연부
233 : 버퍼부
300 : 터미네이션 회로
본 발명은 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션 제어 신호 생성 방법에 관한 것으로, 특히 라이트 모드와 리드 모드 시 온-다이 터미네이션 회로의 임피던스를 다르게 하기 위한 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션 제어 신호 생성 방법에 관한 것이다.
반도체 장치의 동작스피드가 고속화됨에 따라 반도체 장치들간에 인터페이스되는 신호의 스윙 폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연 시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(mismatching, 부정합)에 따른 신호의 반사도 크리티컬(critical)해진다. 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작 온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속전송이 어렵게 되고 반도체 장치의 데이터 출력단으로부터 출력되는 출력 데이터가 왜곡될 수 있다. 따라서, 수신측의 반도체 장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일 또는 입력 레벨의 판단미스등의 문제들이 빈번히 야기될 수 있다.
따라서, 동작스피드의 고속화가 요구되는 반도체 장치는 온-칩 터미네이션(On-Chip Termination) 또는 온-다이 터미네이션(On-Die Termination) 이라고 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하게 된다.
반도체 장치중 DDR(Double Data Rate) SDRAM 등과 같은 반도체 메모리 장치들 중의 일부는 임피던스 매칭을 수행하기 위해, 도 1에 도시된 바와 같이, 저항값을 가지는 저항소자로 구현된 터미네이션 회로를 채용하여 왔다.
도 1은 일반적인 터미네이션 회로를 설명하기 위하여 도시한 개념도이다.
도 1을 참조하면, 일반적으로 터미네이션 회로는 입출력 패드(PD100)에 연결되며 턴온 시 저항 소자의 역할을 풀업 트랜지스터(P100)와 풀다운 트랜지스터(N100)를 포함하여 이루어진다. 여기에서, 풀업 트랜지스터(P100)는 전원전압(VDDQ) 단자와 입출력 패드(PD100) 사이에 접속되고, 풀다운 트랜지스터(N100)는 접지단자와 입출력 패드(PD100) 사이에 접속된다. 이때, 터미네이션 회로가 60오옴의 터미네이션 동작을 행하도록 설계된 경우에 풀업 트랜지스터(P100)와 풀다운 트랜지스터(N100)들의 온저항 값은 각기 120오옴으로 주어질 수 있다. 이러한, 풀업 트랜지스터(P100)는 풀업 제어 신호(PB)에 따라 동작하고, 풀다운 트랜지스터는 풀다운 제어 신호(NB)에 따라 동작하여 입출력 패드(PD100)를 통해 데이터를 출력한다.
한편, 입출력 패드(PD100)로 데이터가 입력되는 경우에는 버퍼(B100)를 통해 데이터가 내부로 입력되는데, 이 경우 종래의 터미네이션 회로는 세팅된 온저항 값만을 가지게 되어 수신 환경의 변화에 따른 다양한 터미네이션 동작을 행해기 어렵다. 특히, GDDRIII의 경우에는 데이터 출력 시와 입력 시 요구되는 임피던스가 달라지기 때문에, 터미네이션이 디폴트 값으로 미리 설정되는 경우에는 적응적인 터미네이션 동작이 불가능하다.
따라서, 수신 환경에 따라 최적화된 터미네이션 동작을 적응적으로 수행할 수 있도록 하기 위해, 동작 모드에 따라 임피던스가 가변될 수 있는 온-다이 터미네이션 테크닉이 고속의 반도체 장치에서 더욱 더 필요해지는 실정이다.
이에 대하여, 본 발명이 제시하는 온-다이 터미네이션 제어 회로 및 온-다이 터미네이션 제어 신호 생성 방법은 리드 동작과 라이트 동작 시 제어신호를 생성하여 터미네이션 회로의 임피던스가 달라지도록 터미네이션 회로를 제어함으로써, 데 이터 출력이나 수신 시 최적화된 터미네이션 동작이 가능케하여 회로의 동작 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 온-다이 터미네이션 제어 회로는 외부 읽기 명령 신호에 응답하여, 클럭 신호에 동기하는 출력 인에이블 신호들을 하나씩 순차적으로 생성하는 출력 인에이블 신호 생성부; 복수의 카스 레이턴시 신호들에 응답하여, 출력 인에이블 신호들 중 두 개를 선택하여, 제1 및 제2 선택된 신호들로서 각각 출력하는 출력 인에이블 신호 선택부; 및 내부 클럭 신호와 제1 및 제2 선택된 신호들에 기초하여, 터미네이션 제어 신호를 생성하는 터미네이션 제어 신호 생성부를 포함한다. 바람직하게, 출력 인에이블 신호들 각각은 단일의 펄스 신호이고, 터미네이션 제어 신호의 로직 레벨은 읽기 동작과 쓰기 동작 시 서로 다르다.
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본 발명의 실시예에 따른 온-다이 터미네이션 제어 신호 생성 방법은 카스 레이턴시 신호들에 응답하여, 출력 인에이블 신호 생성부에 의해 클럭 신호에 동기하여, 소정의 시간 간격으로 하나씩 생성되는 단일 펄스의 출력 인에이블 신호들 중 두 개의 출력 인에이블 신호들을 선택하는 단계; 및 두 개의 출력 인에이블 신호들과, 내부 클럭 신호에 기초하여, 읽기 동작과 쓰기 동작 시 서로 다른 로직 레벨을 갖는 터미네이션 제어 신호를 생성하는 단계를 포함한다.
상기에서, 터미네이션 제어 신호는 두 개의 출력 인에이블 신호 중 적어도 어느 하나가 하이 레벨인 구간에서 로우 레벨로 생성된다.
또한, 터미네이션 제어 신호는 읽기 동작과 관련된 데이터 스트로브 신호의 프리앰블 구간부터 포스트앰블 구간까지 로우 레벨로 생성된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 2는 본 발명의 실시예에 따른 온-다이 터미네이션 인에이블 신호 발생 회로의 구성 및 동작을 설명하기 위한 회로도이다.
도 2를 참조하면, 본 발명의 온-다이 터미네이션 인에이블 신호 생성 회로는 출력 인에이블 신호 생성부(210), 출력 인에이블 신호 선택부(220), 터미네이션 제어 신호 생성부(230)를 포함하여 이루어진다.
상기에서, 출력 인에이블 신호 생성부(210)는 클럭 신호(CLK)에 동기를 맞추어 외부 읽기 명령 신호(READ)에 응답하여 다수의 출력 인에이블 신호(oe00 내지 oe80)를 생성한다. 다수의 출력 인에이블 신호(oe00 내지 oe80)는, 도 3에 도시된 바와 같이, 한 싸이클마다 단일 펄스의 형태로 연속해서 생성되며, 클럭 신호(CLK)의 2 싸이클에 해당하는 폭으로 생성될 수 있다. 이러한 출력 인에이블 신호 생성부(210)는 공지된 회로로써 이미 널리 사용되고 있다.
출력 인에이블 신호 선택부(220)는 카스 레이턴시(CL) 신호에 응답하여, 출력 인에이블 신호 생성부(210)에서 생성된 신호들(oe00 내지 oe80) 중에서 특정 신호만을 선택하여 출력하며, 이 중 2개의 제1 및 제2 선택된 신호(rout1 및 rout2)가 터미네이션 제어 신호(ODT_en)를 생성하는데 사용된다.
터미네이션 제어 신호 생성부(230)는 출력 인에이블 신호 선택부(220)에서 출력된 제1 및 제2 선택된 신호(rout1 및 tout2)를 이용하여 터미네이션 제어 신호(ODT_en)를 생성한다. 터미네이션 제어 신호(ODT_en)는 터미네이션 회로(300)로 인가되며, 이 신호에 따라 리드 동작과 쓰기 동작 시 터미네이션 회로(300)의 임피던스가 조절된다.
이하, 첨부된 상세 회로도와 파형도를 참조하여 본 발명의 실시예에 따른 온-다이 터미네이션 제어 회로의 동작을 보다 상세하게 설명하기로 한다.
도 4는 도 2의 출력 인에이블 신호 선택부의 구성을 설명하기 위한 회로도이다.
도 4를 참조하면, 도 2의 출력 인에이블 신호 선택부는 제1 및 제2 선택부(221 및 222)를 포함한다. 제1 및 제2 선택부(221 및 222)는, 출력 인에이블 신호 생성부(210)에서 생성된 다수의 출력 인에이블 신호들(oe00 내지 oe80) 중에서, 카스 레이턴시(CL)에 따라 선택된 두 개의 신호를 제1 선택된 신호(rout1) 및 제2 선택된 신호(rout2)로서 각각 출력한다. 이때, 출력 인에이블 신호 선택부(220)는 제1 및 제2 선택된 신호(rout1 및 rout2)의 라이징 에지가 클럭 신호(CLK)의 2싸이클의 차이가 나도록 출력 인에이블 신호 생성부(210)의 출력 인에이블 신호들(oe00 내지 oe80) 중에서 2개의 신호를 선택하여 제1 및 제2 선택된 신호(rout1 및 rout2)로 출력한다.
이를 위해, 제1 및 제2 선택부(221 및 222)는 동일한 구조로 이루어져 있으 며, 입력되는 신호만이 상이하다. 제1 및 제2 선택부(221 및 222)의 구성 및 동작을 보다 상세하게 설명하면 다음과 같다.
제1 선택부(221)는 출력 인에이블 신호 생성부(210)의 제3, 제4, 제5, 제7 또는 제9 출력 인에이블 신호(oe20, oe30, oe40, oe60, oe80)(또는 제1 그룹의 출력 인에이블 신호들(oe20, oe40, oe60)과 제2 그룹의 출력 인에이블 신호들(oe30, oe80))를 각각 수신하는 다섯 개의(또는 제1 그룹의) 전송 게이트(T201 내지 T205)로 이루어지며, 카스 레이턴시(CL)에 따라 전송 게이트(T201 내지 T205) 중 어느 하나에 의해 선택된 어느 하나의 출력 인이에블 신호만이 제1 선택된 신호(rout1)로서 출력된다.
여기서, 제1 전송 게이트(T201)는 제1 카스 레이턴시 신호(CL2z 및 CL2d)에 따라 제3 출력 인에이블 신호(oe20)를 전달한다. 제2 전송 게이트(T202)는 제2 카스 레이턴시 신호(CL3z 및 CL3d)에 따라 제4 출력 인에이블 신호(oe30)를 전달한다. 제3 전송 게이트(T203)는 제3 카스 레이턴시 신호(CL45z 및 CL45)에 따라 제5 출력 인에이블 신호(oe40)를 전달한다. 제4 전송 게이트(T204)는 제4 카스 레이턴시 신호(CL67z 및 CL67)에 따라 제7 출력 인에이블 신호(oe60)를 전달한다. 제5 전송 게이트(T205)는 제5 카스 레이턴시 신호(CL89z 및 CL89)에 따라 제9 출력 인에이블 신호(oe80)를 전달한다.
제2 선택부(222)는 제1 선택부(221)와 유사하게, 출력 인에이블 신호 생성부(210)의 제1, 제2, 제3, 제5 또는 제7 출력 인에이블 신호(oe00, oe10, oe20, oe40, oe60)(또는 제1 그룹의 출력 인에이블 신호들(oe20, oe40, oe60)과 제3 그룹의 출력 인에이블 신호들(oe00, oe10))를 각각 수신하는 다섯 개의(또는 제2 그룹의) 전송 게이트(T206 내지 T210)로 이루어진다. 제2 선택부(222)는 카스 레이턴시(CL)에 따라 제1 선택부(221)에 의해 선택된 출력 인에이블 신호보다 두 사이클 빠른 출력 인에이블 신호를 전달한다.
예를 들어, 제5 카스 레이턴시 신호(CL89z 및 CL89)가 인가되면, 출력 인에이블 신호 선택부(220)의 제1 선택부(221)에서는 제5 전송 게이트(T205)가 턴온되어 제9 출력 인에이블 신호(oe80)가 제1 선택된 신호(rout1)로 출력된다. 그리고, 제2 선택부(222)에서는 제5 카스 레이턴시 신호(CL89z 및 CL89)에 따라 제10 전송 게이트(T210)가 턴온되어 제8 출력 인에이블 신호(oe70)보다 두 싸이클 빠른 제7 출력 인에이블 신호(oe60)가 제2 선택된 신호(rout2)로 출력된다.
이러한 제1 및 제2 선택된 신호(rout1 및 rout2)는 터미네이션 제어 신호 생성부(230)로 인가되어 터미네이션 회로를 제어하기 위한 터미네이션 제어 신호(ODT_en)를 생성하는데 사용된다.
이하, 제1 및 제2 선택된 신호(rout1 및 rout2)에 의해 터미네이션 제어 신호(ODT_en)가 생성되는 동작을 설명하기로 한다.
도 5는 도 2의 터미네이션 제어 신호 생성부(230)의 구성을 설명하기 위한 회로도이다. 도 6은 도 2의 터미네이션 제어 신호 생성부(230)의 동작을 설명하기 위한 파형도이다.
도 5를 참조하면, 터미네이션 제어 신호 생성부(230)는 제1 또는 제2 선택된 신호(rout1 또는 rout2)가 하이레벨일 때 하이레벨의 신호를 출력하기 위한 논리부(231)와, 논리부(231)의 출력 신호가 내부 클럭 신호에 동기되도록 논리부(231)의 출력 신호를 지연시키기 위한 지연부(232)와, 지연부(232)의 출력 신호를 터미네이션 제어 신호(ODT_en)로 출력하는 버퍼부(233)를 포함한다.
상기에서, 논리부(231)는 제1 선택된 신호(rout1)를 반전시키기 위한 제1 인버터(I231)와, 제2 선택된 신호(rout2)를 반전시키기 위한 제2 인버터(I232)와, 제1 및 제2 인버터(I231 및 I232)의 출력 신호가 입력되는 낸드 게이트(N231)를 포함한다. 제1 및 제2 인버터(I231 및 I232)와 낸드 게이트(N231)의 조합은 오아 게이트처럼 동작하여 제1 및 제2 선택된 신호(rout1 및 rout2) 중 적어도 어느 하나만이라도 하이 레벨을 유지하면 하이 레벨의 신호를 출력하기 때문에, 제1 및 제2 선택된 신호(rout1 및 rout2)가 합쳐진 형태의 신호(rqsen)를 출력한다.
지연부(232)는 논리부(231)에서 출력된 신호(rqsen)를 내부 클럭 신호(rclk_dll)에 동기시키기 위하여 출력 신호(rqsen)를 지연시킨다. 이때, 지연부(232)는 내부 클럭 신호(rclk_dll)를 클럭 신호로 사용하는 디플립플롭으로 구현할 수 있다. 지연부(232)를 디플립플롭으로 구현하는 경우, 출력 신호(rqsen)가 입력되더라도 출력 신호(rqsen)가 바로 출력되지 않고 내부 클럭 신호(rclk_dll)의 라이징 에지에서 출력되기 때문에, 출력 신호(rqsen)가 내부 클럭 신호(rclk_dll)와 동기된다. 한편, 출력 신호(rqsen)가 로우 레벨로 변하더라도 디플립플롭은 내부 클럭 신호(rclk_dll)의 라이징 에지에서 로우 레벨로 변하기 때문에, 출력 신호(rqsen)는 소정의 시간만큼 지연되면서 내부 클럭 신호(rclk_dll)에 동기되는 형태로 출력된다.
버퍼부(233)는 반전 지연 수단과 같이 동작하며, 지연부(232)의 출력 신호를 터미네이션 제어 신호(ODT_en)로 출력한다.
상기의 동작을 살펴보면, 온-다이 터미네이션 제어 회로는 읽기 명령이 입력되면 출력 인에이블 신호 생성부(210)의 출력 신호들 중에서 카스 레이턴시에 따라 선택된 두개의 신호를 조합하여 데이터 스트로브 신호(DQS)의 프리앰블이 시작되는 구간부터 포스트앰블이 종료되는 구간까지 터미네이션 제어 신호(ODT_en)를 로우 레벨로 생성한다. 이때, 터미네이션 제어 신호(ODT_en)를 스트로브 신호(DQS)의 프리앰블이 시작되는 구간부터 포스트앰블이 종료되는 구간까지만 로우 레벨로 생성할 수 있는 것은, 카스 레이턴시에 따라 선택된 신호들로 터미네이션 제어 신호(ODT_en)를 생성하기 때문이다. 또한, 카스 레이턴시와 내부 클럭 신호(rclk_dll)에 동기되어 생성되기 때문에, 터미네이션 제어 신호(ODT_en)가 데이터 스트로브 신호(DQS)나 데이터 입/출력 제어 신호와도 정확하게 동기되어 생성된다.
이러한 터미네이션 제어 신호(ODT_en)를 이용하여 터미네이션 회로(300)의 풀업 트랜지스터나 풀다운 트랜지스터의 온/오프를 제어하면, 리드 동작과 라이트 동작에서 터미네이션 회로의 임피던스가 조절하여 최적화된 터미네이션 동작을 가능케 할 수 있다.
상술한 바와 같이, 본 발명은 리드 동작과 라이트 동작 시 제어신호를 생성하여 터미네이션 회로의 임피던스가 달라지도록 터미네이션 회로를 제어함으로써, 데이터 출력이나 수신 시 최적화된 터미네이션 동작이 가능케하여 회로의 동작 특성을 향상시킬 수 있다.

Claims (11)

  1. 외부 읽기 명령 신호에 응답하여, 클럭 신호에 동기하는 출력 인에이블 신호들을 하나씩 순차적으로 생성하는 출력 인에이블 신호 생성부;
    복수의 카스 레이턴시 신호들에 응답하여, 상기 출력 인에이블 신호들 중 두 개를 선택하여, 제1 및 제2 선택된 신호들로서 각각 출력하는 출력 인에이블 신호 선택부; 및
    내부 클럭 신호와 상기 제1 및 제2 선택된 신호들에 기초하여, 터미네이션 제어 신호를 생성하는 터미네이션 제어 신호 생성부를 포함하고,
    상기 출력 인에이블 신호들 각각은 단일의 펄스 신호이고, 상기 터미네이션 제어 신호의 로직 레벨은 읽기 동작과 쓰기 동작 시 서로 다른 온-다이 터미네이션 제어 회로.
  2. 제 1 항에 있어서,
    상기 출력 인에이블 신호 생성부는 상기 클럭 신호의 한 싸이클 마다 상기 출력 인에이블 신호들을 하나씩 순차적으로 발생하고, 상기 출력 인에이블 신호들 각각은 상기 클럭 신호의 두 싸이클에 대응하는 펄스 폭을 가지는 온-다이 터미네이션 제어 회로.
  3. 제 1 항에 있어서,
    상기 제2 선택된 신호의 라이징 에지는 상기 제1 선택된 신호의 라이징 에지보다 상기 클럭 신호의 두 싸이클 만큼 더 빠른 온-다이 터미네이션 제어 회로.
  4. 제 1 항에 있어서,
    상기 출력 인에이블 신호들은 제1 그룹의 출력 인에이블 신호들, 제2 그룹의 출력 인에이블 신호들, 및 제3 그룹의 출력 인에이블 신호들을 포함하고,
    상기 출력 인에이블 신호 선택부는,
    상기 제1 그룹 및 상기 제2 그룹의 출력 인에이블 신호들을 각각 수신하고, 상기 복수의 카스 레이턴시 신호들에 각각 응답하여, 턴 온 또는 오프되는 제1 그룹의 전송 게이트들을 포함하는 제1 선택부; 및
    상기 제1 그룹 및 상기 제3 그룹의 출력 인에이블 신호들을 각각 수신하고, 상기 복수의 카스 레이턴시 신호들에 각각 응답하여, 온 또는 오프되는 제2 그룹의 전송 게이트들을 포함하는 제2 선택부를 포함하고,
    상기 제1 그룹의 전송 게이트들 중 어느 하나와, 상기 제2 그룹의 전송 게이트들 중 어느 하나가 턴 온될 때, 나머지 전송 게이트들이 모두 턴 오프되는 온-다이 터미네이션 제어 회로.
  5. 제 1 항에 있어서, 상기 터미네이션 제어 신호 생성부는,
    상기 제1 선택된 신호 또는 상기 제2 선택된 신호가 로직 하이 일 때, 로직 하이의 출력 신호를 출력하는 논리부;
    상기 출력 신호를 수신하여, 소정 시간 동안 지연시키고, 그 지연된 신호를 상기 내부 클럭 신호에 동기하여 출력하는 지연부; 및
    상기 지연된 신호를 반전시키고, 그 반전된 신호를 상기 터미네이션 제어 신호로서 출력하는 버퍼부를 포함하는 온-다이 터미네이션 제어 회로.
  6. 제 5 항에 있어서, 상기 논리부는,
    상기 제1 선택된 신호를 반전시키기 위한 제1 인버터;
    상기 제2 선택된 신호를 반전시키기 위한 제2 인버터; 및
    상기 제1 및 제2 인버터의 출력 신호에 응답하여, 상기 출력 신호를 출력하는 낸드 게이트를 포함하는 온-다이 터미네이션 제어 회로.
  7. 제 5 항에 있어서,
    상기 지연부는 상기 내부 클럭 신호의 라이징 에지에 동기하여 동작하고, 상기 출력 신호에 기초하여, 상기 지연된 신호를 출력하는 디 플립플롭인 온-다이 터미네이션 제어 회로.
  8. 삭제
  9. 카스 레이턴시 신호들에 응답하여, 출력 인에이블 신호 생성부에 의해 클럭 신호에 동기하여, 소정의 시간 간격으로 하나씩 생성되는 단일 펄스의 출력 인에이블 신호들 중 두 개의 출력 인에이블 신호들을 선택하는 단계; 및
    상기 두 개의 출력 인에이블 신호들과, 내부 클럭 신호에 기초하여, 읽기 동작과 쓰기 동작 시 서로 다른 로직 레벨을 갖는 터미네이션 제어 신호를 생성하는 단계를 포함하는 온-다이 터미네이션 제어 신호 생성 방법.
  10. 제 9 항에 있어서,
    상기 터미네이션 제어 신호는 상기 두 개의 출력 인에이블 신호 중 적어도 어느 하나가 하이 레벨인 구간에서 로우 레벨로 생성되는 온-다이 터미네이션 제어 신호 생성 방법.
  11. 제 9 항에 있어서,
    상기 터미네이션 제어 신호는 상기 읽기 동작과 관련된 데이터 스트로브 신호의 프리앰블 구간부터 포스트앰블 구간까지 로우 레벨로 생성되는 온-다이 터미네이션 제어 신호 생성 방법.
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