KR100897255B1 - 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법 - Google Patents

반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법 Download PDF

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Abstract

본 발명은 코드에 상응하는 코드전압과 기준전압을 비교하여 비교 결과신호를 출력하는 비교 수단; 상기 비교 결과신호에 따라 상기 코드를 가변시키는 카운팅 수단; 및 상기 비교 결과신호의 이전 값과 현재 값의 일치 여부에 따라 상기 카운팅 수단의 동작을 제어하는 제어 수단을 구비한다.
Figure R1020070035858
옵셋, 코드

Description

반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법{CIRCUIT AND METHOD FOR ON DIE TERMINATION OF SEMICONDUCTOR MEMORY APPARATUS}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 블록도,
도 2는 도 1의 온 다이 터미네이션 회로의 동작 타이밍도,
도 3은 도 1의 온 다이 터미네이션 회로의 코드 오류 발생을 설명하기 위한 파형도,
도 4는 본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 블록도,
도 5는 도 4의 제 1 D/A 변환부의 회로도,
도 6은 도 4의 제 2 D/A 변환부의 회로도,
도 7은 도 4의 제 1 제어부의 회로도,
도 8은 본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 동작 타이밍도,
도 9a 내지 도 9c는 본 발명에 따른 온 다이 터미네이션 회로의 코드 처리 방법을 설명하기 위한 파형도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100: 제 1 코드 조정 수단 110: 제 1 D/A 변환부
120: 제 1 비교부 130: 제 1 카운터
140: 제 1 레지스터 200: 제 2 코드 조정 수단
210: 제 2 D/A 변환부 220: 제 2 비교부
230: 제 2 카운터 240: 제 2 레지스터
300: 펄스 생성부 400: 제 1 제어부
500: 제 2 제어부
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법에 관한 것이다.
일반적으로 소정의 임피던스를 갖는 버스 라인을 통해 전달되는 신호가 임피던스가 다른 버스라인과 만나는 경우 신호의 일부가 손실된다. 따라서 상기 두 버스 라인의 임피던스를 매칭시킴으로써 상기 신호 손실을 감소시키는 것을 온 다이 터미네이션(On Die Termination) 이라 한다.
종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로는 도 1에 도시 된 바와 같이, 제 1 D/A 변환부(10), 제 1 비교부(20), 제 1 카운터(30), 제 2 D/A 변환부(40), 제 2 비교부(50), 제 2 카운터(60), 펄스 생성부(70), 제 1 레지스터(80) 및 제 2 레지스터(90)를 구비한다.
상기 제 1 D/A 변환부(10)는 인에이블 신호(EN)에 따라 제 1 코드(PCODE<0:4>)에 상응하는 제 1 전압(VCOMP_P)을 출력한다.
상기 제 1 비교부(20)는 제 1 비교 펄스(CPOUTP<0:1>)에 따라 상기 제 1 전압(VCOMP_P)과 기준전압(VREF)을 비교하여 제 1 결과신호(COMP_OUTP)를 출력한다.
상기 기준전압(VREF)은 VDDQ/2 레벨을 사용할 수 있다. 상기 VDDQ는 데이터 입출력용으로 사용되는 외부전원이다.
상기 제 1 카운터(30)는 제 1 카운트 펄스(CNT_PULSEP)에 따라 제 1 결과신호(COMP_OUTP)에 상응하도록 상기 제 1 코드(PCODE<0:4>)를 업 카운트 또는 다운 카운트한다.
상기 제 1 레지스터(80)는 코드 저장 펄스(2nd_COMP)에 따라 상기 제 1 코드(PCODE<0:4>)를 저장한다.
상기 제 2 D/A 변환부(40)는 인에이블 신호(EN)에 따라 제 2 코드(NCODE<0:4>)에 상응하는 제 2 전압(VCOMP_N)을 출력한다.
상기 제 2 비교부(50)는 제 2 비교 펄스(CPOUTN<0:1>)에 따라 상기 제 2 전압(VCOMP_N)과 기준전압(VREF)을 비교하여 제 2 결과신호(COMP_OUTN)를 출력한다.
상기 제 2 카운터(60)는 제 2 카운트 펄스(CNT_PULSEN)에 따라 제 2 결과신호(COMP_OUTN)에 상응하도록 상기 제 2 코드(NCODE<0:4>)를 업 카운트 또는 다운 카운트한다.
상기 제 2 레지스터(90)는 상기 코드 저장 펄스(2nd_COMP)에 따라 상기 제 2 코드(NCODE<0:4>)를 저장한다.
상기 펄스 생성부(70)는 상기 인에이블 신호(EN)에 따라 상기 제 1 비교 펄스(CPOUTP<0:1>), 제 2 비교 펄스(CPOUTN<0:1>), 제 1 카운트 펄스(CNT_PULSEP), 제 2 카운트 펄스(CNT_PULSEN), 및 코드 저장 펄스(2nd_COMP)를 생성한다.
이와 같이 구성된 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 동작을 도 2를 참조하여 설명하면 다음과 같다.
상기 인에이블 신호(EN)가 활성화되고 소정 시간(t1) 이후에 펄스 생성부(70)에서 제 1 비교 펄스(CPOUTP<0>) 및 제 2 비교 펄스(CPOUTN<0>)가 발생된다.
상기 제 1 비교부(20)와 제 2 비교부(50)가 상기 제 1 비교 펄스(CPOUTP<0>)와 제 2 비교 펄스(CPOUTN<0>)에 따라 각각 제 1 전압(VCOMP_P)과 제 2 전압(VCOMP_N)을 기준전압(VREF)과 비교한다.
소정 시간(t2) 이후에 상기 펄스 생성부(70)에서 제 1 비교 펄스(CPOUTP<1>) 및 제 2 비교 펄스(CPOUTN<1>)가 발생된다.
상기 제 1 비교부(20)와 제 2 비교부(50)가 상기 제 1 비교 펄스(CPOUTP<1>)와 제 2 비교 펄스(CPOUTN<1>)에 따라 각각 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)를 출력한다.
소정 시간(t3) 이후에 상기 펄스 생성부(70)에서 제 1 카운트 펄스(CNT_PULSEP) 및 제 2 카운트 펄스(CNT_PULSEN)가 발생된다.
상기 제 1 카운터(30)와 제 2 카운터(60)가 각각 상기 제 1 카운트 펄스(CNT_PULSEP)와 제 2 카운트 펄스(CNT_PULSEN)를 이용하여 상기 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)에 따라 제 1 코드(PCODE<0:4>)와 제 2 코드(NCODE<0:4>)를 업 카운트 하거나, 다운 카운트 하여 출력한다.
상술한 코드 카운트 동작의 2회 시작 시점에 상기 펄스 생성부(70)에서 코드 저장 펄스(2nd_COMP)가 발생되고 코드 카운트 동작의 2회 종료 시점에 상기 코드 저장 펄스(2nd_COMP)가 비활성화된다.
상기 제 1 레지스터(80) 및 제 2 레지스터(90)가 상기 코드 저장 펄스(2nd_COMP)의 비활성화에 따라 각각 상기 제 1 카운터(30)와 제 2 카운터(60)에서 출력된 제 1 코드(PCODE<0:4>)와 제 2 코드(NCODE<0:4>)를 저장함으로써 온 다이 터미네이션 동작이 완료된다.
그러나 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로는 도 3에 도시 된 바와 같이, 제 1 비교부(20) 및 제 2 비교부(50)에는 옵셋 전압(VOS)이 존재하므로 기준전압(VREF) 레벨이 VDDQ/2±VOS가 될 수 있다. 따라서 상기 기준전압(VREF) 레벨의 변동에 따라 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)가 하이 레벨 또는 로우 레벨 중 임의의 하나로 출력될 수 있다. 다시 말해 비정상적인 값으로 출력될 수 있다.
LSB(Least Significant Bit) 코드값에 대한 상기 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)의 변화값을 VLSB라 할 경우, 최종 조정 후 상기 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)의 값은 최대 VDDQ/2+VOS+VLSB에서 최소 VDDQ/2-VOS-VLSB사이에 도 3과 같이 3개의 레벨이 존재하게 된다.
상술한 바와 같이 종래의 기술에 따른 반도체 메모리 장치의 온 다이 터미네 이션 회로는 내부에 존재하는 옵셋 전압으로 인해 코드에 따른 전압과 기준 전압을 비교한 결과값이 정해지지 못하고 온 다이 터미네이션 동작시마다 바뀌게 되므로 최종적인 온 다이 터미네이션 코드값 또한 비정상적인 값으로 계속 바뀔 수 있는 문제점이 있다. 상기 코드가 계속 비정상적으로 바뀔 경우 이를 사용하는 구성 예를 들어, 드라이버의 임피던스 또한 비정상적인 값으로 계속 바뀌는 오류를 유발할 수 있다.
본 발명은 옵셋 전압에 상관없이 코드값을 정확히 조정하고 비정상적인 값으로 변하는 것을 방지할 수 있도록 한 반도체 메모리 장치의 온 다이 터미네이션 회로를 제공함에 그 목적이 있다.
본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로는 코드에 상응하는 코드전압과 기준전압을 비교하여 비교 결과신호를 출력하는 비교 수단; 상기 비교 결과신호에 따라 상기 코드를 가변시키는 카운팅 수단; 및 상기 비교 결과신호의 이전 값과 현재 값의 일치 여부에 따라 상기 카운팅 수단의 동작을 제어하는 제어 수단을 구비함을 특징으로 한다.
본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 방법은 비교수단 및 카운팅 수단을 구비한 반도체 메모리 장치의 온 다이 터미네이션 방법으로서,코드에 상응하는 코드전압과 기준전압을 비교하는 제 1 비교 단계; 상기 비교 단계의 이전 비교 결과 값과 현재 비교 결과 값을 비교하는 제 2비교 단계; 및 상기 제 2 비교 결과에 따라 상기 코드를 카운팅하는 코드 카운팅 단계를 구비함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법의 바람직한 실시예를 설명하면 다음과 같다.
본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로는 도 4에 도시 된 바와 같이, 제 1 코드 조정 수단(100), 제 2 코드 조정 수단(200), 펄스 생성부(300), 제 1 제어부(400) 및 제 2 제어부(500)를 구비한다.
상기 펄스 생성부(300)는 인에이블 신호(EN)를 입력받아 복수개의 펄스 신호 즉, 제 1 비교 펄스(CPOUTP<0:1>), 제 2 비교 펄스(CPOUTN<0:1>), 제 1 카운트 펄스(CNT_PULSEP), 제 2 카운트 펄스(CNT_PULSEN), 코드 저장 펄스(2nd_COMP)를 생성한다. 상기 코드 저장 펄스(2nd_COMP)는 온 다이 터미네이션 동작을 초기화 시키는 초기화 펄스로 사용된다.
상기 제 1 코드 조정 수단(100)은 제 1 코드(PCODE<0:4>)에 상응하는 제 1 전압(VCOMP_P)과 기준전압(VREF)의 비교 결과에 따라 상기 제 1 코드(PCODE<0:4>)를 카운팅한다. 상기 제 1 코드 조정 수단(100)은 제 1 D/A 변환부(110), 제 1 비교부(120), 제 1 카운터(130) 및 제 1 레지스터(140)를 구비한다.
상기 제 1 D/A 변환부(110)는 상기 제 1 코드(PCODE<0:4>)를 제 1 전압(VCOMP_P)으로 변환한다. 상기 제 1 D/A 변환부(110)는 도 5에 도시 된 바와 같이, 소오스가 전원단에 연결되고 게이트에 상기 제 1 코드(PCODE<0:4>)를 입력받는 복수개의 트랜지스터(M0 ~ M4), 및 상기 복수개의 트랜지스터(M0 ~ M4)의 드레인과 외부 저항(ZQ) 사이에 연결된 복수개의 저항(R0 ~ R4)을 포함한다. 또한 상기 인에이블 신호(EN)에 따라 상기 복수개의 트랜지스터(M0 ~ M4)의 게이트에 상기 제 1 코드(PCODE<0:4>)를 입력시키기 위해, 상기 인에이블 신호(EN)와 제 1 코드(PCODE<0:4>)를 반전시켜 입력 받는 낸드 게이트(ND1)가 제 1 코드(PCODE<0:4>)의 비트 수 만큼 구비된다.
상기 제 1 비교부(120)는 상기 제 1 비교 펄스(CPOUTP<0:1>)가 입력되면 상기 제 1 전압(VCOMP_P)과 상기 기준전압(VREF)을 비교하여 제 1 결과신호(COMP_OUTP)를 출력한다. 상기 제 1 비교부(120)는 서로 다른 타이밍(CPOUTP<0>, CPOUTP<1>)에 동작하는 1차 및 2차 비교기를 구비한다. 상기 제 1 카운터(130)는 제 1 카운팅 제어신호(ICNT_PULSEP)가 입력되면 상기 제 1 결과신호(COMP_OUTP)에 따라 제 1 코드(PCODE<0:4>)를 업 카운팅 또는 다운 카운팅한다. 상기 제 1 레지스터(140)는 상기 코드 저장 펄스(2nd_COMP)가 입력되면 상기 제 1 카운터(130)에서 출력된 제 1 코드(PCODE<0:4>)를 저장하고 예를 들어, 입/출력 드라이버와 같이 상기 제 1 코드(PCODE<0:4>)를 사용하는 구성으로 출력한다.
상기 제 2 코드 조정 수단(200)은 제 2 코드(NCODE<0:4>)에 상응하는 제 2 전압(VCOMP_N)과 기준전압(VREF)의 비교 결과에 따라 상기 제 2 코드(NCODE<0:4>)를 카운팅한다. 상기 제 2 코드 조정 수단(200)은 제 2 D/A 변환부(210), 제 2 비교부(220), 제 2 카운터(230), 제 2 레지스터(240)를 구비한다.
상기 제 2 D/A 변환부(210)의 구성을 제외하고, 제 2 비교부(220), 제 2 카운터(230), 제 2 레지스터(240)는 각각 제 1 코드 조정 수단(100)의 제 1 비교 부(120), 제 1 카운터(130), 제 1 레지스터(140)와 동일하게 구성하는 것이 가능하다. 상기 제 2 D/A 변환부(210)는 도 6에 도시된 바와 같이, 소오스가 전원단에 연결되고 게이트에 상기 제 1 코드(PCODE<0:4>)를 입력받는 복수개의 트랜지스터(M0 ~ M4), 상기 복수개의 트랜지스터(M0 ~ M4)와 연결된 복수개의 저항(R0 ~ R4), 상기 복수개의 저항(R0 ~ R4)과 연결된 복수개의 저항(R5 ~ R9), 상기 복수개의 저항(R5 ~ R9)과 접지단 사이에 연결된 복수개의 트랜지스터(M5 ~ M9)를 포함한다. 상기 인에이블 신호(EN)에 따라 복수개의 트랜지스터(M0 ~ M4)의 게이트에 상기 제 1 코드(PCODE<0:4>)를 입력시키기 위해, 상기 인에이블 신호(EN)와 제 1 코드(PCODE<0:4>)를 반전시켜 입력 받는 낸드 게이트(ND1)가 제 1 코드(PCODE<0:4>)의 비트 수 만큼 구비된다. 상기 복수개의 트랜지스터(M5 ~ M9)의 게이트에 제 2 코드(NCODE<0:4>)가 입력된다.
상기 제 1 제어부(400)는 상기 제 1 결과신호(COMP_OUTP)의 이전 값과 현재 값의 일치 여부에 따라 상기 제 1 카운터(130)의 카운팅 동작을 제어하기 위한 제 1 카운팅 제어신호(ICNT_PULSEP)를 출력한다.
상기 제 2 제어부(500)는 상기 제 2 결과신호(COMP_OUTN)의 이전 값과 현재 값의 일치 여부에 따라 상기 제 2 카운터(230)의 카운팅 동작을 제어하기 위한 제 2 카운팅 제어신호(ICNT_PULSEN)를 출력한다.
상기 제 1 제어부(400)는 도 7에 도시 된 바와 같이, 상기 제 1 결과신호(COMP_OUTP)의 이전 값과 현재 값의 일치 여부를 판단하여 에러 판단신호(COMP_LPFP)를 출력하는 에러 판단부(410), 및 상기 에러 판단신호(COMP_LPFP)에 따라 상기 제 1 카운팅 제어신호(ICNT_PULSEP)를 출력하는 카운팅 제어신호 출력부(420)를 구비한다.
상기 에러 판단부(410)는 상기 제 1 비교 펄스(CPOUTP<0>)가 입력되면 상기 제 1 결과신호(COMP_OUTP)를 입력받아 저장하는 플립플롭(411), 상기 제 1 결과신호(COMP_OUTP)와 상기 플립플롭(411)의 출력을 입력 받아 두 값이 동일할 경우 하이 레벨 신호를 출력하는 XNOR 게이트(XNOR11), 상기 XNOR 게이트(XNOR11)의 출력과 코드 저장 펄스(2nd_COMP)를 입력받아 상기 에러 판단신호(COMP_LPFP)를 출력하는 낸드 게이트(ND11)를 구비한다.
상기 카운팅 제어신호 출력부(420)는 상기 에러 판단신호(COMP_LPFP)와 제 1 카운트 펄스(CNT_PULSEP)를 입력받아 논리곱하는 낸드 게이트(ND12) 및 인버터(IV11)를 구비한다.
상기 제 2 제어부(500)는 상기 제 1 제어부(400)와 동일하게 구성할 수 있다.
이와 같이 구성된 본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로의 동작을 도 8을 참조하여 설명하면 다음과 같다.
상기 인에이블 신호(EN)가 활성화되고 소정 시간(t1) 이후에 펄스 생성부(300)에서 제 1 비교 펄스(CPOUTP<0>) 및 제 2 비교 펄스(CPOUTN<0>)가 발생된다.
상기 제 1 D/A 변환부(110) 및 제 2 D/A 변환부(210)는 인에이블 신호(EN)가 입력되면 각각 제 1 코드(PCODE<0:4>)와 제 2 코드(NCODE<0:4>)를 아날로그 전압 즉, 제 1 전압(VCOMP_P)과 제 2 전압(VCOMP_N)으로 변환하여 출력한다.
상기 제 1 비교부(120)와 제 2 비교부(220)가 상기 제 1 비교 펄스(CPOUTP<0>)와 제 2 비교 펄스(CPOUTN<0>)에 따라 각각 제 1 전압(VCOMP_P)과 제 2 전압(VCOMP_N)을 기준전압(VREF)과 비교한다.
소정 시간(t2) 이후에 상기 펄스 생성부(300)에서 제 1 비교 펄스(CPOUTP<1>) 및 제 2 비교 펄스(CPOUTN<1>)가 발생된다.
상기 제 1 비교부(120)와 제 2 비교부(220)가 상기 제 1 비교 펄스(CPOUTP<1>)와 제 2 비교 펄스(CPOUTN<1>)에 따라 각각 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)를 출력한다.
소정 시간(t3) 이후에 상기 펄스 생성부(300)에서 제 1 카운트 펄스(CNT_PULSEP) 및 제 2 카운트 펄스(CNT_PULSEN)가 발생된다.
상기 도 7에 도시 된 제 1 제어부(400) 및 제 2 제어부(500)는 이전 온 다이 터미네이션 동작시 플립플롭(411)에 저장된 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)가 현재 온 다이 터미네이션 동작에 따른 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)와 같으면 에러 판단신호(COMP_LPFP)를 로우 레벨로 출력하고, 그렇지 않으면 상기 에러 판단신호(COMP_LPFP)를 하이 레벨로 출력한다. 상기 제 1 제어부(400) 및 제 2 제어부(500)는 이전 온 다이 터미네이션 동작에서 상기 제 1 비교 펄스(CPOUTP<0>)와 제 2 비교 펄스(CPOUTN<0>)에 따라 각각 제 1 결과신호(COMP_OUTP)와 제 2 결과신호(COMP_OUTN)를 입력 받아 도 7에 도시 된 플립플롭(411)에 저장하고 있는 상태이다.
상기 카운팅 제어신호 출력부(420)는 상기 에러 판단신호(COMP_LPFP)가 하이 레벨이면 제 1 카운트 펄스(CNT_PULSEP)와 제 2 카운트 펄스(CNT_PULSEN)를 각각 제 1 카운팅 제어신호(ICNT_PULSEP)와 제 2 카운팅 제어신호(ICNT_PULSEN)로서 제 1 카운터(130)와 제 2 카운터(230)로 출력한다. 상기 제 1 카운팅 제어신호(ICNT_PULSEP)와 제 2 카운팅 제어신호(ICNT_PULSEN)가 공급됨에 따라 제 1 카운터(130) 및 제 2 카운터(230)는 제 1 코드(PCODE<0:4>) 및 제 2 코드(NCODE<0:4>)를 업 카운트 또는 다운 카운트 한다.
한편, 카운팅 제어신호 출력부(420)는 상기 에러 판단신호(COMP_LPFP)가 로우 레벨이면 제 1 카운팅 제어신호(ICNT_PULSEP)와 제 2 카운팅 제어신호(ICNT_PULSEN)를 로우 레벨로 출력함으로써 제 1 카운트 펄스(CNT_PULSEP)와 제 2 카운트 펄스(CNT_PULSEN)의 출력을 차단한다. 상기 제 1 카운팅 제어신호(ICNT_PULSEP)와 제 2 카운팅 제어신호(ICNT_PULSEN)가 로우 레벨로 출력됨에 따라 제 1 카운터(130) 및 제 2 카운터(230)는 카운팅 동작을 수행하지 않고 그에 따라 이전 카운트값이 유지된다. 다시 말해 옵셋 전압(VOS)으로 인한 비정상적인 코드 카운팅이 차단된다.
상술한 코드 카운트 동작의 2회 시작 시점에 상기 펄스 생성부(300)에서 코드 저장 펄스(2nd_COMP)가 발생되고 코드 카운트 동작의 2회 종료 시점에 상기 코드 저장 펄스(2nd_COMP)가 로우 레벨로 비활성화된다.
상기 제 1 레지스터(140) 및 제 2 레지스터(240)가 상기 코드 저장 펄스(2nd_COMP)의 비활성화에 따라 각각 상기 제 1 카운터(130)와 제 2 카운터(230) 에서 출력된 제 1 코드(PCODE<0:4>)와 제 2 코드(NCODE<0:4>)를 저장함으로써 온 다이 터미네이션 동작이 완료된다.
실제 온 다이 터미네이션 동작은 외부 명령 예를 들어 리프레시 명령이 있는 경우 정해진 횟수만큼 반복 수행되어 외부 저항(ZQ)과 상기 제 1 D/A 변환부(110) 및 제 2 D/A 변환부(210)의 저항값을 제 1 코드(PCODE<0:4>) 또는 제 2 코드(NCODE<0:4>)가 허용하는 해상도 범위 내에서 근접시켜 완료된다.
상기 리프레시 명령에 따라 온 다이 터미네이션 동작이 완료된 후 또 다른 리프레시 명령에 의해 온 다이 터미네이션 동작이 이루어지더라도 온도 또는 전압과 같은 동작환경이 비정상적으로 급격히 변하지 않는 한 원래의 코드값이 유지되는 것이 정상이다. 이 경우 새로 온 다이 터미네이션 동작을 수행할 경우 상기 이전 제 1 결과신호(COMP_OUTP)값과 현재 제 1 결과신호(COMP_OUTP)값이 서로 다른 값이 되는 것이 정상이다.
그러나 상술한 바와 같이, 옵셋 전압(VOS)이 심할 경우 새롭게 온 다이 터미네이션 동작이 진행될 때마다 상기 제 1 결과신호(COMP_OUTP) 값이 이전과 동일한 값을 갖게 될 수 있다.
상술한 온 다이 터미네이션 동작 반복 수행시 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)의 논리값이 가질 수 있는 경우의 수는 4가지 이다. 즉, 하이 레벨 이후 로우 레벨, 하이 레벨 연속 2회, 로우 레벨 연속 2회, 그리고 로우 레벨 이후 하이 레벨이 되는 경우이다.
도 9a에 도시 된 바와 같이, 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신 호(COMP_OUTN)가 하이 레벨 이후 로우 레벨로 변한 경우, 본 발명은 정상적인 코드 카운팅을 수행한다. 따라서 제 1 전압(VCOMP_P) 또는 제 2 전압(VCOMP_N)은 원래의 레벨로 되고 그에 따라 제 1 코드(PCODE<0:4>) 또는 제 2 코드(NCODE<0:4>)가 정상적인 값을 갖게 된다.
도 9b에 도시 된 바와 같이, 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)가 하이 레벨 연속 2회 또는 로우 레벨 연속 2회가 발생되는 경우, 본 발명은 코드 카운팅을 수행하지 않는다. 따라서 제 1 전압(VCOMP_P) 또는 제 2 전압(VCOMP_N)은 원래의 레벨을 유지하고 그에 따라 제 1 코드(PCODE<0:4>) 또는 제 2 코드(NCODE<0:4>)의 변동도 발생되지 않는다.
도 9c에 도시 된 바와 같이, 제 1 결과신호(COMP_OUTP) 또는 제 2 결과신호(COMP_OUTN)가 로우 레벨 이후 하이 레벨로 변한 경우이므로 상기 도 9a와 같이, 정상적인 코드 카운팅을 수행하여 제 1 전압(VCOMP_P) 또는 제 2 전압(VCOMP_N)은 원래의 레벨로 되고 그에 따라 제 1 코드(PCODE<0:4>) 또는 제 2 코드(NCODE<0:4>)가 정상적인 값을 갖게 된다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해 석되어야 한다.
본 발명에 따른 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법은 옵셋 전압과 같은 노이즈 성분으로 인한 코드값의 비정상적인 변동을 방지하므로 온 다이 터미네이션 회로 동작의 안정성 및 신뢰성을 향상시킬 수 있다. 또한 코드값의 비정상적인 변동이 방지되므로 상기 코드를 사용하는 드라이버의 신호 입출력 속도를 향상시킬 수 있다.

Claims (20)

  1. 코드에 상응하는 코드전압과 기준전압을 비교하여 비교 결과신호를 출력하는 비교 수단;
    상기 비교 결과신호에 따라 상기 코드를 가변시키는 카운팅 수단; 및
    상기 비교 결과신호의 이전 값과 현재 값의 일치 여부에 따라 상기 카운팅 수단의 동작을 제어하는 제어 수단을 구비하고,
    상기 제어 수단은
    상기 비교 결과신호의 이전 값과 현재 값의 일치 여부를 판단하여 에러 판단신호를 출력하는 에러 판단부, 및
    상기 에러 판단신호에 따라 카운팅 제어신호를 출력하는 카운팅 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  2. 제 1 항에 있어서,
    상기 비교 수단은
    서로 다른 타이밍에 동작하는 1차 및 2차 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 에러 판단부는
    상기 비교 결과신호를 입력 받는 저장 수단,
    상기 비교 결과신호와 상기 저장 수단의 출력신호의 논리값이 동일한 경우 소정 레벨신호를 출력하는 제 1 논리소자,
    상기 제 1 논리회로의 출력과 초기화 신호를 입력받아 상기 에러 판단신호를 출력하는 제 2 논리소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  5. 제 1 항에 있어서,
    상기 카운팅 제어신호 출력부는
    상기 에러 판단신호와 카운팅 펄스신호를 입력받아 논리곱하는 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  6. 제 2 항에 있어서,
    입력된 코드를 상기 코드전압으로 변환하는 디지털/아날로그 변환수단,
    상기 카운팅 수단에서 출력된 코드를 저장하기 위한 레지스터, 및
    상기 비교 수단, 상기 카운팅 수단, 상기 제어 수단 및 상기 레지스터의 동작 타이밍을 정하는 복수개의 펄스 신호를 생성하는 펄스 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  7. 제 6 항에 있어서,
    상기 복수개의 펄스 신호는
    상기 비교 수단의 1차 및 2차 비교기의 동작을 위한 복수개의 비교 펄스,
    상기 카운팅 수단의 동작을 위한 카운팅 펄스, 및
    상기 레지스터의 동작을 위한 초기화 펄스를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  8. 제 7 항에 있어서,
    상기 복수개의 비교 펄스 중 하나, 상기 카운팅 펄스 및 상기 초기화 펄스가 상기 제어 수단에 공급되는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  9. 반도체 메모리 장치의 온 다이 터미네이션 방법으로서,
    코드에 상응하는 코드전압과 기준전압을 비교하는 제 1 비교 단계;
    상기 제 1 비교 단계의 이전 비교 결과 값과 현재 비교 결과 값이 서로 일치하는지 비교하는 제 2 비교 단계; 및
    상기 제 2 비교 결과에 따라 상기 코드를 카운팅하는 코드 카운팅 단계를 구비하고,
    상기 제 2 비교 단계는
    상기 제 1 비교 단계가 진행되는 동안 상기 제 1 비교 단계의 비교 결과 값을 저장하고, 상기 저장된 비교 결과 값과 현재 비교 결과 값이 일치하는지 비교하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 방법.
  10. 제 9 항에 있어서,
    상기 제 1 비교 단계는
    한번의 온 다이 터미네이션 동작에 대해 복수회 수행되는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 방법.
  11. 삭제
  12. 제 9 항에 있어서,
    상기 코드 카운팅 단계는
    상기 이전 비교 결과 값과 현재 비교 결과 값이 일치하지 않으면 상기 코드를 카운팅하고, 상기 이전 비교 결과 값과 현재 비교 결과 값이 일치하면 상기 코드를 카운팅하지 않고 현재 값으로 유지시키는 단계인 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 방법.
  13. 제 1 코드에 상응하는 제 1 전압과 기준전압의 비교 결과에 따라 상기 제 1 코드를 카운팅하는 제 1 코드 조정 수단;
    제 2 코드에 상응하는 제 2 전압과 기준전압의 비교 결과에 따라 상기 제 2 코드를 카운팅하는 제 2 코드 조정 수단; 및
    상기 제 1 코드 조정 수단 또는 제 2 코드 조정 수단 중 적어도 하나의 비교 결과의 이전 값과 현재 값의 일치 여부에 따라 해당 코드 카운팅을 제어하는 제어 수단을 구비하고,
    상기 제어 수단은
    상기 비교 결과신호의 이전 값과 현재 값의 일치 여부를 판단하여 에러 판단신호를 출력하는 에러 판단부, 및
    상기 에러 판단신호에 따라 카운팅 제어신호를 출력하는 카운팅 제어신호 출력부를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회 로.
  14. 제 13 항에 있어서,
    상기 제 1 코드 조정 수단은
    코드에 상응하는 제 1 전압과 기준전압을 비교하여 비교 결과신호를 출력하는 비교 수단; 및
    상기 비교 결과신호에 따라 상기 제 1 코드를 가변시키는 카운팅 수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  15. 제 14 항에 있어서,
    상기 비교 수단은
    서로 다른 타이밍에 동작하는 1차 및 2차 비교기를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  16. 삭제
  17. 제 13 항에 있어서,
    상기 에러 판단부는
    상기 비교 결과신호를 입력 받는 저장 수단,
    상기 비교 결과신호와 상기 저장 수단의 출력신호의 논리값이 동일한 경우 소정 레벨신호를 출력하는 제 1 논리소자,
    상기 제 1 논리회로의 출력과 초기화 신호를 입력받아 상기 에러 판단신호를 출력하는 제 2 논리소자를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  18. 제 13 항에 있어서,
    상기 카운팅 제어신호 출력부는
    상기 에러 판단신호와 카운팅 펄스신호를 입력받아 논리곱하는 로직회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  19. 제 13 항에 있어서,
    상기 비교 수단, 상기 카운팅 수단, 및 상기 제어 수단의 동작 타이밍을 정하는 복수개의 펄스 신호를 생성하는 펄스 생성수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
  20. 제 13 항에 있어서,
    상기 제 2 코드 조정 수단은 상기 제 1 코드 조정 수단과 동일하게 구성됨을 특징으로 하는 반도체 메모리 장치의 온 다이 터미네이션 회로.
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