KR20120033897A - 반도체 장치 - Google Patents

반도체 장치 Download PDF

Info

Publication number
KR20120033897A
KR20120033897A KR1020100095641A KR20100095641A KR20120033897A KR 20120033897 A KR20120033897 A KR 20120033897A KR 1020100095641 A KR1020100095641 A KR 1020100095641A KR 20100095641 A KR20100095641 A KR 20100095641A KR 20120033897 A KR20120033897 A KR 20120033897A
Authority
KR
South Korea
Prior art keywords
reference voltage
comparison
voltage
generation code
external system
Prior art date
Application number
KR1020100095641A
Other languages
English (en)
Inventor
이정훈
김용미
황정태
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100095641A priority Critical patent/KR20120033897A/ko
Priority to US12/983,090 priority patent/US8680841B2/en
Publication of KR20120033897A publication Critical patent/KR20120033897A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명의 반도체 장치는 서로 다른 레벨을 갖는 복수 개의 비교 전압을 생성하는 비교 전압 생성부, 외부 시스템으로부터 생성 코드를 수신하고, 생성 코드에 따라 복수 개의 비교 전압 중 하나를 선택하여 기준 전압을 생성하는 기준 전압 생성부 및 외부 시스템으로부터 생성 코드 및 예상 기준 전압을 수신하고, 예상 기준 전압의 레벨이 목표 범위 안에 존재하는지를 확인하고, 확인된 결과를 외부 시스템으로 출력하는 기준 전압 판단부를 포함한다.

Description

반도체 장치{Semiconductor Apparatus}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 내부에서 기준 전압을 생성하는 반도체 장치에 관한 것이다.
반도체 장치, 특히 반도체 메모리장치에서는 저전력 동작과 안정적인 동작을 위하여 반도체 메모리장치의 외부에서 인가되는 외부 전압으로부터 내부 전압을 생성하고, 이 내부 전압을 칩 내부 회로들의 전압 공급원으로 사용한다. 이러한 내부 전압을 정확한 레벨로 생성하기 위해 우선 외부 전압으로부터 전압 생성의 기준이 되는 기준 전압을 생성하고, 기준 전압을 사용하여 내부 전압을 생성한다.
위에서 언급한 것처럼, 기준 전압은 내부 전압을 생성하기 위한 기준이 된다. 따라서 외부 시스템은 반도체 장치로 복수 비트의 생성 코드(예를 들어, 6 비트)를 입력하고, 생성 코드를 최저치부터 최고치까지 변경하면서 셋 업, 홀드 시간(Setup/Hold time) 등 입력 파라미터와 같은 반도체 장치의 특성을 평가하여 최적의 동작 특성을 갖는 생성 코드를 확정하게 된다. 이처럼 생성 코드를 최저치부터 최고치까지 변경하면서 기준 전압을 생성하여 최적의 동작 특성을 갖는 생성 코드를 정하는 동작을 기준 전압 트레이닝이라고 한다. 생성 코드는 DRAM과 같은 반도체 장치의 경우 모드 레지스터 셋(Mode Register Set) 신호 중 복수 비트를 사용하여 입력된다.
하지만 반도체 장치의 내부에서 생성하는 기준 전압은 동작 노이즈, 커플링 효과, 파워 노이즈, 기준 전압을 사용하는 각종 회로들의 로드 및 주변 라인과의 실딩력 저하 등의 이유로 목표 값에서 벗어날 수 있다. 반도체 장치의 내부에서 생성되는 기준 전압이 목표 값에서 벗어나게 되면 반도체 장치의 내부 전압 값이 목표 값에서 벗어나게 되어 동작 특성이 열화되지만, 외부 시스템은 기준 전압 트레이닝으로 생성 코드를 결정한 이후 생성 코드를 고정함으로써, 이러한 기준 전압이 목표 값에서 벗어나는 것을 감지할 수가 없다. 위에서 언급한 기준 전압이 불안정해지는 이유들은 반도체 장치가 발전함에 따라 심해지고 있고, 안정적인 기준 전압을 생성하는 것이 보다 어려워지는 추세이다. 따라서 외부 시스템에 반도체 장치 내부의 기준 전압이 정상적으로 생성되는지 피드백할 필요가 도출되고 있다.
본 발명은 반도체 장치 내부의 기준 전압이 정상적으로 생성되는지 외부 시스템으로 피드백할 수 있는 반도체 장치를 제공하는 데에 그 기술적 과제가 있다.
본 발명의 일 실시예에 따른 반도체 장치는 서로 다른 레벨을 갖는 복수 개의 비교 전압을 생성하는 비교 전압 생성부, 외부 시스템으로부터 생성 코드를 수신하고, 상기 생성 코드에 따라 상기 복수 개의 비교 전압 중 하나를 선택하여 기준 전압을 생성하는 기준 전압 생성부 및 상기 외부 시스템으로부터 상기 생성 코드 및 예상 기준 전압을 수신하고, 상기 예상 기준 전압의 레벨이 목표 범위 안에 존재하는지를 확인하고, 확인된 결과를 상기 외부 시스템으로 출력하는 기준 전압 판단부를 포함한다.
또한 본 발명의 일 실시예에 따른 기준 전압 확인 방법은 마스터에서 슬레이브로 생성 코드 및 예상 기준 전압을 전송하는 단계, 상기 슬레이브에서 상기 생성 코드에 따른 기준 전압을 생성하는 단계, 상기 슬레이브에서 상기 예상 기준 전압 및 상기 기준 전압을 비교하는 단계 및 상기 슬레이브에서 상기 마스터로 비교 결과를 전송하는 단계를 포함하는 단계를 포함한다.
본 발명은 반도체 장치의 기준 전압이 정상적으로 생성되는지를 외부 시스템으로 피드백 함으로써, 상기 외부 시스템이 출력 드라이버 구동력을 조절하거나, 상기 반도체 장치로 입력되는 신호들의 입력 파라미터를 조절하는 등, 상기 시스템 및 상기 반도체 장치의 동작 능력을 상승시키는 효과를 창출한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도,
도 2는 도 1에 도시된 비교 전압 생성부(100), 기준 전압 생성부(200) 및 기준 전압 판단부(300)의 일 실시예에 따른 회로도,
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 개략적인 블록도,
도 4는 도 3에 도시된 판단 결과 출력 드라이버(510)의 일 실시예에 따른 회로도이다.
본 발명의 일 실시예에 따른 반도체 장치는 상기 외부 시스템으로부터 예상 기준 전압 및 상기 생성 코드를 수신하여 상기 예상 기준 전압의 레벨이 반도체 장치가 생성하는 기준 전압의 특정 범위(이하 목표 범위) 안의 존재하는 지를 확인하고, 확인된 결과를 상기 외부 시스템으로 출력한다. 상기 외부 시스템이 상기 반도체 장치가 생성하는 기준 전압이 얼마나 정확하게 생성되었는지를 알게 되면, 상기 시스템의 출력 드라이버 구동력을 조절하거나, 상기 반도체 장치로 입력되는 신호들의 입력 파라미터를 조절하는 등 상기 시스템 및 상기 반도체 장치의 동작 능력을 상승시킬 수 있다. 상기 외부 시스템은 상기 예상 기준 전압을 상기 생성 코드에 해당하도록 생성하여 상기 반도체 장치로 입력하고, 상기 확인된 결과를 피드백 받아 상기 반도체 장치가 정상적으로 상기 기준 전압을 생성하는 지를 확인할 수 있다. 정리하면, 본 발명의 일 실시예에 따른 기준 전압 확인 방법은 외부 시스템(또는 마스터, 도 1의 700)에서 반도체 장치(또는 슬레이브, 도 1의 10)로 생성 코드 및 예상 기준 전압을 전송 하는 단계, 상기 반도체 장치에서 상기 생성 코드에 따른 기준 전압을 생성하는 단계, 상기 반도체 장치에서 상기 기준 전압 및 상기 예상 기준 전압을 비교하는 단계 및 상기 반도체 장치에서 외부 시스템으로 비교 결과를 전송하는 단계를 포함할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 개략적인 블록도이다.
본 발명의 일 실시예에 따른 상기 반도체 장치는 비교 전압 생성부(100), 기준 전압 생성부(200) 및 기준 전압 판단부(300)를 포함하여 구성될 수 있다.
상기 비교 전압 생성부(100)는 서로 다른 레벨을 갖는 복수 개의 비교 전압을 생성한다. 설명을 용이하게 하기 위해 비교 전압의 수는 3보다 큰 정수인 m 개(V1~Vm)라고 예시한다. 상기 비교 전압 생성부(100)는 복수 개의 직렬 저항을 구비하는 전압 분배기를 포함하여 구성될 수 있다.
상기 기준 전압 생성부(200)는 상기 외부 시스템(700)으로부터 복수 비트(예를 들어 6 비트)의 상기 생성 코드(gen)를 입력받고, 상기 생성 코드(gen)에 따라 상기 복수 개의 비교 전압(V1~Vm)중 하나를 선택하여 기준 전압(Vref)을 생성한다. 상기 기준 전압(Vref)은 상기 반도체 장치의 각종 내부 전압을 생성하는 데에 기준이 되는 전압이다. 상기 기준 전압 생성부(200)는 일반적인 먹스 회로를 포함하여 구성될 수 있다.
상기 기준 전압 판단부(300)는 상기 외부 시스템(700)으로부터 상기 생성 코드(gen) 및 예상 기준 전압(Vex)을 수신하고, 상기 예상 기준 전압(Vex)의 레벨이 목표 범위 안에 존재하는 지를 확인하고, 확인된 결과(이하 판단 신호)를 상기 외부 시스템(700)으로 출력한다. 예를 들어, 상기 기준 전압 생성부(200)가 상기 복수 개의 비교 전압(V1~Vm) 중 상기 생성 코드(gen)에 응답하여 m보다 작고 2보다 큰 정수인 n 번째 비교 전압(Vn)을 선택한다고 가정하였을 때 상기 기준 전압 판단부(300)는 상기 생성 코드(gen)에 응답하여 상기 복수 개의 비교 전압(V1~Vm) 중 n+1 번째 비교 전압(Vn+1) 및 n-1 번째 비교 전압(Vn-1)을 선택하고, 상기 예상 기준 전압(Vex)의 레벨이 상기 n+1 번째 비교 전압(Vn+1) 및 상기 n-1 번째 비교 전압(Vn-1) 사이에 존재하는지를 확인하는 방식을 사용할 수 있다. 위에서 언급한 것처럼, 동작 노이즈, 커플링 효과, 파워 노이즈, 상기 기준 전압(Vref)을 사용하는 각종 회로들의 로드 및 주변 라인들과의 실딩력 등에 따라 상기 기준 전압(Vref)은 목표 값을 벗어날 수 있다. 이러한 상기 기준 전압(Vref)에 대한 노이즈는 상기 복수 개의 비교 전압(V1~Vm)에도 동일하게 적용된다. 따라서 상기 예상 기준 전압(Vex)의 레벨이 상기 n+1 번째 비교 전압(Vn+1) 및 상기 n-1 번째 비교 전압(Vn-1) 사이에 존재하는 지를 확인하면, 상기 기준 전압(Vref)이 목표 값에서 벗어났는지를 확인할 수 있다. 상기 예상 기준 전압(Vex)은 상기 외부 시스템(700)에서 입력받는 전압으로서, 상기 외부 시스템(700)은 상기 예상 기준 전압(Vex)이 상기 생성 코드(gen)에 해당하는 레벨을 갖도록 생성한다.
도 1에 도시된 것처럼, 본 발명의 일 실시예에 따른 상기 반도체 장치는 상기 외부 시스템(700)으로부터 상기 예상 기준 전압(Vex)을 수신할 입력 단자(400)를 추가로 포함하여 구성될 수 있다. 또한 상기 반도체 장치는 상기 외부 시스템(700)과 연결되는 출력 단자(600) 및 상기 기준 전압 판단부(300)에서 출력되는 상기 판단 신호(res)를 수신하여 상기 출력 단자(600)로 출력하는 판단 결과 출력 드라이버(500)를 추가로 포함하여 구성될 수 있다. 상기 판단 결과 출력 드라이버(500)는 일반적인 출력 버퍼 회로를 포함하여 구성될 수 있다.
도 2는 도 1에 도시된 상기 비교 전압 생성부(100), 기준 전압 생성부(200) 및 기준 전압 판단부(300)의 일 실시예에 따른 회로도이다.
도 2에 도시된 것처럼, 상기 비교 전압 생성부(100)는 복수 개의 직렬 저항을 구비하는 전압 분배기를 포함하여 구성될 수 있다. 상기 비교 전압 생성부(100)는 복수 개(예를 들어 m 개)의 비교 전압(V1~Vm)을 생성하는 구성부이므로, m 개 이상의 저항을 외부 전압(VDD) 및 접지 전압(VSS) 사이에 직렬로 연결하고, 각각의 저항 단자 사이의 전압 레벨을 상기 복수 개의 비교 전압(V1~Vm)으로 출력하도록 구성하는 것이 바람직하다.
도 2에 도시된 것처럼, 상기 기준 전압 생성부(200)는 상기 생성 코드(gen)에 따라 상기 복수 개의 비교 전압(V1~Vm) 중 하나를 선택하여 상기 기준 전압(Vref)으로서 출력하는 먹스 회로를 포함하여 구성할 수 있다.
도 2에 도시된 것처럼, 상기 기준 전압 판단부(300)는 제 1 먹스 회로(301), 제 2 먹스 회로(302), 제 1 비교기(303), 제 2 비교기(304) 및 앤드 게이트(305)를 포함하여 구성될 수 있다.
상기 제 1 먹스 회로(301)는 상기 복수 개의 비교 전압(V1~Vm) 중 상기 생성 코드(gen)에 1을 더한 값(gen+1)에 해당하는 하나를 선택하여 제 1 비교 전압(Vref+1)으로서 출력한다. 상기 제 1 먹스 회로(301)는 도 2에 도시된 것처럼 상기 생성 코드에 1을 더한 값(gen+1)를 입력 받도록 구성될 수도 있고, 상기 생성 코드(gen)를 입력받아 내부에서 상기 생성 코드에 1을 더한 값(gen+1)을 생성하여 사용하도록 구성될 수도 있다. 본 발명에 대한 이해를 용이하게 하기 위해 도 2에는 상기 제 1 먹스 회로(301)가 상기 생성 코드에 1을 더한 값(gen+1)을 입력받아 사용하는 것으로 도시되었지만 이러한 예시가 본 발명을 구현하기 위한 필수 신호를 제한하려 함이 아님을 명시한다.
상기 제 2 먹스 회로(302)는 상기 복수 개의 비교 전압(V1~Vm) 중 상기 생성 코드(gen)에 1을 뺀 값(gen-1)에 해당하는 하나를 선택하여 제 2 비교 전압(Vref-1)으로서 출력한다. 예를 들어, 상기 기준 전압 생성부(200)가 상기 m 개의 비교 전압(V1~Vm) 중 n(n은 m보다 작고 2보다 큰 정수) 번째 비교 전압(Vn)을 선택하여 상기 기준 전압(Vref)로서 생성하였다면, 상기 제 1 먹스 회로(301)는 n+1 번째 비교 전압(Vn+1)을 선택하여 상기 제 1 비교 전압(Vref+1)으로서 생성하고, 상기 제 2 먹스 회로(302)는 n-1 번째 비교 전압(Vn-1)을 선택하여 상기 제 2 비교 전압(Vref-1)으로서 생성한다.
상기 제 1 비교기(303)는 상기 제 1 비교 전압(Vref+1) 및 상기 예상 기준 전압(Vex)을 입력받고, 상기 제 2 비교기(304)는 상기 제 2 비교 전압(Vref-1) 및 상기 예상 기준 전압(Vex)을 입력받는다. 상기 제 1 비교기(303)는 상기 제 1 비교 전압(Vref+1)이 상기 예상 기준 전압(Vex)보다 크면 하이 레벨을 출력하고 상기 제 2 비교기(304)는 상기 제 2 비교 전압(Vref-1)이 상기 예상 기준 전압(Vex)보다 작으면 로우 레벨을 출력한다.
상기 앤드 게이트(305)는 상기 제 1 비교기(303) 및 상기 제 2 비교기(304)의 출력을 입력받아 앤드 연산하여 상기 판단 신호(res)로서 출력한다. 따라서 상기 제 1 비교기(303), 상기 제 2 비교기(304) 및 상기 앤드 게이트(305)는 상기 예상 기준 전압(Vex)의 레벨이 상기 제 1 비교 전압(Vref+1) 및 상기 제 2 비교 전압(Vref-1) 사이에 존재하면 상기 판단 신호(res)를 하이 레벨로 활성화하여 출력하고 상기 예상 기준 전압(Vex)의 레벨이 상기 제 1 비교 전압(Vref+1) 및 상기 제 2 비교 전압(Vref-1) 사이를 벗어나면 상기 판단 신호(res)를 로우 레벨로 비활성화하여 출력한다. 상기 앤드 게이트(305)는 상기 제 1 및 제 2 비교기(303, 304)의 구성에 따라 앤드 연산이 아닌 다른 논리 연산 회로를 포함하여 구성될 수 있다. 도 2에 도시된 상기 앤드 게이트(305)의 구성이 본 발명을 구현하기 위한 특정 논리 연산을 제한하려는 의도가 아님을 명시한다.
도 1에 도시된 것처럼, 본 발명의 일 실시예에 다른 반도체 장치를 구현하기 위해서는 상기 외부 시스템(700)으로부터 상기 예상 기준 전압(Vex)을 수신할 상기 입력 단자(400) 및 상기 판단 신호(res)를 출력할 상기 판단 결과 출력 드라이버(500) 및 상기 출력 단자(600)가 추가적으로 필요하다. 이러한 구성은 반도체 장치의 추가적인 면적을 차지하게 되고, 특히 상기 입력 단자(400) 및 상기 출력 단자(600)는 반도체 장치의 제품 규격에 의해 제한 될 수 있기 때문에 본 발명을 구현하기 위해 반도체 장치에 상기 입력 단자(400) 및 상기 출력 단자(600)를 임의적으로 추가하는 것은 용이하지 않다. 따라서 상기 입력 단자(400), 상기 판단 결과 출력 드라이버(500) 및 상기 출력 단자(600)는 기존에 존재하는 입출력 단자 및 출력 드라이버를 공유하여 사용하는 것이 바람직하다. 도 3을 참조하여 보다 상세히 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 장치의 개략적인 블록도이다.
도 3에는 위에서 언급한 것처럼 기존에 존재하는 입출력 단자 및 출력 드라이버를 공유하기 위해, 입력 선택부(800) 및 내부 커맨드 생성부(900)가 추가로 도시되어 있고, 판단 결과 출력 드라이버(510)가 도 2와 다른 형태로 구성되어 있다.
상기 외부 시스템(700)으로부터 상기 반도체 장치로의 입력 경로를 보면, 도 3에 도시된 상기 반도체 장치는 커맨드용 기준 전압(Vcmd)을 입력 받는 입력 단자를 상기 입력 단자(400)로서 공유하여 구성된다. 상기 커맨드용 기준 전압(Vcmd)은 종래 기술에 따른 반도체 장치가 상기 외부 시스템(700)으로부터 입력받는 전압으로서, 반도체 장치의 내부 커맨드 생성부(900, 종래 기술)에 입력되어 반도체 장치의 내부 커맨드(예를 들어, CAS LAS 및 어드레스 신호 등)를 생성하는 데에 기준이 되는 전압 레벨이다. 상기 커맨드용 기준 전압(Vcmd)은 지속적으로 입력을 유지할 필요가 없기 때문에, 상기 커맨드용 기준 전압(Vcmd)을 입력 받는 상기 입력 단자는 본 발명의 다른 실시예에 따른 반도체 장치의 상기 입력 단자(400)로서 적합하다. 상기 입력 선택부(800)는 테스트 인에이블 신호(ten)에 응답하여 상기 입력 단자(400)로 입력되는 상기 예상 기준 전압(Vex) 또는 상기 커맨드용 기준 전압(Vcmd)을 각각 상기 기준 전압 판단부(300) 또는 상기 내부 커맨드 생성부(900)에 전달한다. 상기 입력 선택부(800)는 상기 테스트 인에이블 신호(ten)를 입력받는 복수 개의 패스 게이트를 포함하여 구성될 수 있다. 이처럼 도 3에 도시된 본 발명의 다른 실시예에 따른 반도체 장치는 상기 예상 기준 전압(Vex) 또는 상기 커맨드용 기준 전압(Vcmd)을 입력 받는 데에 상기 입력 단자(400)를 공유하여 사용하고, 상기 입력 선택부(800)를 통해 상기 입력 단자(400)로 입력되는 상기 예상 기준 전압(Vex) 또는 상기 커맨드용 기준 전압(Vcmd)을 각각 상기 기준 전압 판단부(300) 또는 상기 내부 커맨드 생성부(미도시, 종래 기술)에 전달할 수 있다. 상기 테스트 인에이블 신호(ten)는 본 발명의 실시예에 따른 반도체 장치가 상기 예상 기준 전압(Vex)이 목표 범위 내에 있는 지를 확인하는 동작을 수행하는 것을 관장하는 신호로서, 테스트 모드 신호를 사용하여 구성될 수 있다.
상기 반도체 장치로부터 상기 외부 시스템(700)으로의 출력 경로를 보면, 도 3에 도시된 상기 반도체 장치는 내부 데이터(Data_int)를 출력하는 출력 단자를 상기 출력 단자(600)로서 공유하여 구성된다. 상기 내부 데이터(Data_int)로는 상기 반도체 장치에서 상기 외부 시스템(700)으로 출력되는 임의의 데이터를 사용할 수 있고, 반도체 메모리 장치의 경우 저장 셀 내부에 저장된 데이터를 사용할 수 있다. DRAM과 같은 반도체 메모리 장치의 경우 상기 출력 단자(600)는 데이터 입출력을 위한 데이터 패드를 사용하여 구성될 수 있다. 상기 판단 결과 출력 드라이버(510)는 상기 테스트 인에이블 신호(ten)에 응답하여 상기 내부 데이터(Data_int) 및 상기 판단 신호(res) 중 하나를 상기 출력 단자(600)로 출력한다. 이처럼 도 3에 도시된 본 발명의 다른 실시예에 따른 반도체 장치는 상기 내부 데이터(Data_int) 또는 상기 판단 신호(res)를 출력하는 데에 상기 출력 단자(600)를 공유하여 사용하고, 상기 판단 결과 출력 드라이버(510)를 통해 상기 테스트 인에이블 신호(ten)에 응답하여 상기 내부 데이터(Data_int) 및 상기 판단 신호(res) 중 하나를 상기 출력 단자(600)로 출력할 수 있다.
도 4는 도 3에 도시된 상기 판단 결과 출력 드라이버(510)의 일 실시예에 따른 회로도이다. 상기 판단 결과 출력 드라이버(510)는 상기 테스트 인에이블 신호(ten)에 응답하여 상기 판단 신호(res) 및 상기 내부 데이터(Data_int) 중 하나를 선택하여 출력 소스 신호(os)로서 출력하는 출력 선택부(511) 및 출력용 클럭 신호(CLKDO)에 응답하여 상기 출력 소스 신호(os)를 상기 출력 단자(600)로 출력하는 출력부(512)를 포함하여 구성될 수 있다. 도 4에 도시된 상기 판단 결과 출력 드라이버(510)는 DDR 구조(Double Data Rate) 출력 드라이버를 기본으로 구성되었다. 따라서 상기 출력용 클럭 신호(CLKDO)는 교대로 활성화되는 제 1 클럭(RCLKDO) 및 제 2 클럭(FCLKDO)으로 구성되고, 상기 내부 데이터(Data_int)는 상기 제 1 클럭(RCLKDO)에 대응되는 제 1 데이터(RDO) 및 상기 제 2 클럭(FCLKDO)에 대응되는 제 2 데이터(FDO)로 구성되고, 상기 출력 소스 신호(os)는 상기 제 1 클럭(RCLKDO)에 대응되는 제 1 출력 소스 신호(ros) 및 상기 제 2 클럭(FCLKDO)에 대응되는 제 2 출력 소스 신호(fos)로 구성되었다. 상기 판단 결과 출력 드라이버(510)는 상기 테스트 인에이블 신호(ten)가 비활성화 시, 에 응답하여 제 1 데이터(RDO) 및 제 2 데이터(FDO)를 출력함으로써 상기 내부 데이터(Data_in)를 출력하고, 상기 테스트 인에이블 신호(ten)가 활성화 시, 상기 판단 신호(res)를 출력하도록 구성되었다.
상기 출력 선택부(511)는 제 1 내지 제 4 패스 게이트(401, 402, 408, 409)를 포함하여 구성될 수 있다. 상기 제 1 패스 게이트(401) 및 상기 제 2 패스 게이트(402)는 직렬로 연결되어 각각 상기 제 1 데이터(RDO) 및 상기 판단 신호(res)를 입력받는다. 또한 상기 제 1 패스 게이트(401)는 상기 테스트 인에이블 신호(ten)가 로우 레벨로 비활성화되면 활성화되어 상기 제 1 데이터(RDO)를 통과시키도록 구성되었다. 또한 상기 제 2 패스 게이트(402)는 상기 테스트 인에이블 신호(ten)가 하이 레벨로 활성화되면 활성화되어 상기 판단 신호(res)를 통과시키도록 구성되었다. 상기 제 1 패스 게이트(401) 및 상기 제 2 패스 게이트(402)의 출력 단자는 서로 연결되어 상기 테스트 인에이블 신호(ten)에 응답하여 상기 제 1 데이터(RDO) 또는 상기 판단 신호(res)를 상기 제 1 출력 소스 신호(ros)로서 출력한다.
상기 출력부(512)는 제 1 내지 제 4 피모스 트랜지스터(403, 404, 410, 411), 제 1 내지 제 4 엔모스 트랜지스터(405, 406, 412, 413) 및 인버터(407)를 포함하여 구성될 수 있다. 상기 제 1 피모스 트랜지스터(403), 상기 제 2 피모스 트랜지스터(404), 상기 제 1 엔모스 트랜지스터(405) 및 상기 제 2 엔모스 트랜지스터(406)는 서로 직렬로 연결된다. 상기 제 1 피모스 트랜지스터(403) 및 상기 제 1 엔모스 트랜지스터(405)는 상기 제 1 패스 게이트(401) 및 상기 제 2 패스 게이트(402)의 공통 출력인 상기 제 1 출력 소스 신호(ros)를 입력받는다. 상기 제 2 피모스 트랜지스터(404)는 상기 제 1 클럭(RCLKDO)의 반전된 신호를 입력받고, 상기 제 2 엔모스 트랜지스터(406)는 상기 제 1 클럭(RCLKDO)을 입력받아 상기 제 2 피모스 트랜지스터(404) 및 상기 제 2 엔모스 트랜지스터(406)는 상기 제 1 클럭(RCLKDO)이 하이 레벨로 활성화되면 턴온(turn-on)된다. 상기 제 2 피모스 트랜지스터(404) 및 상기 제 1 엔모스 트랜지스터(405)의 공통 노드의 전압은 인버터(407)로 전달된다. 상기 제 2 피모스 트랜지스터(404) 및 상기 제 2 엔모스 트랜지스터(406)가 턴온되면 상기 제 1 피모스 트랜지스터(403) 및 상기 제 1 엔모스 트랜지스터(405)는 상기 테스트 인에이블 신호(ten)에 따라 입력 되는 상기 제 1 출력 소스 신호(ros)를 반전하여 상기 인버터(407)로 출력한다. 상기 인버터(407)는 입력되는 신호를 반전하여 상기 출력 단자(600)로 출력한다.
제 3 및 제 4 패스 게이트(408, 409), 제 3 및 제 4 피모스 게이트(410, 411) 및 제 3 및 제 4 엔모스 게이트(412, 413)도 상기 제 1 및 제 2 패스 게이트(401, 402), 상기 제 1 및 제 2 피모스 게이트(403, 404) 및 상기 제 1 및 제 2 엔모스 게이트(405, 406)와 동일한 구성으로 연결된다. 따라서 상세한 설명은 생략한다. 정리하면 상기 테스트 인에이블 신호(ten)가 하이 레벨로 활성화 시, 상기 패스 게이트(401, 408)는 차단되고 상기 패스 게이트(402, 409)는 열리게 되어 상기 제 1 클럭(RCLKDO)의 활성화 타이밍에 상기 판단 신호(res)가 출력되고 상기 제 1 클럭(RCLKDO)와 교대로 활성화되는 상기 제 2 클럭(FCLKDO)의 활성화 타이밍에 상기 판단 신호(res)가 출력되다. 즉, 상기 판단 결과 출력 드라이버(510)는 상기 테스트 인에이블 신호(ten)가 활성화되면 상기 판단 신호(res)를 상기 출력 단자(600)로 출력한다. 반대로 상기 테스트 인에이블 신호(ten)가 로우 레벨로 비활성화 시, 상기 패스 게이트(401, 408)는 열리고 상기 패스 게이트(402, 409)는 차단 되어 상기 제 1 클럭(RCLKDO)의 활성화 타이밍에 상기 제 1 데이터(RDO)가 출력되고 상기 제 1 클럭(RCLKDO)와 교대로 활성화되는 상기 제 2 클럭(FCLKDO)의 활성화 타이밍에 상기 제 2 데이터(FDO)가 출력되어 상기 내부 데이터(Data_int)가 출력된다. 즉, 상기 판단 결과 출력 드라이버(510)는 상기 테스트 인에이블 신호(ten)가 활성화되면 상기 내부 데이터(Data_int)를 상기 출력 단자(600)로 출력한다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 비교 전압 생성부 200: 기준 전압 생성부
300: 기준 전압 판단부 400: 입력 단자
500/510: 판단 결과 출력 드라이버 511: 출력 선택부
512: 출력부 600: 출력 단자
700: 외부 시스템 800: 입력 선택부
900: 내부 커맨드 생성부

Claims (14)

  1. 서로 다른 레벨을 갖는 복수 개의 비교 전압을 생성하는 비교 전압 생성부;
    외부 시스템으로부터 생성 코드를 수신하고, 상기 생성 코드에 따라 상기 복수 개의 비교 전압 중 하나를 선택하여 기준 전압을 생성하는 기준 전압 생성부; 및
    상기 외부 시스템으로부터 상기 생성 코드 및 예상 기준 전압을 수신하고, 상기 예상 기준 전압의 레벨이 목표 범위 안에 존재하는지를 확인하고, 확인된 결과를 상기 외부 시스템으로 출력하는 기준 전압 판단부를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 기준 전압 판단부는 상기 생성 코드에 응답하여 상기 복수 개의 비교 전압 중 두 개의 비교 전압을 선택하여 상기 목표 범위를 설정하고, 상기 예상 기준 전압의 레벨이 상기 두 개의 비교 전압 사이인지 확인하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 기준 전압 판단부가 선택하는 상기 두 개의 비교 전압은 상기 복수 개의 비교 전압 중 상기 기준 전압 생성부가 선택하는 비교 전압보다 큰 최저의 비교 전압과 상기 기준 전압 생성부가 선택하는 상기 비교 전압보다 작은 최고의 비교 전압인 반도체 장치.
  4. 제 3 항에 있어서,
    상기 기준 전압 판단부는 상기 복수 개의 비교 전압 중 상기 생성 코드에 1을 더한 값에 해당하는 하나를 선택하여 제 1 비교 전압으로서 출력하는 제 1 먹스부;
    상기 복수 개의 비교 전압 중 상기 생성코드에 1을 뺀 값에 해당하는 하나를 선택하여 제 2 비교 전압으로서 출력하는 제 2 먹스부;
    상기 제 1 비교 전압 및 상기 예상 기준 전압을 입력 받는 제 1 비교부;
    상기 제 2 비교 전압 및 상기 예상 기준 전압을 입력 받는 제 2 비교부; 및
    상기 제 1 비교기 및 상기 제 2 비교기의 출력을 입력받는 논리연산부를 포함하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 외부 시스템과 연결되어 상기 외부 시스템으로부터 상기 예상 기준 전압을 입력받기 위한 입력 단자;
    상기 외부 시스템으로의 출력 경로에 존재하는 출력 단자; 및
    상기 확인된 결과를 판단 신호로서 수신하여 상기 출력 단자로 출력하는 판단 결과 출력 드라이버를 추가로 포함하는 반도체 장치.
  6. 제 1 항에 있어서,
    커맨드용 기준 전압을 입력받는 입력 단자를 공유하여 상기 예상 기준 전압을 입력받는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 외부 시스템으로부터 입력 단자로 인가되는 상기 예상 기준 전압 또는 상기 커맨드용 기준 전압을 테스트 인에이블 신호에 따라 상기 기준 전압 판단부 또는 내부 커맨드 생성부로 공급하는 입력 선택부를 추가로 포함하는 반도체 장치.
  8. 제 1 항에 있어서,
    내부 데이터를 출력하는 출력 단자를 공유하여 상기 판단 신호를 출력하는 반도체 장치.
  9. 제 8 항에 있어서,
    테스트 인에이블 신호에 따라 상기 확인된 결과 또는 내부 데이터를 출력 단자로 출력하는 판단 결과 출력 드라이버를 추가로 포함하는 반도체 장치.
  10. a) 마스터에서 슬레이브로 생성 코드 및 예상 기준 전압을 전송하는 단계;
    b) 상기 슬레이브에서 상기 생성 코드에 따른 기준 전압을 생성하는 단계;
    c) 상기 슬레이브에서 상기 예상 기준 전압 및 상기 기준 전압을 비교하는 단계; 및
    d) 상기 슬레이브에서 상기 마스터로 비교 결과를 전송하는 단계를 포함하는 단계를 포함하는 기준 전압 확인 방법.
  11. 제 10 항에 있어서,
    상기 b) 단계는
    b-1) 복수 개의 비교 전압을 생성하는 단계; 및
    b-2) 상기 생성 코드에 따라 상기 복수 개의 비교 전압 중 하나를 선택하여 상기 기준 전압으로서 출력하는 단계를 포함하는 기준 전압 확인 방법.
  12. 제 11 항에 있어서,
    상기 c) 단계는
    c-1) 상기 슬레이브에서 상기 생성 코드에 응답하여 목표 범위를 설정하는 단계; 및
    c-2) 상기 예상 기준 전압이 상기 목표 범위 안에 존재하는지를 확인하는 단계를 포함하는 기준 전압 확인 방법.
  13. 제 12 항에 있어서,
    상기 c-1) 단계는
    상기 생성 코드에 따라 상기 복수 개의 비교 전압 중 두 개의 비교 전압을 선택하여 상기 목표 범위를 설정하는 단계를 포함하는 기준 전압 확인 방법.
  14. 제 13 항에 있어서,
    상기 두 개의 비교 전압은 상기 복수 개의 비교 전압 중 상기 기준 전압보다 큰 최저의 비교 전압과 상기 기준 전압보다 작은 최고의 비교 전압인 기준 전압 확인 방법.
KR1020100095641A 2010-09-30 2010-09-30 반도체 장치 KR20120033897A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100095641A KR20120033897A (ko) 2010-09-30 2010-09-30 반도체 장치
US12/983,090 US8680841B2 (en) 2010-09-30 2010-12-31 Reference voltage generation circuitary for semiconductor apparatus and method for checking a reference voltage

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100095641A KR20120033897A (ko) 2010-09-30 2010-09-30 반도체 장치

Publications (1)

Publication Number Publication Date
KR20120033897A true KR20120033897A (ko) 2012-04-09

Family

ID=45889249

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100095641A KR20120033897A (ko) 2010-09-30 2010-09-30 반도체 장치

Country Status (2)

Country Link
US (1) US8680841B2 (ko)
KR (1) KR20120033897A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8549371B1 (en) * 2012-09-13 2013-10-01 SK Hynix Inc. Semiconductor memory device
KR20150047290A (ko) * 2013-10-24 2015-05-04 에스케이하이닉스 주식회사 반도체 메모리 시스템 및 전압 설정 방법
KR102155048B1 (ko) * 2013-12-17 2020-09-11 에스케이하이닉스 주식회사 반도체 장치
KR102282401B1 (ko) 2015-01-02 2021-07-26 삼성전자주식회사 기준 전압 트레이닝 장치 및 방법
KR102665270B1 (ko) * 2016-11-09 2024-05-13 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266747B1 (ko) 1997-12-31 2000-09-15 윤종용 임피던스 조정 회로를 구비한 반도체 장치
KR100308186B1 (ko) 1998-09-02 2001-11-30 윤종용 반도체집적회로장치의기준전압발생회로
US6429641B1 (en) * 2000-05-26 2002-08-06 International Business Machines Corporation Power booster and current measuring unit
US7262628B2 (en) * 2004-07-02 2007-08-28 Primarion, Inc. Digital calibration with lossless current sensing in a multiphase switched power converter
KR100532426B1 (ko) 2003-03-25 2005-11-30 삼성전자주식회사 온-칩 터미네이션 저항의 미스매치를 보상할 수 있는반도체 장치
WO2005022735A1 (de) * 2003-08-27 2005-03-10 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Steuerungsvorrichtung zum steuern eines ladeschalters in einem schaltregler und verfahren zum steuern eines ladeschalters
US7456621B2 (en) * 2005-05-06 2008-11-25 Silicon Laboratories Inc. Digital controller based power factor correction circuit
US7423445B2 (en) 2006-07-17 2008-09-09 Qimonda North America Corp. Method and system for trimming voltage or current references
JP5186148B2 (ja) * 2006-10-02 2013-04-17 株式会社日立製作所 ディジタル制御スイッチング電源装置
KR100885489B1 (ko) 2007-03-05 2009-02-24 주식회사 하이닉스반도체 반도체장치의 내부전압 생성회로 및 그 내부전압 생성방법.
KR100897255B1 (ko) 2007-04-12 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법

Also Published As

Publication number Publication date
US20120081100A1 (en) 2012-04-05
US8680841B2 (en) 2014-03-25

Similar Documents

Publication Publication Date Title
KR100680441B1 (ko) 안정적인 승압 전압을 발생하는 승압 전압 발생기
US8509010B2 (en) Input/output circuit and method of semiconductor apparatus and system with the same
US7679415B2 (en) Sense amplifier control circuit
KR20120033897A (ko) 반도체 장치
US20090174425A1 (en) Test circuit for a semiconductor integrated circuit
US8854912B2 (en) Semiconductor module including module control circuit and method for controlling the same
US10566074B2 (en) Test mode control circuit
US7480196B2 (en) Semiconductor device generating a test voltage for a wafer burn-in test and method thereof
US9853641B2 (en) Internal voltage generation circuit
CN213583123U (zh) 比较电路与存储芯片
US8283804B2 (en) Semiconductor IC device having power-sharing and method of power-sharing thereof
US10109338B2 (en) Semiconductor devices and semiconductor systems generating internal address
US9583214B2 (en) Semiconductor circuit and leakage current test system
US9224443B2 (en) Semiconductor devices and electronic systems including the same
CN114639422B (zh) 比较电路与存储芯片
US9240246B2 (en) Semiconductor device having fuse circuit
KR20080066219A (ko) 반도체 메모리장치의 테스트 모드 셋팅 방법 및 회로
US8873319B2 (en) Address output circuit and semiconductor memory device
US7671668B2 (en) Core voltage generation circuit
US6201748B1 (en) Semiconductor memory device having test mode
US20070070672A1 (en) Semiconductor device and driving method thereof
JP2015001988A (ja) 半導体装置
KR20120003094A (ko) 반도체 장치의 테스트 제어 회로
KR20080051842A (ko) 멀티 비트 병렬 테스트 회로
KR20100073622A (ko) 반도체 메모리 장치의 리던던시 어드레스 판별 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee