KR100266747B1 - 임피던스 조정 회로를 구비한 반도체 장치 - Google Patents

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Abstract

본 발명의 반도체 장치는 복수 개의 신호선들로 구성되는 버스와 연결되어 사용되며, 상기 신호선들 각각의 임피던스에 대응하는 별도의 저항과 연결되는 제 1의 패드와; 상기 신호선들에 각각 연결되는 제 2의 복수 개의 패드들과; 소정의 기준 전압 레벨을 발생하는 기준 전압 레벨 발생기와; 코드 신호에 응답해서 상기 제 1의 패드로 가변 가능한 양의 전류를 공급하는 전류원과; 상기 제 1의 패드 상의 전압과 상기 기준 전압을 비교해서 상기 두 전압들이 서로 상이할 때 제어 신호를 발생하는 비교기와; 상기 제어 신호에 응답해서 상기 코드 신호를 발생하는 코드 발생기 및; 상기 코드 신호에 응답해서 상기 제 2의 패드들과 연결된 상기 신호선들 상에 데이터 신호들을 구동하는 데이터 구동부를 포함한다.

Description

임피던스 조정 회로를 구비한 반도체 장치(SEMICONDUCTOR DEVICE HAVING AUTOMATICALLY IMPEDANCE ADJUSTING CIRCUIT)
본 발명은 반도체 장치에 관한 것으로서, 구체적으로 버스의 신호선들 각각의 임피던스와 데이터 구동기의 임피던스를 자동적으로 내부적으로 조정하는 임피던스 조정 회로를 구비한 반도체 장치에 관한 것이다.
반도체 장치 특히, 반도체 메모리 장치가 점차적으로 초고속 동기형 장치로 구현됨에 따라 신호 전달시 반사 (reflection)에 의한 에러 비율이 증가하고 있다. 그러므로, 반도체 메모리 장치에 포함된 인터페이스 회로 (interface circuit) (예컨대, 데이터 구동 회로)의 임피던스와 버스의 신호선들 각각의 임피던스를 일치시켜 고주파 신호 전달시 반사로 인한 에러를 방지해야 한다. 고주파 신호 전달시 반사를 줄이기 위한 최선의 방법은 상기 인터페이스 회로의 임피던스와 상기 버스의 신호선들의 임피던스를 정합(matching)하는 것이다.
프린트 배선 기판 (printed circuit board : 이하 PCB라 칭함)를 설계하는 사용자들은 반도체 장치 및 반도체 메모리 장치에 연결되는 버스의 신호선들 각각의 임피던스에 대응하는 별도의 저항 (a discrete resistor) (또는, 외부 저항)을 상기 장치들 각각에 별도로 제공한다. 각 장치는 상기 별도의 저항의 값에 따라 상기 각 장치의 인터페이스 회로 (예컨대, 데이터 구동 회로)의 임피던스를 버스의 신호선들의 임피던스에 일치하게 자동적으로 조정한다. 그러한 기능을 수행하는 임피던스 조정 회로 (impedance adjusting circuit) (도 3 참조)가 초고속 동기형 장치들에 제공된다.
도 1은 모오스 트랜지스터의 VDS-IDS관계를 보여주는 도면이다. 그리고 도 2는 버스의 신호선 임피던스에 대응하는 저항 값이 변화될 때 모오스 트랜지스터의 동작점 변화를 보여주는 도면이다.
사용자들은 버스의 신호선들 각각의 임피던스와 대응하는 데이터 구동 회로들 각각의 임피던스가 일치하는지 여부를 측정한다. 즉, 사용자들의 측정 조건 하에서 상기 각 데이터 구동 회로의 임피던스가 측정된다. 상기 측정 조건의 일예로, VDDQ/2일 때 데이터 구동 회로의 임피던스가 측정된다. 이때, 데이터 구동 회로를 구성하는 모오스 트랜지스터의 온-저항값 (on-resistance)은, 도 1에 도시된 바와 같이, VDDQ/2의 동작점에서 결정된다. 여기서, 상기 VDDQ/2는 데이터 구동 회로의 전원이다.
상기 임피던스 조정 회로는 모오스 트랜지스터들로 구성된 트랜지스터 어레이 (transistor array)를 이용해서 데이터 구동 회로의 임피던스를 조정하게 된다. 그러나, 상기 임피던스 조정 회로에 연결되는 별도의 저항의 값이 변화될 때, 상기 트랜지스터 어레이의 모오스 트랜지스터들의 동작점 (operating point)은 점 b (VDDQ/2)에서 점 a 또는 점 c로 변화된다. 이 경우, 측정되는 데이터 구동 회로의 임피던스는 측정 조건 (VDDQ/2) 하에서 결정되는 반면에, 상기 트랜지스터 어레이의 임피던스는 상기 데이터 구동 회로의 임피던스 측정 조건 (VDDQ/2)과 다른 조건 (a 또는 c 점)에서 결정된다.
그러므로, 임피던스 조정 회로에 의해서 결정되는 데이터 구동 회로의 임피던스가 원하는 버스의 신호선 임피던스 (signal line impedance)와 정확히 일치하지 않는 문제점이 유발될 수 있다. 결과적으로, 임피던스 부정합에 따른 신호 전달시 반사가 증가될 수 있다.
따라서 본 발명의 목적은 데이터 구동 회로의 임피던스와 버스의 신호선 임피던스를 정확히 일치시킬 수 있는 임피던스 조정 회로를 구비한 반도체 장치를 제공하는 것이다.
도 1은 모오스 트랜지스터의 VDS-IDS관계를 보여주는 도면;
도 2는 버스의 신호선 임피던스에 대응하는 저항 (RZQ)이 변화될 때 모오스 트랜지스터의 동작점 변화를 보여주는 도면;
도 3은 본 발명에 따른 임피던스 조정 회로를 구비한 반도체 장치의 구성을 보여주는 블록도;
도 4는 도 3의 데이터 구동기를 보여주는 회로도; 그리고
도 5는 본 발명에 따른 별도의 저항 값이 가변될 때 ZQ 패드 전압의 변화를 보여주는 도면이다.
*도면의 주요 부분에 대한 부호 설명
100 : 반도체 장치 101 : 데이터 구동기
102 : 임피던스 조정 회로 106 : 기준 전압 레벨 발생기
109 : 전류원 111 : 비교기
112 : 코드 발생기
(구성)
상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 복수 개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서: 상기 신호선들 각각의 임피던스에 대응하는 별도의 저항과 연결되는 제 1의 패드와; 상기 신호선들에 각각 연결되는 제 2의 복수 개의 패드들과; 소정의 기준 전압 레벨을 발생하는 기준 전압 레벨 발생기와; 코드 신호에 응답해서 상기 제 1의 패드로 가변 가능한 양의 전류를 공급하는 전류원과; 상기 제 1의 패드 상의 전압과 상기 기준 전압을 비교해서 상기 두 전압들이 서로 상이할 때 제어 신호를 발생하는 비교기와; 상기 제어 신호에 응답해서 상기 코드 신호를 발생하는 코드 발생기 및; 상기 코드 신호에 응답해서 상기 제 2의 패드들과 연결된 상기 신호선들 상에 데이터 신호들을 구동하는 데이터 구동부를 포함하되, 상기 코드 신호에 의해 상기 데이터 구동부의 임피던스가 상기 신호선들의 임피던스와 동일하게 되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 코드 발생기는 업다운 카운터를 포함하며, 상기 업다운 카운터는 적어도 2 개의 2진 논리값들의 상기 코드 신호를 발생하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 기준 전압 레벨 발생기는, 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전압을 받아들이기 위한 제 2 전원 단자와; 상기 기준 전압을 출력하기 위한 출력 단자와; 상기 출력 단자와 상기 제 2 전원 단자 사이에 병렬로 연결되는 그리고 상기 2진 논리값들에 각각 제어되는 제 1의 모오스 트랜지스터들을 구비한 제 1의 트랜지스터 어레이와; 상기 2진 논리값들을 각각 반전시키는 인버터들 및; 상기 제 1 전원 단자와 상기 출력 단자 사이에 병렬로 연결되는 그리고 상기 인버터들의 출력들에 각각 제어되는 제 2의 모오스 트랜지스터들을 구비한 제 2의 트랜지스터 어레이를 포함하는 것을 특징으로 한다.
이 실시예에 있어서, 상기 제 1의 모오스 트랜지스터들은 NMOS 트랜지스터들로 구성되고, 상기 제 2의 모오스 트랜지스터들은 PMOS 트랜지스터들로 구성되는 것을 특징으로 한다.
이 실시예에 있어서, 상기 NMOS 트랜지스터들과 상기 PMOS 트랜지스터들의 비는 1 : 1이며, 상기 NMOS 트랜지스터들과 대응하는 상기 PMOS 트랜지스터들의 온-저항값은 동일한 것을 특징으로 한다.
이 실시예에 있어서, 상기 NMOS 트랜지스터들의 폭들(widths)은 서로 상이하고 그리고 상기 PMOS 트랜지스터들의 폭들은 서로 상이한 것을 특징으로 한다.
이 실시예에 있어서, 상기 전류원은 상기 제 1의 전원 단자와 상기 제 1의 패드 사이에 병렬로 연결되는 그리고 상기 인버터들의 출력에 각각 제어되는 PMOS 트랜지스터들을 포함하되, 상기 트랜지스터들의 폭들은 서로 상이한 것을 특징으로 한다.
이 실시예에 있어서, 상기 데이터 구동부는 상기 제 2의 패드들에 각각 연결되는 복수 개의 구동 회로들을 포함하되, 상기 구동 회로들 각각은 대응하는 상기 제 2의 패드들에 병렬 연결되는 그리고 상기 코드 신호의 논리값들에 제어되는 구동기들을 구성되는 것을 특징으로 한다.
본 발명의 다른 특징에 의하면, 복수 개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서: 상기 신호선들 각각의 임피던스에 대응하는 별도의 저항과 연결되는 제 1의 패드와; 상기 신호선들에 각각 연결되는 제 2의 복수 개의 패드들과; 코드 신호에 응답해서 상기 제 2의 패드들과 연결된 상기 신호선들 상에 데이터 신호들을 구동하되, 상기 코드 신호에 의해 상기 신호선들의 임피던스와 동일하게 조정되는 데이터 구동부 및; 상기 제 1의 패드에 연결되며, 상기 별도의 저항의 값에 따라 상기 데이터 구동부의 임피던스를 조정하기 위한 상기 코드 신호를 출력하는 임피던스 조정 회로를 포함하되, 상기 임피던스 조정 회로는, a) 소정의 기준 전압 레벨을 발생하는 기준 전압 레벨 발생기와; b) 코드 신호에 응답해서 상기 제 1의 패드로 가변 가능한 양의 전류를 공급하는 전류원과; c) 상기 제 1의 패드 상의 전압과 상기 기준 전압을 비교해서 상기 두 전압들이 서로 상이할 때 제어 신호를 발생하는 비교기 및; d) 상기 제어 신호에 응답해서 상기 코드 신호를 발생하는 코드 발생기로 구성되는 것을 특징으로 한다.
(작용)
이와같은 장치에 의해서, 임피던스 조정 회로의 모오스 트랜지스터들의 임피던스가 데이터 구동 회로의 측정 조건과 동일한 조건하에서 결정된다.
(실시예)
이하 본 발명의 실시예에 따른 참조도면 도 3 내지 도 5에 의거하여 상세히 설명한다.
다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 특정한 상세들이 예를들어 한정되고 자세하게 설명된다. 그러나, 당해 기술분야에 통상의 지식을 가진 자들에게 있어서는 본 발명이 이러한 상세한 항목들이 없이도 상기한 설명에 의해서만 실시될 수 있을 것이다.
도 3은 본 발명에 따른 임피던스 조정 회로를 구비한 반도체 장치의 구성을 보여주는 블록도이다. 그리고, 도 4는 가변 가능한 임피던스를 갖는 데이터 구동기를 보여주는 회로도이다.
도 3을 참조하면, 본 발명에 따른 반도체 장치 특히, 고속 동기형 반도체 메모리 장치 (100)는 데이터 구동기 (data driver) (101) 및 임피던스 조정 회로 (impedance adjusting circuit) (102)를 포함한다. 상기 데이터 구동기 (101)은 입출력 패드 (103)에 연결되어 있고, 상기 임피던스 조정 회로 (102)는 ZQ 패드 (104)에 연결되어 있다. 상기 ZQ 패드 (104)에는 별도의 저항 (a discrete resistor) (RZQ)이 연결되어 있다. 상기 별도의 저항 (RZQ)는 버스의 신호선들 각각의 임피던스에 대응하는 저항값을 갖는다.
상기 별도의 저항 (105)의 값은, 사용자에 의해서 제공되는 것으로서, 통상적으로 상기 데이터 구동기 (101)의 임피던스의 5배로 설정된다. 예컨대, 신호선 임피던스가 50Ω이면 상기 별도의 저항 (RZQ)의 값은 250Ω으로 설정되고, 상기 신호선 임피던스가 35Ω이면 상기 별도의 저항 (RZQ)의 값은 175Ω으로 설정된다.
상기 데이터 구동기 (101)는 입출력 패드 (103)을 통해서 연결되는 버스의 신호선 (105)을, 도면에는 도시되지 않았지만, 메모리 셀 어레이의 선택된 셀로부터 감지 증폭된 데이터 (DOU/DOD)로 구동한다. 이때, 상기 데이터 구동기 (101)의 임피던스가 상기 버스의 신호선 (105)의 임피던스와 정합되지 않은 경우, 데이터 구동시 반사로 인한 에러가 유발될 수 있다. 그리고, 상기 데이터 구동기 (101)의 임피던스는 사용자에 의해서 측정 조건 (예컨대, 데이터 구동기에 공급되는 전원의 절반에 해당하는 레벨) 하에서 측정된다. 이때, 상기 데이터 구동기 (101)을 구성하는 모오스 트랜지스터들의 온-저항값은, 도 1에 도시된 바와같이, 점 b (VDDQ/2)에서 결정된다. 상기 전압 (VDDQ)는 상기 데이터 구동기 (101)에 제공되는 전원 (power)이다.
도 4을 참조하면, 데이터 구동기 (101)는 입출력 패드 (103)에 상호 병렬 연결된 3 개의 구동기들 (101a), (101b) 및 (101c)을 포함한다. 상기 구동기 (101a)는 2 개의 낸드 게이트들 (2) 및 (8), 2 개의 인버터들 (4) 및 (10), 그리고 2 개의 NMOS 트랜지스터들 (6) 및 (12)로 구성되어 있다. 나머지 구동기들 (101b) 및 (101c) 역시 상기 구동기 (101a)와 동일한 구성을 가지며, 동일한 참조 번호를 병기한다.
상기 인버터들 (4) 및 (10)은 대응하는 낸드 게이트들 (2) 및 (8)의 출력단자들에 각각 연결되어 있다. 상기 낸드 게이트들은 두 개의 입력단자들을 가지며, 하나의 입력 단자들은 라인 (110a)에 공통으로 연결되어 있다. 상기 낸드 게이트들의 다른 입력 단자들은 신호들 (DOU) 및 (DOD)을 각각 제공받는다. 상기 신호들 (DOU) 및 (DOD)는, 앞서 설명된 바와 같이, 메모리 셀 어레이의 선택된 셀에서 감지 증폭된 데이터로서, 최종단의 감지 증폭 회로 (미도시된)로부터 제공된다. 상기 신호들 (DOU) 및 (DOD)은 상보적인 신호들이다. 상기 NMOS 트랜지스터들 (6) 및 (12)의 전류 통로들은 전원 (VDDQ)과 접지 (VSSQ) 사이에 직렬로 순차적으로 형성되고, 상기 트랜지스터들 (6) 및 (12)의 게이트들은 대응하는 인버터들 (4) 및 (10)에 각각 연결되어 있다. 게다가, 상기 트랜지스터들 (6) 및 (12)의 전류 통로들의 일단들은 상기 입출력 패드 (103)에 공통으로 연결되어 있다.
상기 구동기 (101a), (101b) 및 (101c)는 상기 라인들 (110a)-(110c) 상의 전압 레벨 조합에 따라 선택되고, 그에 따라 데이터 구동기 (101)의 임피던스가 결정된다. 예컨대, 상기 라인들 (110a)-(110c)의 전압 레벨 조합이 "100"이면, 구동기 (101a)만이 선택되어 데이터 구동기 (101)의 임피던스가 단지 상기 선택된 구동기 (101a)에 의해서 결정된다.
다시 도 3을 참조하면, 상기 임피던스 조정 회로 (102)는 ZQ 패드 (104)에 연결되어 있다. 상기 임피던스 조정 회로 (102)는 상기 패드 (104)에 연결된 별도의 저항 (RZQ)의 값이 변함에 따라 라인들 (110a)-(110c) 상의 전압 레벨이 다르게 설정된다. 아울러, 데이터 구동기 (101)의 임피던스 역시 재조정된다. 상기 임피던스 조정 회로 (102)는 기준 전압 레벨 발생기 (reference voltage level generator) (106), 전류원 (current source) (109), 비교기 (comparator) (111) 및 코드 발생기 (code generator) (112)을 포함한다.
상기 기준 전압 레벨 발생기 (106)는 라인들 (110a)-(110c) 상의 전압 레벨 조합에 관계없이 항상 데이터 구동기의 임피던스 측정 레벨 (예컨대, VDDQ/2)을 갖는 기준 전압 (Vref)을 발생한다. 상기 기준 전압 레벨 발생기 (106)는 제 1 및 제 2의 트랜지스터 어레이들 (107) 및 (108)과 3 개의 인버터들 (19), (20), 그리고 (21)을 포함한다.
본 실시예에서, 상기 제 1의 트랜지스터 어레이 (107)은 3 개의 PMOS 트랜지스터들 (13), (14) 및 (15)로 구성되며, 상기 트랜지스터들 (13), (14) 및 (15)의 전류 통로들은 전원 (VDDQ)과 기준 전압 (Vref)을 출력하기 위한 노드 (25) 사이에 병렬로 형성되어 있다. 상기 트랜지스터들 (13), (14) 및 (15)의 게이트들은 라인 (110a'), (110b) 및 (110c')에 즉, 대응하는 인버터들 (19), (20), 그리고 (21)을 통해서 라인들 (110a), (110b), 그리고 (110c)에 각각 연결되어 있다. 상기 트랜지스터들 (13), (14) 및 (15)은 다른 폭을 갖는다. 상기 트랜지스터들 (13), (14), 그리고 (15)의 폭들은 2진 관계 (a binary relationship)에 의해 결정된다. 이것은 도 3에서 1X, 2X, 그리고 4X의 명칭들로 표기되어 있다. 기호 X는 배수 (times)을 의미한다. 예컨대, 트랜지스터 (14)의 폭은 트랜지스터 (13)의 2 배의 폭이고, 트랜지스터 (15)의 폭은 트랜지스터 (13)의 4 배의 폭이다.
상기 제 2의 트랜지스터 어레이 (108)은 3 개의 NMOS 트랜지스터들 (16), (17) 및 (18)로 구성되며, 상기 트랜지스터들 (16), (17) 및 (18)의 전류 통로들은 상기 노드 (25)와 접지 (VSSQ) 사이에 병렬로 형성되어 있다. 상기 트랜지스터들 (16), (17) 및 (18)의 게이트들은 대응하는 상기 라인들 (110a), (110b) 및 (110c)에 각각 연결되어 있다. 상기 트랜지스터들 (16), (17), 그리고 (18)은 다른 폭을 갖는다. 동일한 폭을 갖는 한쌍의 PMOS 및 NMOS 트랜지스터들 (13) 및 (16), (14) 및 (17) 그리고 (15) 및 (18) 각각은 라인들 (110a)-(110c)의 전압 레벨 조합에 따라 선택된다. 하지만, 한쌍의 PMOS 및 NMOS 트랜지스터들의 폭이 동일하기 때문에, 상기 라인들 (110a)-(110c)의 전압 레벨 조합에 관계없이 노드 (25)는 항상 VDDQ/2로 설정된다. 즉, 기준 전압 레벨 발생기 (106)는 상기 라인들 (110a)-(110c)의 전압 레벨 조합에 관계없이 항상 VDDQ/2의 레벨을 갖는 기준 전압 (Vref)을 발생한다.
상기 전류원 (109)은 ZQ 패드 (104)을 통해서 별도의 저항 (RZQ)에 연결되어 있다. 상기 전류원 (109)은 상기 라인들 (110a'), (110b') 및 (110c')의 전압 레벨 조합에 따라 상기 패드 (104)로 가변 가능한 양의 전류를 공급한다. 상기 전류원 (109)은, 본 실시예에서, 상호 병렬 연결된 3 개의 PMOS 트랜지스터들 (22), (23) 및 (24)을 포함한다. 상기 트랜지스터들 (22), (23) 및 (24)의 전류 통로들은 전원 (VDDQ)과 ZQ 패드 (104) 사이에 병렬로 형성되고, 게이트들은 라인들 (110a'), (110b') 및 (110c')에 각각 연결되어 있다. 상기 라인들 (110a'), (110b') 및 (110c')의 전압 레벨은 라인들 (110a), (110b) 및 (110c)의 반전된 레벨이다.
상기 비교기 (111)은 상기 기준 전압 (Vref)과 상기 ZQ 패드 (104)에 유기되는 전압 (VZQ)을 받아들인다. 상기 비교기 (111)는 상기 두 전압들 (Vref) 및 (VZQ)을 비교해서 상기 두 전압들 (Vref) 및 (VZQ)이 상이할 때 제어 신호 (U/DCTL)를 발생한다. 상기 코드 발생기 (112)는 상기 제어 신호 (U/DCTL)에 응답해서 라인들 (110a), (110b) 및 (110c) 상으로 2진 논리 값들 (binary logic values)의 코드를 발생한다. 상기 코드 발생기 (112)는, 본 실시예에서, 업/다운 카운트 (up/down counter)을 포함한다.
예컨대, 상기 전압 (VZQ)의 레벨이 상기 기준 전압 (Vref)의 레벨보다 낮을 때, 상기 제어 신호 (U/DCTL)은 업/다운 카운터가 카운트업하는 방향으로 동작하게 하이 레벨 (또는 로우 레벨)을 갖는다. 반면에, 상기 전압 (VZQ)의 레벨이 상기 기준 전압 (Vref)의 레벨보다 낮을 때, 상기 제어 신호 (U/DCTL)은 업/다운 카운터가 카운트다운하는 방향으로 동작하게 로우 레벨 (또는, 하이 레벨)을 갖는다.
앞서 설명된 바와 같이, 라인들 (110a)-(110c)의 전압 레벨 조합은 상기 두 전압들이 상이할 때 업/다운 카운터에 의해서 변화되고, 상기 두 전압들이 일치할 때 상기 업/다운 카운터의 출력으로 고정된다. 이때, 상기 고정된 업/다운 카운터의 출력들에 의해 데이터 구동기 (101)의 임피던스가 대응하는 버스의 신호선 임피던스와 동일하게 결정된다.
도 5는 본 발명에 따른 별도의 저항 값이 가변될 때 ZQ 패드 전압의 변화를 보여주는 도면이다. 이하, 본 발명의 동작이 도 3 내지 도 5을 참조하여서 설명된다.
도 3에서, 버스의 신호선 임피던스에 대응하는 저항 (RZQ)의 값이 변화되면 즉, 버스의 신호선 임피던스가 변화되면 ZQ 패드 (104)에 유기되는 전압 (VZQ) 역시 변화된다. 이때, 상기 변화된 전압 (VZQ)이 데이터 구동기의 임피던스 측정 레벨 (예컨대, VDDQ/2)에 비해서 낮아진다 (예컨대, 저항값이 작아진다)고 가정하자. 이 경우, 비교기 (111)는 기준 전압 (Vref)과 상기 ZQ 패드의 전압을 비교해서 하이 레벨의 제어 신호 (U/DCTL)을 발생한다. 코드 발생기 (112) 즉, 업/다운 카운터는 상기 제어 신호 (U/DCTL)에 응답해서 카운트-업 동작을 수행하고, 그 결과에 따른 코드 (예컨대, 3개의 2진 논리 값들)을 라인들 (110a), (110b) 및 (110c) 상으로 출력한다.
상기 라인들 (110a), (110b) 및 (110c)의 전압 레벨 조합 즉, 코드에 따라 데이터 구동기 (101)의 임피던스는 이전의 임피던스에 비해서 작아지고, 기준 전압 레벨 발생기 (106)의 트랜지스터 어레이들 (107) 및 (108)의 임피던스 역시 작아진다. 이때, 이전에 비해서 더 많은 쌍의 PMOS 및 NMOS 트랜지스터들이 도전되기 때문에 상기 기준 전압 레벨 발생기 (106)의 임피던스는 작아지는 반면에, 그것으로부터 발생되는 기준 전압 (Vref)은 데이터 구동기의 임피던스 측정 전압과 동일한 레벨을 갖는다. 상기 라인들 (110a)-(110c) 상의 변화된 코드에 따라 전류원 (109)의 PMOS 트랜지스터들 역시 이전에 비해서 더 많이 도전된다. 그리고, ZQ 패드 (104)에 유기되는 전압 (VZQ)은 승압된다. 앞서 설명된 일련의 동작이 반복됨에 따라 상기 ZQ 패드 (104)의 전압 (VZQ)은 데이터 구동기 (101)의 임피던스 측정 전압과 동일한 레벨로 변화된다.
역으로, 버스의 신호선 임피던스에 대응하는 저항 (RZQ)의 값이 변화되어서, 상기 ZQ 패드 (104)에 유기되는 전압 (VZQ)이 사용자의 임피던스 측정 레벨 (예컨대, VDDQ/2)에 비해서 높아진다 (예컨대, 저항값이 커진다)고 가정하자. 이 경우, 상기 변화된 전압 (VZQ)은 앞서 설명된 일련의 과정으로 통해서 데이터 구동기 (101)의 임피던스 측정 전압으로 변화된다.
ZQ 패드 (104)에 연결된 저항 (RZQ)의 값이 변화되더라도 종래와 달리 본 발명의 임피던스 조정 회로 (102)을 구성하는 모오스 트랜지스터들의 온-저항값은 사용자의 임피던스 측정 레벨 (예컨대, VDDQ/2)과 동일한 조건에서 결정된다. 즉, 도 1에서 알 수 있듯이, 데이터 구동기 (101) 및 임피던스 조정 회로 (102)를 구성하는 모오스 트랜지스터들의 온-저항값은 상기 데이터 구동기 (101)의 임피던스 측정 전압 (VDDQ/2) 하에서 결정된다.
즉, 종래의 경우 임피던스 조정 회로 (102)을 구성하는 모오스 트랜지스터들의 온-저항값이 결정되는 동작점은 저항 (RZQ)의 값이 변화되면 가변된다. 예컨대, 도 1의 점 (b)에서 점 (c) 또는 점 (a)로 변화된다. 이에 따라, 임피던스 조정 회로 (102) 및 데이터 구동기 (101)의 모오스 트랜지스터들의 온-저항값이 서로 다른 조건에서 결정된다. 하지만, 본 발명의 경우 임피던스 조정 회로 (102) 및 데이터 구동기 (101)의 모오스 트랜지스터들의 온-저항값은 동일한 조건 즉, 데이터 구동기 (101)의 임피던스 측정 전압 (VDDQ/2) 하에서 결정된다. 코드 발생기 (112)로부터 발생되는 코드 생성 조건과 데이터 구동기 (101)의 임피던스 측정 조건 (VDDQ/2)을 동일하게 하여 데이터 구동기 (101)의 임피던스를 버스의 신호선 임피던스와 정확히 일치시킬 수 있다. 즉, 데이터 구동기 (101)의 임피던스와 버스의 신호선 임피던스의 오차를 최소화할 수 있다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다.
상기한 바와같이, 임피던스 조정 회로에 의해서 결정되는 데이터 구동 회로의 임피던스를 버스의 신호선 임피던스와 정확히 일치시킴으로써 임피던스 부정합에 따른 신호 전달시 반사를 줄일 수 있다.

Claims (9)

  1. 복수 개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서:
    상기 신호선들 각각의 임피던스에 대응하는 별도의 저항과 연결되는 제 1의 패드와;
    상기 신호선들에 각각 연결되는 제 2의 복수 개의 패드들과;
    소정의 기준 전압 레벨을 발생하는 기준 전압 레벨 발생기와;
    코드 신호에 응답해서 상기 제 1의 패드로 가변 가능한 양의 전류를 공급하는 전류원과;
    상기 제 1의 패드 상의 전압과 상기 기준 전압을 비교해서 상기 두 전압들이 서로 상이할 때 제어 신호를 발생하는 비교기와;
    상기 제어 신호에 응답해서 상기 코드 신호를 발생하는 코드 발생기 및;
    상기 코드 신호에 응답해서 상기 제 2의 패드들과 연결된 상기 신호선들 상에 데이터 신호들을 구동하는 데이터 구동부를 포함하되,
    상기 코드 신호에 의해 상기 데이터 구동부의 임피던스가 상기 신호선들의 임피던스와 동일하게 되는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 코드 발생기는 업다운 카운터를 포함하며, 상기 업다운 카운터는 적어도 2 개의 2진 논리값들의 상기 코드 신호를 발생하는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 기준 전압 레벨 발생기는, 전원 전압을 받아들이기 위한 제 1 전원 단자와; 접지 전압을 받아들이기 위한 제 2 전원 단자와; 상기 기준 전압을 출력하기 위한 출력 단자와; 상기 출력 단자와 상기 제 2 전원 단자 사이에 병렬로 연결되는 그리고 상기 2진 논리값들에 각각 제어되는 제 1의 모오스 트랜지스터들을 구비한 제 1의 트랜지스터 어레이와; 상기 2진 논리값들을 각각 반전시키는 인버터들 및; 상기 제 1 전원 단자와 상기 출력 단자 사이에 병렬로 연결되는 그리고 상기 인버터들의 출력들에 각각 제어되는 제 2의 모오스 트랜지스터들을 구비한 제 2의 트랜지스터 어레이를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1의 모오스 트랜지스터들은 NMOS 트랜지스터들로 구성되고, 상기 제 2의 모오스 트랜지스터들은 PMOS 트랜지스터들로 구성되는 것을 특징으로 하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 NMOS 트랜지스터들과 상기 PMOS 트랜지스터들의 비는 1 : 1이며, 상기 NMOS 트랜지스터들과 대응하는 상기 PMOS 트랜지스터들의 온-저항값은 동일한 것을 특징으로 하는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 NMOS 트랜지스터들의 폭들(widths)은 서로 상이하고 그리고 상기 PMOS 트랜지스터들의 폭들은 서로 상이한 것을 특징으로 하는 반도체 장치.
  7. 제 3 항에 있어서,
    상기 전류원은 상기 제 1의 전원 단자와 상기 제 1의 패드 사이에 병렬로 연결되는 그리고 상기 인버터들의 출력에 각각 제어되는 PMOS 트랜지스터들을 포함하되, 상기 트랜지스터들의 폭들은 서로 상이한 것을 특징으로 하는 반도체 장치.
  8. 제 2 항에 있어서,
    상기 데이터 구동부는 상기 제 2의 패드들에 각각 연결되는 복수 개의 구동 회로들을 포함하되, 상기 구동 회로들 각각은 대응하는 상기 제 2의 패드들에 병렬 연결되는 그리고 상기 코드 신호의 논리값들에 제어되는 구동기들을 구성되는 것을 특징으로 하는 반도체 장치.
  9. 복수 개의 신호선들로 구성되는 버스와 연결되어 사용되는 반도체 장치에 있어서:
    상기 신호선들 각각의 임피던스에 대응하는 별도의 저항과 연결되는 제 1의 패드와;
    상기 신호선들에 각각 연결되는 제 2의 복수 개의 패드들과;
    코드 신호에 응답해서 상기 제 2의 패드들과 연결된 상기 신호선들 상에 데이터 신호들을 구동하되, 상기 코드 신호에 의해 상기 신호선들의 임피던스와 동일하게 조정되는 데이터 구동부 및;
    상기 제 1의 패드에 연결되며, 상기 별도의 저항의 값에 따라 상기 데이터 구동부의 임피던스를 조정하기 위한 상기 코드 신호를 출력하는 임피던스 조정 회로를 포함하되,
    상기 임피던스 조정 회로는, a) 소정의 기준 전압 레벨을 발생하는 기준 전압 레벨 발생기와; b) 코드 신호에 응답해서 상기 제 1의 패드로 가변 가능한 양의 전류를 공급하는 전류원과; c) 상기 제 1의 패드 상의 전압과 상기 기준 전압을 비교해서 상기 두 전압들이 서로 상이할 때 제어 신호를 발생하는 비교기 및; d) 상기 제어 신호에 응답해서 상기 코드 신호를 발생하는 코드 발생기로 구성되는 것을 특징으로 하는 반도체 장치.
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