KR100866928B1 - 적은 전류를 소모하는 온 다이 터미네이션 장치. - Google Patents

적은 전류를 소모하는 온 다이 터미네이션 장치. Download PDF

Info

Publication number
KR100866928B1
KR100866928B1 KR1020060106129A KR20060106129A KR100866928B1 KR 100866928 B1 KR100866928 B1 KR 100866928B1 KR 1020060106129 A KR1020060106129 A KR 1020060106129A KR 20060106129 A KR20060106129 A KR 20060106129A KR 100866928 B1 KR100866928 B1 KR 100866928B1
Authority
KR
South Korea
Prior art keywords
pull
node
reference voltage
voltage
driving resistor
Prior art date
Application number
KR1020060106129A
Other languages
English (en)
Other versions
KR20080038773A (ko
Inventor
김기호
정춘석
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020060106129A priority Critical patent/KR100866928B1/ko
Priority to US11/819,793 priority patent/US20080100333A1/en
Publication of KR20080038773A publication Critical patent/KR20080038773A/ko
Application granted granted Critical
Publication of KR100866928B1 publication Critical patent/KR100866928B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0005—Modifications of input or output impedance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 캘리브래이션 과정에서 적은 전류를 소모하는 온 다이 터미네이션 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기준전압을 출력하는 기준전압 발생기; 제1노드의 전압과 상기 기준전압을 비교하여 풀업 캘리브래이션 코드를, 제2노드의 전압과 상기 기준전압을 비교하여 풀다운 캘리브래이션 코드를 생성하는 코드 생성부; 상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제1노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제1풀업구동 저항부; 상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제2풀업구동 저항부; 및 상기 풀다운 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀다운 구동하며, 상기 기준저항과 동일한 값으로 캘리브래이션되는 풀다운구동 저항부를 포함하며, 상기 제1풀업구동 저항부와 상기 제2풀업구동 저항부의 병렬저항들은, 상기 풀다운구동 저항부의 병렬저항들보다 큰 값을 가지는 것을 특징으로 한다.
온 다이 터미네이션, ZQ 캘리브래이션, 테스트

Description

적은 전류를 소모하는 온 다이 터미네이션 장치.{On Die Termination Device that consumes low current}
도 1은 종래의 온 다이 터미네이션 장치의 구성도
도 2는 기준전압 발생기(103)의 상세 도면
도 3은 풀업 및 풀다운 캘리브래이션의 결과로 제1노드와 제2노드의 전압이 변해가는 과정을 나타낸 그래프
도 4는 본 발명에 일실시예에 따른 온 다이 터미네이션 장치의 구성도
도 5는 기준전압 발생기(403)의 일실시예 구성도
도 6은 제1노드 및 제2노드가 기준전압을 향해 수렴해가는 과정을 나타낸 그래프
*도면의 주요 부분에 대한 부호의 설명
PU1_2: 제1풀업구동 저항부 PU2_2: 제2풀업구동 저항부
PD: 풀다운구동 저항부
403: 기준전압 발생기
본 발명은 메모리장치와 같은 각종 반도체 집적회로에 사용되는 온 다이 터미네이션(ODT, On Die Termination) 장치에 관한 것으로, 상세하게는 온 다이 터미네이션 장치에서 행해지는 ZQ 캘리브래이션(ZQ calibration)에 관한 것이다.
CPU, 메모리 및 게이트 어레이 등과 같이 직접회로 칩으로 구현되는 다양한 반도체장치들(Semiconductor Devices)은 퍼스널 컴퓨터, 서버 또는 워크스테이션과 같은 다양한 전기적 제품(electrical products) 내로 합체되어 진다. 대부분의 경우에, 상기 반도체장치는 외부(outside world)에서 전송되는 각종 신호들을 입력 패드를 통해 수신하기 위한 수신회로와 내부의 신호를 출력 패드를 통해 외부로 제공하기 위한 출력회로를 가지고 있다.
한편, 전기적 제품의 동작 스피드가 고속화 됨에 따라 상기 반도체 장치들간에 인터페이스되는 신호의 스윙폭은 점차로 줄어들고 있다. 그 이유는 신호전달에 걸리는 지연시간을 최소화하기 위해서이다. 그러나 신호의 스윙 폭이 줄어들수록 외부 노이즈에 대한 영향은 증가되고, 인터페이스단에서 임피던스 미스매칭(impedance mismatching, '부정합' 이라고도 함)에 따른 신호의 반사도 심각해 진다. 상기 임피던스 미스매칭은 외부 노이즈나 전원전압의 변동, 동작온도의 변화, 제조공정의 변화등에 기인하여 발생된다. 임피던스 미스매칭이 발생되면 데이터의 고속정송이 어렵게 되고 반도체장치의 데이터 출력단으로부터 출력되는 출력 데이터가 외곡될 수 있다. 따라서, 수신 측의 반도체장치가 상기 왜곡된 출력신호를 입력단으로 수신할 경우 셋업/홀드 페일(setup/hold fail) 또는 입력레벨의 판단미스 등의 문제들이 빈번히 야기될 수 있다.
특히, 동작스피드의 고속화가 요구되는 메모리장치는 상술한 문제들의 해결을 위해 온 다이 터미네이션이라 불리우는 임피던스 매칭회로를 집적회로 칩내의 패드 근방에 채용하고 있다. 통상적으로 온 다이 터미네이션 스킴에 있어서, 전송측에서는 출력회로에 의한 소오스 터미네이션(Source Termination)이 행해지고, 수신측에서는 상기 입력 패드에 연결된 수신회로에 대하여 병렬로 연결되어진 터미네이션 회로에 의해 병렬 터미네이션이 행해진다.
ZQ 캘리브래이션(ZQ calibration)이란 PVT(프로세스, 전압 , 온도)조건이 변함에 변화하는 풀업 및 풀다운 캘리브래이션 코드를 생성하는 과정을 말하는데, ZQ 캘리브래이션 결과로 생성된 상기 코드들을 이용하여 온 다이 터미네이션 장치의 저항값을 조정하게 된다.
이하, 온 다이 터미네이션 장치에서 행해지는 ZQ 캘리브래이션에 대해 알아본다.
도 1은 종래의 온 다이 터미네이션 장치의 구성도이다.
도면에 도시된 바와 같이, 종래의 온 다이 터미네이션 장치는 제1풀업구동 저항부(PU1), 제2풀업구동 저항부(PU2), 풀다운구동 저항부(PD), 기준전압 발생기(103), 비교기(104, 107), 카운터(105, 108)를 포함하여 ZQ 캘리브래이션 동작을 수행한다.
그 동작을 보면, 비교기(comparator)(104)는 ZQ핀에 연결된 기준저항(101)(일반적으로 240Ω)과 제1풀업구동 저항부(PU1)를 연결하여 생성되는 제1노드(102)의 전압과 내부의 기준전압 발생기(103)에서 생성되는 기준전압(VREF, 일반적으로 VDDQ/2로 설정됨)을 비교하여 업/다운(UP/DOWN) 신호를 생성한다.
카운터(105)는 상기 업/다운 신호를 받아서 이진코드(PCODE<0:N>)를 생성하는데, 생성된 이진코드(PCODE<0:N>)로 제1풀업구동 저항부(PU1)의 병렬로 연결된 저항들을 온/오프하여 저항값을 조정한다. 조정된 제1풀업구동 저항부의 저항값은 다시 제1노드(102)의 전압에 영향을 주고 상기한 바와 같은 동작이 반복된다. 즉, 제1풀업구동 저항부(PU1)의 전체 저항값이 기준저항(101)(일반적으로 240Ω)의 저항값과 같아지도록 제1풀업구동 저항부(PU1)가 캘리브래이션(calibration) 된다.(풀업 캘리브래이션)
상술한 풀업 캘리브래이션 과정 중에 생성되는 이진코드(PCODE<0:N>)는 제2풀업구동 저항부(PU2)에 입력되어 제2풀업구동 저항부(PU2)의 전체 저항값을 결정하게 된다. 이제 풀다운 캘리브래이션 동작이 시작되는데 풀업 캘리브래이션의 경우와 비슷하게, 비교기(107)와 카운터(108)를 사용하여 제2노드(106)의 전압이 기준전압(VREF)과 같아지도록, 즉 풀다운구동 저항부(PD)의 전체 저항값이 제2풀업구동 저항부(PU2)의 전체 저항값과 같아지도록 캘리브래이션 된다.(풀다운 캘리브래이션)
상술한 ZQ 캘리브래이션(풀업 및 풀다운 캘리브래이션)의 결과로 생성된 이진코드들(PCODE<0:N>, NCODE<0:N>)은 온 다이 터미네이션 장치의 ODT드라이버(도면 에 미도시)에 입력되어 온 다이 터미네이션 장치의 저항값을 설정하게 된다.
도 2는 기준전압 발생기(103)의 상세 도면이다.
상술한 바와 같이 기준전압 발생기(103)는 제1노드,제2노드와 비교되어 풀업 및 풀다운 캘리브래이션 코드를 생성하는데 쓰이는 기준전압을 발생하여, 캘리브래이션 동작의 목표전위를 설정해 준다.
일반적으로 기준전압 발생기(103)는 전원전압(VDDQ)의 반값인 VDDQ/2의 값을 가지는 기준전압(VREF)을 출력하게 되는데, 도면에 도시된 바와 같이 전원전압(VDDQ)을 저항으로 전압분배하여 기준전압(VREF)을 출력한다.
도 3은 풀업 및 풀다운 캘리브래이션의 결과로 제1노드와 제2노드의 전압이 변해가는 과정을 나타낸 그래프이다.
도면에 도시된 바와 같이, 제1노드(102) 및 제2노드(106)의 전압은 시간이 지날수록 목표전압인 기준전압(도 2의 경우는 VREF=1/2VDDQ)으로 수렴해 가는 것을 확인할 수 있다.
온 다이 터미네이션 장치를 사용하는 DDR3메모리장치의 경우에 상술한 바와 같은 ZQ 캘리브래이션은 파워업 후에 처음 실행되는 초기 캘리브래이션(Initial calibration, ZQInit), 주기적으로 수행되는 캘리브래이션(ZQCS) 및 메모리장치 외부의 콘트롤러에서 들어오는 입력에 의해 발생하는 캘리브래이션(ZQOper)등 3가지가 있으며, 상기 캘리브래이션 동작들은 각각 순서대로 512, 256, 64싸이클 내에 이루어진다.
즉, 온 다이 터미네이션 장치를 사용하는 메모리장치와 같은 경우에는 상술 한 ZQ 캘리브래이션 동작이 자주 일어나게 되기 때문에 ZQ 캘리브래이션 과정에서 많은 전류가 소모되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, ZQ 캘리브래이션 과정에서 적은 전류를 소모하는 온 다이 터미네이션 장치를 제공하기 위한 것이다.
상기한 목적을 달성하기 위한 본 발명 적은 전류를 소모하는 온 다이 터미네이션 장치는, 기준전압을 출력하는 기준전압 발생기; 제1노드의 전압과 상기 기준전압을 비교하여 풀업 캘리브래이션 코드를, 제2노드의 전압과 상기 기준전압을 비교하여 풀다운 캘리브래이션 코드를 생성하는 코드 생성부; 상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제1노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제1풀업구동 저항부; 상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제2풀업구동 저항부; 및 상기 풀다운 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀다운 구동하며, 상기 기준저항과 동일한 값으로 캘리브래이션되는 풀다운구동 저항부를 포함하며, 상기 제1풀업구동 저항부와 상기 제2풀업구동 저항부의 병렬저항들은, 상기 풀다운구동 저항부의 병렬저항들보다 큰 값을 가지는 것을 특징으로 할 수 있다.
또한, 상기 기준전압 발생기는, 상기 전원전압의 반(1/2)보다 작은 기준전압 을 출력하는 것을 특징으로 할 수 있다.
또한, 상기 기준전압이 전원전압*1/N(단, N은 2보다 큰 자연수임)인 경우, 상기 제1풀업구동 저항부와 상기 제2풀업구동 저항부의 병렬저항들의 저항값은, 상기 풀다운구동 저항부의 병렬저항들의 저항값*(N-1)의 값을 갖는 것을 특징으로 할 수 있다.
본 발명에 따른 온 다이 터미네이션 장치는, 제1노드에 연결된 기준저항; 제1노드의 전압과 기준전압을 비교해 풀업 캘리브래이션 코드를 생성하는 코드생성부; 상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제1노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션되는 풀업구동저항부를 포함하며, 상기 풀업구동 저항부의 병렬저항들은, 상기 풀업 캘리브래이션 코드에 응답해 입/출력노드를 터미네이션하는 ODT(온 다이 터미네이션)드라이버의 병렬저항들보다 큰 저항값을 갖는 것을 특징으로 한다.
또한, 상기 기준전압 발생기는, 상기 풀업구동부의 저항값 대 상기 기준저항의 저항값의 비로 전원전압과 접지전압을 분배하여 상기 기준전압을 출력하는 것을 특징으로 할 수 있다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명에 일실시예에 따른 온 다이 터미네이션 장치의 구성도이다.
도면에 도시된 바와 같이 본 발명의 일실시예에 따른 온 다이 터미네이션 장치는, 기준전압 발생기(403); 코드 생성부(404, 405, 407, 408); 제1풀업구동 저항부(PU1_2); 제2풀업구동 저항부(PU2_2); 및 풀다운구동 저항부(PD)를 포함하여 구성될 수 있다.
기준전압 발생기(403)는 제1노드(402)와 비교되어 풀업 캘리브래이션 코드(PCODE<0:N>)를, 제2노드(406)와 비교되어 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성하는데 쓰이는 기준전압(VREF)을 발생시키는 장치이다. 기준전압(VREF)은 캘리브래이션 동작중에 제1노드(402)와 제2노드(406)의 전압이 수렴해갈 목표전압이 된다.
코드생성부(404, 405, 407, 408)는 제1노드(402)의 전압과 상기 기준전압(VREF)을 비교하여 풀업 캘리브래이션 코드(PCODE<0:N>)를, 제2노드(406)의 전압과 상기 기준전압(VREF)을 비교하여 풀다운 캘리브래이션 코드(NCODE<0:N>)를 생성한다. 이러한 코드생성부(404, 405,407, 408)는 제1노드(402)의 전압과 상기 기준전압(VREF)을 비교하여 업/다운 신호를 출력하는 제1비교기(404); 상기 제1비교기(404)의 업/다운 신호에 응답하여 풀업 캘리브래이션 코드(PCODE<0:N>)를 출력하는 풀업 카운터(405); 상기 제2노드(406)의 전압과 상기 기준전압(VREF)을 비교하여 업/다운 신호를 출력하는 제2비교기(407); 및 상기 제2비교기(407)의 업/다운 신호에 응답하여 풀다운 캘리브래이션 코드(NCODE<0:N>)를 출력하는 풀다운 카운터(408)를 포함하여 구성될 수 있다.
제1풀업구동 저항부(PU1_2)는 풀업 캘리브래이션 코드(PCODE<0:N>)에 응답하여 제1노드(402)를 전원전압(VDDQ)으로 풀업구동 하는데, 종래와는 다르게 기준저항(401)과 동일한 값으로 캘리브래이션 되지 않고 기준저항(401)보다 큰 값으로 캘리브래이션 된다(풀업 캘리브래이션). 즉, 본 발명은 풀업구동 저항부가 기준저항(401)보다 큰 값으로 캘리브래이션 되는데 그 특징이 있다.
제1풀업구동 저항부(PU1_2)가 기준저항(401)보다 큰 값으로 캘리브래이션 되기 위해서는 기준전압(VREF)의 크기가 전원전압(VDDQ)의 1/2보다 작아야 한다. 캘리브래이션 동작은 제1노드(402)의 전압 레벨이 기준전압(VREF)의 전압 레벨과 동일하게 되도록 제1풀업구동 저항부(PU1_1)의 저항값을 변경하는 동작이다. 따라서 기준전압(VREF)의 크기가 전원전압(VDDQ)*1/N 이라면 기준저항(401)에는 전원전압(VDDQ)*1/N의 전압이 걸리고 제1풀업구동 저항부(PU1_2)에는 전원전압(VDDQ)*(N-1)/N의 전압이 걸리게 된다. 제1풀업구동 저항부(PU1_2)에 전원전압(VDDQ)*(N-1)의 전압이 걸리면, 전압분배의 법칙에 따라 제1풀업구동 저항부(PU1_2)의 저항값은 기준저항(401)*(N-1)의 저항값을 가지게 된다.
예를 들어, 기준전압(VREF)이 전원전압(VDDQ)*1/4인 경우에 기준저항(401)에는 전원전압(VDDQ)*1/4의 전압이 걸리고, 제1풀업구동 저항부(PU1_2)에는 전원전압(VDDQ)*3/4의 전압이 걸린다. 또한, 이때 제1풀업구동 저항부(PU1_2)의 저항은 기준저항(401)*3의 값을 가진다.
이와 같이, 제1풀업구동 저항부(PU1_2)의 저항값이 기준저항(401)보다 크게 캘리브래이션 되면, 온 다이 터미네이션 장치의 소모 전류를 줄일 수 있다. 외부저항(401)이 240Ω, 전원전압(VDDQ)이 1.5V인 경우에 대해 설명하면, 종래의 경우에 제1노드(402)에 흐르는 전류는 1.5/480=3.125mA가 된다. 하지만 제1풀업구동 저항부(PU1_2)의 저항이 외부저항(401)*3의 값을 갖는 경우에는, 제1노드(402)에 흐르는 전류는 1.5/960=1.56mA가 되기 때문에 그 소모 전류는 반으로 줄어든다.
제1풀업구동 저항부(PU1_2)는, 상기 제1노드(402)와 상기 전원전압(VDDQ)을 연결하는 복수의 병렬 연결된 저항(PU1_2R); 및 상기 풀업 캘리브래이션 코드(PCODE<0:N>)의 제어에 따라 상기 복수의 병렬 연결된 저항(PU1_2R)을 온/오프하는 복수의 트랜지스터(PM1, PM2)를 포함하여 구성될 수 있다.
ZQ 캘리브래이션 동작은 온 다이 터미네이션 장치의 저항값을 제어하는 캘리브래이션 코드들(PCODE<0:N>, NCODE<0:N>)을 생성하는 단계이다. 따라서 제1풀업구동 저항부(PU1_2)의 저항값이 기준저항(401)*(N-1)이 되도록 캘리브래이션 하더라도 종래의 캘리브래이션 코드(PCODE<0:N>)와 동일한 코드가 생성되어야 한다. 제1풀업구동 저항부(PU1_2) 내의 각각의 저항값들을 기존의 저항값(즉, 풀다운구동 저항부 내의 병렬 연결된 저항(PDR)들의 저항값)*(N-1)으로 설정하면, 제1풀업구동 저항부(PU1_2) 전체의 저항값과 상관없이 기존의 캘리브래이션 동작과 동일한 캘리브래이션 코드(PCODE<0:N>)가 생성기 때문에 캘리브래이션 코드(PCODE<0:N>)가 종래와 다르게 생성되는 문제는 발생하지 않는다.
제2풀업구동 저항부(PU2_2)는 풀업 캘리브래이션 코드(PCODE<0:N>)에 응답하여 상기 제2노드(406)를 전원전압(VDDQ)으로 풀업 구동하며, 기준저항(401)보다 큰 값으로 캘리브래이션 된다.
제2풀업구동 저항부(PU2_2)는 제2노드(406)를 전원전압(VDDQ)으로 풀업구동한다는 점만이 제1풀업구동 저항부(PU1_2)와 상이하며, 캘리브래이션 되는 값 및 구성에 있어서는 제1풀업구동 저항부(PU1_2)와 동일하다.
따라서, 제2풀업구동 저항부(PU2_2)는, 제2노드(406)와 전원전압(VDDQ)을 연결하는 복수의 병렬 연결된 저항(PU2_2R); 및 풀업 캘리브래이션 코드(PCODE<0:N>) 의 제어에 따라 상기 복수의 병렬 연결된 저항(PU2_2R)을 온/오프하는 복수의 트랜지스터(PM3, PM4)를 포함하여 구성될 수 있다.
또한, 제1풀업구동 저항부(PU1_2)의 경우와 동일하게, 제2풀업구동 저항부(PU2_2)의 복수의 병렬 연결된 저항(PU2_2R)값이 풀다운구동 저항부(PD)의 복수의 병렬 연결된 저항(PDR)의 저항값*(N-1)인 것을 특징으로 할 수 있다.
풀다운구동 저항부(PD)는 풀다운 캘리브래이션 코드(NCODE<0:N>)에 응답하여 상기 제2노드(406)를 접지전압(VSSQ)으로 풀다운 구동하며, 기준저항(401)과 동일한 값으로 캘리브래이션 된다(풀 다운 캘리브래이션). 풀다운구동 저항부(PD)는 제2노드(406)와 접지전압(VSSQ)을 연결하는 복수의 병렬 연결된 저항(PDR); 및 풀다운 캘리브래이션 코드(NCODE<0:N>)의 제어에 따라 상기 복수의 병렬 연결된 저항(PDR)을 온/오프하는 복수의 트랜지스터(NM1, NM2)를 포함하여 구성될 수 있다.
제2노드(406) 쪽의 경우에도 풀다운구동 저항부(PD)는 기준저항(401)과 동일한 값을 갖도록 캘리브래이션 되고, 제2풀업구동 저항부(PU2_2)는 기준저항(401)보다 큰 값을 갖게 캘리브래이션 된다. 따라서 제2노드(406)의 경우에도 제1노드(402)와 마찬가지로 제2노드(406) 상하로 흐르는 전류가 감소한다.
도 5는 기준전압 발생기(403)의 일실시예 구성도이다.
기준전압 발생기는 전원전압(VDDQ)과 접지전압(VSSQ)을 전압분배하여 기준전압(VREF)을 출력한다. 기준전압 발생기는 도면에 도시된 바와 같이, 전원전압(VDDQ)과 접지전압(VSSQ)을 분배하는 수단으로 직렬로 연결된 복수의 저항을 사용할 수 있다. 도면에는 전원전압(VDDQ)*1/4의 값을 가지는 기준전압(VREF)을 출력 하는 기준전압 발생기를 도시하였으며, 출력단 상단의 저항이 하단의 저항보다 3배 큰 값을 갖는 것을 확인할 수 있다.
도 6은 제1노드 및 제2노드가 기준전압을 향해 수렴해가는 과정을 나타낸 그래프이다.
도면에는 기준전압(VREF)이 전원전압(VDDQ)*1/4인 경우에 대해 도시하였는데, 제1노드(401) 및 제2노드(406)의 전압레벨은 캘리브래이션 과정이 진행되면서 점차로 기준전압(VREF)값인 전원전압(VDDQ)*1/4의 값으로 수렴되는 것을 확인할 수 있다. 제1노드(401) 및 제2노드(406)의 레벨이 기준전압(VDDQ)*1/4으로 되면, 제1풀업구동 저항부(PU1_2)와 제2풀업구동 저항부(PU2_2)는 기준저항(401)*3의 값으로, 풀다운구동 저항부(PD)는 기준저항(401)과 동일한 값으로 캘리브래이션 될 것이다.
본 발명의 기술 사상은 상기 바람직한 일실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
상술한 본 발명 적은 전류를 소모하는 온 다이 터미네이션 장치는, 제1풀업구동 저항부 및 제2풀업구동 저항부의 저항값이 기준저항보다 크게 되도록 캘리브 래이션 하지만, 기존과 동일한 풀업 캘리브래이션 코드 및 풀다운 캘리브래이션 코드를 생성하는 것이 가능하다.
따라서, 종래의 온 다이 터미네이션 장치보다 적은 전류를 소모하면서 ZQ 캘리브래이션 동작을 수행하는 것이 가능하다는 장점이 있다.

Claims (13)

  1. 기준전압을 출력하는 기준전압 발생기;
    제1노드의 전압과 상기 기준전압을 비교하여 풀업 캘리브래이션 코드를, 제2노드의 전압과 상기 기준전압을 비교하여 풀다운 캘리브래이션 코드를 생성하는 코드 생성부;
    상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제1노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제1풀업구동 저항부;
    상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션 되는 제2풀업구동 저항부; 및
    상기 풀다운 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제2노드를 풀다운 구동하며, 상기 기준저항과 동일한 값으로 캘리브래이션되는 풀다운구동 저항부를 포함하며,
    상기 제1풀업구동 저항부와 상기 제2풀업구동 저항부의 병렬저항들은, 상기 풀다운구동 저항부의 병렬저항들보다 큰 값을 가지는 것을 특징으로 하는 온 다이 터미네이션 장치.
  2. 제 1항에 있어서,
    상기 기준전압 발생기는,
    전원전압의 반(1/2)보다 작은 기준전압을 출력하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  3. 제 2항에 있어서,
    상기 기준전압이 전원전압*1/N(단, N은 2보다 큰 자연수임)인 경우,
    상기 제1풀업구동 저항부와 상기 제2풀업구동 저항부의 병렬저항들의 저항값은,
    상기 풀다운구동 저항부의 병렬저항들의 저항값*(N-1)의 값을 갖는 것을 특징으로 하는 온 다이 터미네이션 장치.
  4. 제 2항에 있어서,
    상기 기준전압 발생기는,
    상기 전원전압과 접지전압을 분배하여 상기 기준전압을 발생하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  5. 제 4항에 있어서,
    상기 기준전압 발생기는,
    상기 전원전압과 접지전압을 분배하는 수단으로 직렬로 연결된 복수의 저항을 사용하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 제 1항에 있어서,
    상기 코드생성부는,
    상기 제1노드의 전압과 상기 기준전압을 비교하여 업/다운 신호를 출력하는 제1비교기;
    상기 제1비교기의 업/다운 신호에 응답하여 상기 풀업 캘리브래이션 코드를 출력하는 풀업 카운터;
    상기 제2노드의 전압과 상기 기준전압을 비교하여 업/다운 신호를 출력하는 제2비교기; 및
    상기 제2비교기의 업/다운 신호에 응답하여 상기 풀다운 캘리브래이션 코드를 출력하는 풀다운 카운터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 장치.
  12. 제1노드에 연결된 기준저항;
    상기 제1노드의 전압과 기준전압을 비교해 풀업 캘리브래이션 코드를 생성하는 코드생성부; 및
    상기 풀업 캘리브래이션 코드에 응답해 온오프되는 다수의 병렬저항을 이용해 상기 제1노드를 풀업구동하며, 상기 기준저항보다 큰 값으로 캘리브래이션되는 풀업구동 저항부를 포함하며,
    상기 풀업구동 저항부의 병렬저항들은, 상기 풀업 캘리브래이션 코드에 응답해 입/출력노드를 터미네이션하는 ODT(온 다이 터미네이션)드라이버의 병렬저항들보다 큰 저항값을 갖는 것을 특징으로 하는 온 다이 터미네이션 장치.
  13. 제 12항에 있어서,
    상기 기준전압 발생기는,
    상기 풀업구동 저항부의 저항값 대 상기 기준저항의 저항값의 비로 전원전압과 접지전압을 분배하여 상기 기준전압을 출력하는 것을 특징으로 하는 온 다이 터미네이션 장치.
KR1020060106129A 2006-10-31 2006-10-31 적은 전류를 소모하는 온 다이 터미네이션 장치. KR100866928B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060106129A KR100866928B1 (ko) 2006-10-31 2006-10-31 적은 전류를 소모하는 온 다이 터미네이션 장치.
US11/819,793 US20080100333A1 (en) 2006-10-31 2007-06-29 Impedance matching circuit of semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060106129A KR100866928B1 (ko) 2006-10-31 2006-10-31 적은 전류를 소모하는 온 다이 터미네이션 장치.

Publications (2)

Publication Number Publication Date
KR20080038773A KR20080038773A (ko) 2008-05-07
KR100866928B1 true KR100866928B1 (ko) 2008-11-04

Family

ID=39329377

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060106129A KR100866928B1 (ko) 2006-10-31 2006-10-31 적은 전류를 소모하는 온 다이 터미네이션 장치.

Country Status (2)

Country Link
US (1) US20080100333A1 (ko)
KR (1) KR100866928B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8508251B2 (en) 2009-11-11 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor devices having on-die termination structures for reducing current consumption and termination methods performed in the semiconductor devices
US11158356B1 (en) 2020-05-27 2021-10-26 SK Hynix Inc. Calibration circuit and operating method of the calibration circuit

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100820783B1 (ko) * 2007-03-02 2008-04-11 주식회사 하이닉스반도체 미스매치를 줄인 온 다이 터미네이션 장치
KR100932548B1 (ko) * 2007-12-11 2009-12-17 주식회사 하이닉스반도체 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100968419B1 (ko) 2008-06-30 2010-07-07 주식회사 하이닉스반도체 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션장치, 반도체 메모리 장치
KR101006090B1 (ko) * 2008-12-29 2011-01-06 주식회사 하이닉스반도체 반도체 메모리 장치
KR101014982B1 (ko) * 2009-05-29 2011-02-16 주식회사 하이닉스반도체 전압 발생부를 구비한 반도체 장치
KR102489472B1 (ko) * 2016-04-14 2023-01-18 에스케이하이닉스 주식회사 임피던스 교정 회로 및 이를 포함하는 반도체 메모리 장치
CN112368772A (zh) 2018-10-12 2021-02-12 英特尔公司 用于校准阻抗水平的技术
US10886898B1 (en) 2019-10-10 2021-01-05 Micron Technology, Inc. ZQ calibration using current source
CN111402828A (zh) * 2020-04-09 2020-07-10 深圳市华星光电半导体显示技术有限公司 Goa电路和显示面板
US11936356B2 (en) * 2022-05-12 2024-03-19 Taiwan Semiconductor Manufacturing Company, Ltd. Impedance matching circuit and method

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050012931A (ko) * 2003-07-25 2005-02-02 삼성전자주식회사 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로및 방법

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100375986B1 (ko) * 2000-11-27 2003-03-15 삼성전자주식회사 프로그래머블 임피던스 제어회로
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
DE10245536B4 (de) * 2002-09-30 2005-02-03 Infineon Technologies Ag Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz
KR100543211B1 (ko) * 2003-04-29 2006-01-20 주식회사 하이닉스반도체 온 디램 터미네이션 저항 조정 회로 및 그 방법
US6924660B2 (en) * 2003-09-08 2005-08-02 Rambus Inc. Calibration methods and circuits for optimized on-die termination
US6980020B2 (en) * 2003-12-19 2005-12-27 Rambus Inc. Calibration methods and circuits for optimized on-die termination
KR100596781B1 (ko) * 2004-04-28 2006-07-04 주식회사 하이닉스반도체 온 다이 터미네이션의 종단 전압 조절 장치
KR100532972B1 (ko) * 2004-04-28 2005-12-01 주식회사 하이닉스반도체 온 다이 터미네이션 임피던스 조절 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050012931A (ko) * 2003-07-25 2005-02-02 삼성전자주식회사 다양한 임피던스를 발생할 수 있는 온 칩 터미네이션 회로및 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8508251B2 (en) 2009-11-11 2013-08-13 Samsung Electronics Co., Ltd. Semiconductor devices having on-die termination structures for reducing current consumption and termination methods performed in the semiconductor devices
US11158356B1 (en) 2020-05-27 2021-10-26 SK Hynix Inc. Calibration circuit and operating method of the calibration circuit

Also Published As

Publication number Publication date
KR20080038773A (ko) 2008-05-07
US20080100333A1 (en) 2008-05-01

Similar Documents

Publication Publication Date Title
KR100866928B1 (ko) 적은 전류를 소모하는 온 다이 터미네이션 장치.
KR100879783B1 (ko) 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR101024244B1 (ko) 임피던스 조절 장치
KR100862316B1 (ko) 반도체 메모리장치, 반도체 메모리장치의 ｚｑ캘리브래이션동작 제어회로 및 반도체 메모리장치의 ｚｑ캘리브래이션방법
KR100875673B1 (ko) 온 다이 터미네이션 장치 및 이의 캘리브래이션 방법
US8508251B2 (en) Semiconductor devices having on-die termination structures for reducing current consumption and termination methods performed in the semiconductor devices
KR100932548B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100879782B1 (ko) 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR100904482B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100780646B1 (ko) 온 다이 터미네이션 장치 및 이를 포함하는 반도체장치.
KR101145333B1 (ko) 임피던스 조절 장치
KR100886644B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100942955B1 (ko) 터미네이션 저항회로
KR100820783B1 (ko) 미스매치를 줄인 온 다이 터미네이션 장치
KR101110795B1 (ko) 임피던스 코드 생성회로 및 이를 포함하는 반도체 장치
KR101006090B1 (ko) 반도체 메모리 장치
KR100870427B1 (ko) 온 다이 터미네이션 장치.
KR100907929B1 (ko) 반도체 칩의 푸르브 테스트장치 및 테스트방법
KR101175245B1 (ko) 임피던스 조절회로 및 이를 포함하는 집적회로 칩
KR20090022043A (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR100968419B1 (ko) 병렬 저항 회로 및 이를 포함하는 온 다이 터미네이션장치, 반도체 메모리 장치
KR102310508B1 (ko) 임피던스 조절 회로 및 이를 포함하는 집적 회로
KR100924016B1 (ko) 온 다이 터미네이션 장치의 캘리브래이션 회로
KR20120099908A (ko) 임피던스 조절회로
KR100904466B1 (ko) 온 다이 터미네이션 장치의 터미네이션 회로

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee