CN112368772A - 用于校准阻抗水平的技术 - Google Patents

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CN112368772A CN201880095048.1A CN201880095048A CN112368772A CN 112368772 A CN112368772 A CN 112368772A CN 201880095048 A CN201880095048 A CN 201880095048A CN 112368772 A CN112368772 A CN 112368772A
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Abstract

本文描述的示例可以用于校准由输出驱动器电路中的上拉电路和下拉电路提供的电阻。可以确定第一基准电压并将其施加以将上拉电路的电阻水平设置为期望的水平。可以针对第一基准电压确定用于激活上拉电路中的一个或多个晶体管的代码。对于下拉电路，可以将第二基准电压设置为下拉电路的电阻水平而到期望的水平。可以将下拉电路的电阻水平设置为等于上拉电路的电阻水平。可以设置第二代码以用于激活下拉电路中的一个或多个晶体管。第一基准电压和第二基准电压可以由指标值表示。可以将代码和第二代码储存以使上拉电路和下拉电路使用。可以使用第一和第二基准电压执行上拉和下拉电路的重新校准以确定代码。

Description

用于校准阻抗水平的技术
技术领域
本文描述了与用于校准电路的阻抗的技术有关的各种示例。
背景技术
各种计算设备包括分别从或向一个或多个其他设备接收和传送信号(例如，电信号)的输入和输出连接器(例如，焊盘或引脚)。例如，存储器、储存器、处理器和传感器是包括输入和输出连接器的设备。输出连接器通常具有带有特性电阻(Ron)的输出驱动器，耦合到输出连接器的任何设备会经历特性电阻(Ron)。由于半导体工艺变化(产生的阻抗不同于规范)或由于各种环境的变化(例如电源电压变化、操作温度变化、或其他因素)，输出驱动器的电阻和阻抗可能会与预期不同。由于输入电路的阻抗与输出电路的阻抗之间的不匹配，在耦合到输出驱动器的输入电路之间可能出现阻抗不匹配。阻抗不匹配会在输入电路和输出驱动器的连接处引起信号反射。信号反射可能损害在输入电路和输出驱动器之间传送的信号的信号完整性。由于设备的操作速度增加，电压摆幅减小，从而减小电源电流并使传输延迟最小化。然而，摆动的减小使信号更多地暴露于外部噪声。信号反射还会降低由输出驱动器提供的信号完整性。
为了减轻阻抗不匹配，可以对输出驱动器进行校准。一种校准技术称为ZQ校准。例如，开放式NAND闪存接口规范(ONFI)修订版4.0(2014年4月)指定了可选的ZQ校准，该ZQ校准用于校准NAND输出驱动器阻抗RON和ODT值。
附图说明
图1示出了上拉校准和下拉校准的示例。
图2描绘了用于校准上拉和下拉电路的示例性系统。
图3描绘了可以用于提供基准电压的示例性电路。
图4描绘了用于确定电阻器的电阻的示例性方式。
图5描绘了示例性ZQ校准电路和DQ输出驱动器。
图6提供了可以用于校准DQ输出驱动器的输出电阻的过程的流程图。
图7提供了可以在上拉或下拉电路的校准期间由设备使用的示例性过程。
图8示出了示例性计算平台。
具体实施方式
在一些示例中，在输出驱动器的校准期间，内部电阻器用于针对外部偏置电流进行校准。使用内部电阻器的优点是不需要专用引脚以用于耦合到芯片外ZQ校准电阻器。由于没有与外部引脚相关联的电容，因此其允许更快的ZQ校准。然而，可能需要附加的硬件(包括模拟电路和逻辑状态机两者)来支持内部电阻器的使用。内部电阻器的电阻水平可能与预期的或指定的电阻水平不同。至少由于半导体制作工艺变化，内部电阻器的电阻可能在一个制造的输出驱动器和另一个制造的输出驱动器中使用而变化。当前，用于NAND存储器和动态随机存取存储器(DRAM)的制造工艺不能以足够精确的电阻来制造电阻。
一些实施例提供了在不使用校准路径中的开关的情况下调节或修整用于ZQ校准的内部电阻器的电阻的方式。代替在低电阻高速校准路径中添加会对ZQ校准分辨率和复杂性造成负面影响的开关，可以通过管理内阻变化或将内阻变化映射到潜在不同的基准电压电平以用于上拉或下拉电路的单独校准来完成执行调节或修整。可以设置用于上拉电路的基准电压电平，以便使用第一校准代码从上拉电路获得所需的输出电阻。可以使用比较器来将从与内部电阻器组合的上拉电路输出的电压与调整的基准电压电平进行比较。可以确定第一代码来调节上拉电路的阻抗或电阻，使得通过比较器比较的电压大致相同。上拉电路可以被配置为在校准下拉电路期间使用其第一数字代码进行操作，同时连接到下拉电路。可以选择第二基准电压，使得下拉电路的输出电阻与使用第二校准代码的上拉电路的输出电阻匹配。比较器可以用于比较由上拉电路与下拉电路的组合提供的电压与第二基准电压，该上拉电路可以被配置为使用其第一数字代码进行操作。可以确定第二数字代码(其可以与第一数字代码相同或不同)以调节下拉电路的阻抗或电阻，使得通过比较器比较的电压大致相同。在上拉和下拉校准过程期间，可以使用两个校准代码来选择两个不同的电压基准值，以通过使用数字多路复用器和控制信号(以及相关联的电路)来管理任何最终的内阻变化，从而提供小的附加硬件成本(如果有的话)。因此，尽管内部电阻器的阻抗或电阻与期望值不同，也可以发生在输出驱动器中使用的上拉和下拉电路的校准。
图1提供了使用电阻器以用于输出驱动器校准的已知技术。在上拉校准110期间，电阻器111用于校准由一个或多个晶体管单元126提供的阻抗，并且状态机选择数字代码114以激活一个或多个晶体管从而使比较器118指示基准电压ZQref和来自焊盘115的电压之间的差为零。在下拉校准120期间，上拉电路122使用由上拉校准110确定的代码114，并且上拉电路122连接到一个或多个晶体管单元126。状态机确定代码124以激活晶体管单元126中的一个或多个，使得比较器128确定在其负(-)端子处接收的电压与基准电压ZQref的电压相同。此后，当在设备的输出驱动器中使用上拉和下拉电路时，使用代码114和124。
对于上拉和下拉校准两者而言，电阻器111的电阻的精确度影响校准的有效性。典型地，电阻器111是高精度校准电阻器，其位于来自包括输出驱动器和上拉电路以及下拉电路的器件的半导体芯片之外。高精度电阻器可以提供期望的电阻，该期望的电阻可以用于针对已知电阻水平来校准驱动器。然而，相对而言，外部电阻器通常很昂贵，并且就附加需要的硬件逻辑而言，增添了系统开销。
在一些情况下，电阻器111可以在半导体封装或器件的内部，该半导体封装或器件还包括要对其阻抗或电阻进行校准的输出驱动器。然而，内部电阻器的精确度远低于外部电阻器的精确度，并且因为校准是针对与预期不同的电阻来施加的，所以对应的校准可能无效。
用于使用内部电阻器进行ZQ校准的另一种技术提供了通过提供和使用可调电阻修整单元来调节由内部电阻器提供的有效电阻的能力。然而，由可调电阻修整单元提供的附加硬件增加了设备所需的硬件量，并且可能使设备更大并且制作起来更昂贵。
图2描绘了用于校准上拉和下拉电路的示例性系统。校准控制器202通过使用内部电阻器212、多路复用器(MUX)230、比较器250、和选择器260来提供对上拉电路210A和下拉电路220的校准。校准控制器202可以设置选择信号204以选择上拉电路210A的校准或下拉电路220的校准。内部电阻器212可以是制作的半导体器件，并且可以在容纳另一个或多个半导体器件(例如，一个或多个存储器件和/或存储器件的输出驱动器)的封装内部，并且内部电阻器212可以与其他一个或多个半导体器件耦合。内部电阻器212可以与半导体器件被制作为相同的制作过程的一部分以及相同衬底或管芯的一部分。例如，如果半导体器件是存储器件，则内部电阻器212可以被制作为存储器件的一部分，或者可以通信耦合到存储器件但与存储器件分开。可以从制作的电阻器中选择内部电阻器212作为尽管电压和温度变化仍呈现相对稳定的电阻的电阻器。
内部电阻器212可以由一个或多个晶体管单元形成。晶体管单元可以是任何类型的晶体管器件，包括但不限于以下各项中的一种或多种：金属氧化物半导体场效应晶体管(MOSFET)、n沟道MOSFET(NMOS)、p沟道MOSFET(PMOS)、场效应晶体管(FET)、结栅场效应晶体管(JFET)、或双极结型晶体管(BJT)。
可以使用各种测量技术来测量内部电阻器212的电阻，所述测量技术例如将一系列N个内部电阻器连接在一起、提供通过电阻器的电流、确定由N个电阻器提供的平均电阻、以及将该平均电阻归属于内部电阻器21x2。测量可以在制作存储器件或电阻器或两者的工厂中进行。
内部电阻器212的测量电阻可以用于校准上拉电路210A或下拉电路220并在上拉电路210A或下拉电路220的校准期间设置基准电压ZQref。
例如，如果上拉电路210A的预期或期望的电阻为300Ω，而内部电阻器212的测量电阻为290Ω，则可以使用校准值K来设置基准电压ZQref，使得在上拉驱动器的输出处可见的预期电阻(Ron)pu为300Ω。上拉驱动器输出电阻可以表示为：
Figure BDA0002859469200000041
其中：
R是电阻器212的内部电阻水平，
Vccp是基准电压电平，
ZQrefq＝K1·Vccq并且
K1是基于Vccq的可调节的校准值，并且可以通过电压调整输入262针对选择器260来设置。因此，上拉驱动器输出电阻可以表示为：
Figure BDA0002859469200000051
在上面的示例中，其中(Ron)pu为300Ω，并且电阻器212的电阻为290Ω，则K1为0.492，并且由选择器260提供的电压为0.492*Vccq。因此，可以选择电压调整输入262以提供来自选择器260的0.492*Vccq的输出。在一些示例中，可以使用例如在工厂中用于制作或测试存储器件的测试设备来确定电压调整输入262以提供期望的基准电压。在一些示例中，控制器202可以确定电压调整输入262以提供期望的基准电压。
对于上拉电路210A的校准，校准控制器202可以设置选择信号204以选择上拉电路210A的校准。在确定内部电阻器212的电阻之后，可以选择电压调整输入262，使得被提供为ZQref的基准电压产生目标上拉输出电阻。比较器250比较ZQref的输入(在上面的示例中，为0.492*Vccq)与来自上拉电路210A的端子zqp处的输入。校准控制器202可以设置选择信号204，使得来自上拉电路210A的输出(示出为信号zqp)通过多路复用器230作为反馈传送到比较器250。校准控制器202可以调节代码211，使得ZQref和zqp之间的差为零(或接近零)并且信号比较输出(compout)为零或接近零。可以在下拉电路220的校准和操作期间使用选定的代码211。
代码211可以用于在上拉电路210A中选择激活或不激活的若干晶体管。激活的晶体管的数量对应于由上拉电路210A贡献的有效阻抗。例如，代码00000在上拉电路210A中提供了没有激活的晶体管，并且没有贡献的阻抗或电阻。代码11111在上拉电路210A中提供了要被激活的所有晶体管，并对应地贡献阻抗或电阻。代码00001在上拉电路210A中提供了要被激活的晶体管，并且对应地贡献阻抗或电阻。该代码可以指示链中的哪个晶体管要被激活或哪些晶体管要被激活。该代码可以被并行或串行传输。晶体管可以是不同大小或相同大小，并且因此如果被激活，则贡献不同或相同的阻抗。晶体管可以被实施为任何类型的晶体管器件，包括但不限于以下各项中的一种或多种：金属氧化物半导体场效应晶体管(MOSFET)、n沟道MOSFET(NMOS)、p沟道MOSFET(PMOS)、场效应晶体管(FET)、结栅场效应晶体管(JFET)、或双极结型晶体管(BJT)。注意，所描绘的上拉电路210A仅是示例，并且可以使用提供可基于代码211调整的输出电阻或阻抗的任何类型的器件。
对于下拉电路220的校准，校准控制器202可以设置被提供给多路复用器230的选择信号204，以将来自下拉电路220的输出(示出为信号zqn)传送到比较器250。对于下拉电路220的校准，校准控制器202可以使用具有上拉电路210B的晶体管的上拉电路210B，上拉电路210B的晶体管基于从上拉电路210A的校准确定的上拉代码211而被启用(未示出)。虽然未描绘，但是上拉电路210A可以耦合到下拉电路220，而不是将上拉电路210B至少用于下拉电路220的校准。
下拉电路220的有效输出电阻可以表示为：
Figure BDA0002859469200000061
在一些示例中，将下拉电路220的输出电阻(Ron)pd设置为与上拉电路210A的输出电阻相同，使得(Ron)pd＝(Ron)pu并且ZQrefq＝1/2·Vccp。可以设置电压调整输入262，使得基准电压ZQref为Vccq/2。然而，下拉电路220的输出电阻(Ron)pd可以被设置为任何期望值。
校准控制器202可以将调整输入262设置为使得ZQref为Vccq/2的值。校准控制器202控制选择信号204，使得来自下拉电路220(端子zqn)的信号通过多路复用器230传送到比较器250。比较器250比较ZQref的输入(在示例中，设置为Vccq/2)与来自下拉电路220的端子zqn处的输入。校准控制器202可以调节下拉代码221以实现来自比较器250的反馈输出(比较输出)为零(或接近零)。代码221可以用于在下拉电路220中选择被激活的若干晶体管。激活的晶体管的数量对应于由下拉电路220贡献的有效阻抗。该代码可以指示链中的哪个晶体管要被激活或哪些晶体管要被激活。该代码可以被并行或串行传输。晶体管可以是不同的大小或相同的大小，并且因此如果被激活，则贡献相同或不同的阻抗。晶体管可以被实施为任何类型的晶体管器件，包括但不限于以下各项中的一种或多种：金属氧化物半导体场效应晶体管(MOSFET)、n沟道MOSFET(NMOS)、p沟道MOSFET(PMOS)、场效应晶体管(FET)、结栅场效应晶体管(JFET)、或双极结型晶体管(BJT)。注意，所描绘的下拉电路220仅是示例，并且可以使用提供可基于代码221调整的输出电阻或阻抗的任何类型的器件。可以从下拉电路220的校准确定下拉代码221以及在随后的操作期间使用下拉代码221。
作为校准的输出或结果，控制器202可以将上拉代码211和下拉代码221输出为相应的zq_trim_pu和zq_trim_pd。上拉代码211和下拉代码221可以被储存在在存储器的操作期间使用的存储器或储存器。在输出电路驱动器的操作期间，zq_trim_pu和zq_trim_pd可以用于控制要激活的若干特定晶体管或由相应的上拉和下拉电路提供的阻抗或电阻水平。这些代码可以用于在操作期间为器件配置DQ输入/输出引脚。例如，DQ输入/输出引脚可以是NAND存储器件的一部分，并且可以用于提供数据或其他信息或命令或接收数据或其他信息或命令。
图3描绘了可以用于提供基准电压的示例性电路。在该示例中，Vccq是偏置电压，并且耦合到梯形电阻器，该梯形电阻器具有与节点Node0至NodeN串联耦合的电阻器R0至RN。节点Node0至NodeN中的每个向选择器300提供输入。在一个示例中，每个电阻器R0至RN可以具有相同或大致相同的电阻值。Node0将向选择器300提供为Vccq的电压，并且Node(N+1)将提供为零的电压。节点Node1至NodeN中的任一个可以提供一部分的Vccq作为到选择器300的输入。例如，电压调整输入310可以选择从节点Node0至Node(N+1)的哪个电压输出到电压比较器。电压调整输入310可以基于所确定的电压校准值(例如，K1)来选择电压和节点。例如，为了提供Vccq/2的偏置电压(其中N＝6)，可以通过选择器300输出来自Node4的输出。例如，如果期望的基准电压不可用，则可以通过选择K1值来选择最接近的基准电压。
图4描绘了用于确定内部电阻器的电阻的示例性方式。例如，可以确定与要校准其输出驱动器阻抗的输出电路在同一管芯或封装中的内部电阻器的电阻。可以将串行电阻器链连接到测试模式引脚，并将偏置电压或设置电流施加到测试模式引脚，以将电流提供给电阻器链。可以启用地，可以在将两个电阻器连接在一起的每个节点处测量电压，并且可以通过跨已知电流源的电阻器的电压降来确定平均电阻。
图5描绘了示例性ZQ校准电路和DQ输出驱动器。连接器或输出节点标记为DQ。在该示例中，在DQ输出缓冲器中，存在6个启用信号以同时启用多达6个支路(leg)。启用信号控制输出缓冲器将显示的输出电阻(Ron)。例如，在将来自校准的相应代码zq_trim_pu和zq_trim_pd施加到上拉支路和下拉支路的六个实例的每个实例以设置被启用的晶体管以及对应的阻抗或电阻贡献之后，每个上拉支路和每个下拉支路具有为300Ω的校准电阻。调节输出电阻基于上拉支路和下拉支路两者的启用信号EN1-EN6。例如，表1提供了EN1...EN6的值的示例性输出电阻。可以使用其他数量的上拉或下拉支路。
启用 R<sub>on</sub>
00001 300Ω
00011 150Ω(300Ω/2)
000111 100Ω(300Ω/3)
001111 75Ω(300Ω/4)
011111 60Ω(300Ω/5)
111111 50Ω(300Ω/6)
表1
图6提供了可以用于校准DQ输出驱动器的输出电阻的过程600的流程图。可以在工厂中执行用于设备校准的过程600，或在设备与客户在一起或在使用时在工厂外部执行过程600，虽然根据这些示例，使用不受限制。在602处，执行用于ZQ校准的内部电阻器的电阻的确定。可以以各种方式来测量电阻，例如通过获取电阻器链的平均电阻来确定内部电阻器的电阻。在604处，可以执行上拉电路的校准。上拉电路的校准可以包括使用电压比较器，其中到比较器的输入是基准电压，并且到比较器的第二输入是由与内部电阻器组合的上拉电路提供的电压。在606处，可以确定基准电压，使得上拉电路的有效输出电阻是期望值。例如，如果内部电阻器的测量电阻为290Ω，而期望的上拉电路电阻为300Ω，则可以根据以下公式设置基准电压(ZQrefq)以提供上拉电路的期望的输出电阻(Ron)pu：
Figure BDA0002859469200000091
在该示例中，基准电压可以是0.492*Vccq。可以使用电压校准代码使所确定的基准电压可用，该电压校准代码调整从偏置电压Vccq提供的可用电压。
在608处，可以进行用于上拉电路的代码的确定。可以设置该代码以控制在上拉电路中被激活的若干晶体管。所述若干激活的晶体管可以用来减小或设置上拉电路的输出电阻。例如，如果代码为00001，则一个晶体管被激活，或者如果代码为11111，则所有晶体管被激活。否则，该代码可以用于设置上拉电路的阻抗或电阻，而不管其内部结构。可以设置代码以使来自上拉电路的输出电压与所确定的基准电压匹配或大致匹配。
在610处，可以进行下拉电路的校准。在612处，具有施加的所确定的代码的上拉电路可以连接到下拉电路。在614处，可以确定用于下拉校准的基准电压。可以设置基准电压，使得下拉电路的输出电阻根据以下关系与上拉电路的输出电阻匹配：
Figure BDA0002859469200000092
因此，基准电压被设置为1/2Vccq(换句话说，为偏置电压的一半)。
在616处，将由与下拉电路连接的上拉电路提供的电压与用于下拉校准的基准电压进行比较。可以基于由与下拉电路连接的上拉电路提供的电压来确定用于下拉电路的代码，该电压与用于下拉校准的基准电压相同或几乎相同。
在618处，提供上拉和下拉代码，以供设备的输出驱动器在数据输出或输入期间使用。例如，DQ引脚可以提供输出数据信号或其他信号，或者DQ引脚可以接收数据或其他信号。上拉和下拉代码可以用于控制输出驱动器中的或连接到输出驱动器的相应的上拉和下拉电路的任何或所有实例的阻抗或电阻。DQ引脚可以连接到系统总线并连接到NAND储存设备(或其他存储器件)。DQ引脚可以用于将数据从NAND储存设备(或其他存储器件)传送到NAND或系统总线。
图7提供了在上拉或下拉电路的校准期间可以由设备使用的示例性过程。在702处，可以做出确定以启动重新校准操作。如果输出数据的误差太大，根据用户或系统的要求或任何其他原因，设备可以基于温度或偏置电压电平的充分变化来启动校准。例如，温度的充分变化可以是1.2摄氏度/秒的变化。例如，偏置电压的充分变化可以是10mV/秒的变化。
在704处，可以发生上拉电路的校准。上拉电路校准可以使用在较早的校准步骤中确定的储存的基准电压。例如，基准电压校准值(K1)可以被储存，或者选择基准电压的对应的调整输入可以被储存并用于重新校准。可以以类似于608(图6)的方式在704处确定上拉代码并使其可使用。在706处，可以发生下拉校准。上拉电路可以连接到下拉电路，并且可以使用在704处确定的上拉代码。可以施加在用于下拉电路的较早的校准中确定的基准电压校准值(K1)，以提供相对于内部电阻器设置的基准电压。可以以类似于616(图6)的方式确定下拉代码并使其可使用。在708处，可以储存确定用于上拉和下拉电路的代码，并将其用于设置输出驱动器的输出阻抗或电阻。
图8示出了示例性计算平台800。在一些示例中，如图8所示，计算平台800可以包括以下中的一个或多个：储存系统830、处理部件840、平台部件850、或通信接口860。计算平台800可以由以下中的任一个或组合供电：壁装插座电源、太阳能电源、电池电源、或运动生成的电源。
根据一些示例，储存系统830包括控制器832和(一个或多个)存储器件834。对于这些示例，存在于或位于控制器832处的逻辑单元和/或特征可以针对本文描述的任何其他活动执行至少一些处理操作或逻辑，并且可以包括储存介质。(一个或多个)存储器件834可以包括类似类型的易失性或非易失性存储器，例如任何类型的储存设备，例如单级单元(SLC)NAND储存设备、多级单元(MLC)NAND储存设备、三级单元(TLC)NAND储存设备、四级单元(QLC)NAND储存设备或包括2、4、8、16级信息或其他数量的级的信息的非易失性储存设备等。(一个或多个)存储器件834的其他示例可以包括使用硫族化物相变材料(例如，硫族化物玻璃)的存储器件、NOR闪存存储器、单级或多级相变存储器(PCM)、电阻式存储器、纳米线存储器、铁电晶体管随机存取存储器(FeTRAM)、并入了忆阻器技术的磁阻随机存取存储器(MRAM)存储器、或自旋转移矩MRAM(STT-MRAM)、或以上任一种的组合、或其他存储器类型。(一个或多个)存储器件834的其他示例可以包括但不限于随机存取存储器(RAM)、动态RAM(D-RAM)、双倍数据速率同步动态RAM(DDR SDRAM)、静态随机存取存储器(SRAM)、晶闸管RAM(T-RAM)、或零电容RAM(Z-RAM)。(一个或多个)存储器件834中的任一个可以使用本文所述的结构和技术来调整输出驱动器的输出阻抗。
校准逻辑和数据836可以包括用于校准或重新校准本文所述的输出上拉驱动器或下拉驱动器的任何电路或其他逻辑单元。例如，可以储存用于上拉和下拉电路的校准代码、用于上拉电路的基准电压校准值、以及用于下拉电路的基准电压校准值。
根据一些示例，处理部件840可以包括各种硬件元件、软件元件或两者的组合。在一些示例中，平台部件850可以包括公共计算元件，例如一个或多个处理器、单核或多核、协处理器、存储器单元、芯片组、控制器、外围设备、接口、振荡器、计时设备、视频卡、音频卡、多媒体I/O部件(例如，数字显示器)、电源等。与平台部件850或储存系统830相关联的存储单元的示例可以包括但不限于各种类型的计算机可读和机器可读储存介质。
在一些示例中，通信接口860可以包括支持通信接口的逻辑单元和/或特征。对于这些示例，通信接口860可以包括一个或多个通信接口，其根据各种通信协议或标准进行操作以直接通信或在网络通信链路之上通信。经由使用一种或多种行业标准(包括子代和变体)中描述的通信协议或标准，可以通过直接接口发生直接通信，所述行业标准例如与SMBus规范、PCIe规范、NVMe规范、SATA规范、SAS规范或USB规范相关联的行业标准。
通信接口860可以包括用于访问广播无线语音和/或数据网络(例如，使用蜂窝电话技术、诸如3G、4G/LTE、Wi Fi、其他IEEE 802.11系列标准的数据网络技术、或其他移动通信技术、或其任何组合)的射频(RF)收发器部件、用于短距离无线通信的部件(例如，使用蓝牙和/或蓝牙LE标准、NFC等)、和/或其他部件。在一些实施例中，除了无线接口之外或代替无线接口，通信接口860可以提供有线网络连接(例如，以太网)。可以使用硬件(例如，驱动器电路、天线、调制器/解调器、编码器/解码器、以及其他模拟和/或数字信号处理电路)和软件部件的组合来实施通信接口860。在一些实施例中，通信接口860可以使用相同的传输或不同的传输同时或在不同时间支持多个通信信道。
计算平台800可以是计算设备的一部分，该计算设备可以是例如用户设备、计算机、个人计算机(PC)、台式计算机、膝上型计算机、笔记本计算机、上网本计算机、平板电脑、智能手机、虚拟现实或增强现实设备、自动驾驶或飞行车辆、物联网(IoT)设备、嵌入式电子设备、游戏机、服务器、服务器阵列或服务器场、网站服务器、网络服务器、代理设备、工作站、小型计算机、大型计算机、超级计算机、网络装置、网站装置、分布式计算系统、多处理器系统、基于处理器的系统、或其组合。因此，如适当地期望的，在计算平台800的各种实施例中可以包括或省略本文描述的计算平台800的功能和/或特定构造。
可使用分立电路、ASIC、现场可编程门阵列(FPGA)、逻辑门和/或单芯片架构的任意组合来实施计算平台800的部件和特征。此外，计算平台800的特征可以在适当合适的情况下使用微控制器、可编程逻辑阵列和/或微处理器、或前述的任何组合来实施。注意，硬件、固件和/或软件元件在本文中可以被统称为或单独地被称为“逻辑单元”、“电路”或“电路系统”。
短语“一个示例”或“示例”的出现不一定全都指相同的示例或实施例。本文中描述的任何方面可以与本文中描述的任何其他方面或类似方面组合，而不管这些方面是相对于相同的附图或元件进行描述的。
可以使用表述“耦合”和“连接”及其派生词来描述一些示例。这些术语不一定旨在是彼此的同义词。例如，使用术语“连接”和/或“耦合”的描述可以指示两个或更多元件彼此直接物理或电接触。然而，术语“耦合”还可以表示两个或更多元件不是彼此直接接触，但是仍然彼此协作或相互作用。
术语“第一”、“第二”等在本文中不表示任何顺序、数量或重要性，而是用于将一个元件与另一个元件区分开。本文中的术语“一”不表示数量限制，而是表示存在所引用的项目中的至少一个。本文中参考信号使用的术语“生效的”表示信号的状态，在该状态下信号是激活的，并且可以通过对信号施加逻辑0或逻辑1中的任何逻辑电平来实现该状态。术语“随后”或“之后”可以指紧接一些其他一个或多个事件或在一些其他一个或多个事件之后。
除非另外明确说明，否则用于在上下文中的诸如短语“X、Y或Z中的至少一个”的分隔语言通常被理解为表示可以是X、Y、或Z或其任何组合(例如X、Y、和/或Z)的项目、术语等。因此，这样的分隔语言通常不旨在且不应当暗示某些实施例要求均存在X中的至少一个、Y中的至少一个、或Z中的至少一个。另外，除非另外特别说明，诸如短语“X、Y和Z中的至少一个”的连接语言也应当被理解为表示X、Y、Z、或包括“X、Y、和/或Z”的其任何组合。

Claims (21)

1.一种方法，包括：
确定校准电阻器的基准电阻水平；
确定在上拉电路的校准期间要施加的基准电压，以使所述上拉电路的输出电阻为值R1；
确定与所述上拉电路相关联的第一代码，其中，所述第一代码控制所述上拉电路的电阻；
确定在下拉电路的校准期间要施加的第二基准电压，以使所述下拉电路的输出电阻为值R2；以及
确定与所述下拉电路相关联的第二代码，其中，所述第二代码控制所述下拉电路的电阻。
2.根据权利要求1所述的方法，其中，确定在上拉电路的校准期间要施加的基准电压以使所述上拉电路的输出电阻为值R1包括：
确定在所述上拉电路的校准期间要施加的一部分偏置电压，以使所述上拉电路的输出电阻为值R1。
3.根据权利要求1所述的方法，其中，确定与所述上拉电路相关联的第一代码包括：
比较来自所述上拉电路的电压与所确定的基准电压，以及
确定所述第一代码，使得所述基准电压与来自所述上拉电路的所述电压大致相同。
4.根据权利要求1所述的方法，其中，确定在下拉电路的校准期间要施加的第二基准电压以使所述下拉电路的输出电阻为值R2包括：
确定第二基准电压，使得所述值R2与R1大致匹配。
5.根据权利要求1所述的方法，其中，确定与所述下拉电路相关联的第二代码包括：
将所述上拉电路耦合到所述下拉电路，其中，所述上拉电路使用所述第一代码；
比较来自所述下拉电路的电压与所确定的第二基准电压；以及
确定第二代码，使得所述第二基准电压与来自所述上拉电路和所述下拉电路的耦合的所述电压大致相同。
6.根据权利要求1所述的方法，包括：
在输出驱动器的操作期间：
将所述第一代码施加到一个或多个上拉电路，以及
将所述第二代码施加到一个或多个下拉电路。
7.根据权利要求1所述的方法，包括：
启动以下中的一个或多个的重新校准：所述上拉电路和所述下拉电路；
存储第三代码以设置所述上拉电路的电阻并在所述上拉电路的重新校准中确定；以及
存储第四代码以设置所述下拉电路的电阻并在所述下拉电路的重新校准中确定。
8.一种装置，包括：
半导体器件，所述半导体器件包括连接器，所述连接器基于与另一个电路的通信耦合而提供输出阻抗；
至少一个上拉电路，所述至少一个上拉电路耦合到所述连接器；
至少一个下拉电路，所述至少一个下拉电路耦合到所述连接器；以及
存储器，所述存储器用于存储第一基准电压校准值、第二基准电压校准值、第一代码、和第二代码，其中：
所述至少一个上拉电路包括以下中的一个或多个：晶体管或电阻器；
所述第一代码用于设置所述至少一个上拉电路的电阻水平，
所述至少一个下拉电路包括以下中的一个或多个：晶体管或电阻器；
所述第二代码用于设置所述至少一个下拉电路的电阻水平，
所述第一基准电压校准值用于校准第一上拉电路，
所述第二基准电压校准值用于校准第一下拉电路；以及
所述第一基准电压校准值与所述第二基准电压校准值相同或不同。
9.根据权利要求8所述的装置，其中，所述半导体器件包括存储器件，其中，所述连接器用于向所述存储器件提供数据信号或提供来自所述存储器件的数据信号。
10.根据权利要求8所述的装置，其中，所述半导体器件包括以下中的一个或多个：非易失性存储器件或易失性存储器件。
11.根据权利要求8所述的装置，包括：
逻辑单元，所述逻辑单元用于使所述上拉电路中的一个或多个和所述下拉电路中的一个或多个能够控制所述连接器的输出阻抗。
12.根据权利要求8所述的装置，还包括：
校准控制器，所述校准控制器耦合到所述至少一个上拉电路和所述至少一个下拉电路，所述校准控制器包括用于校准或重新校准所述至少一个上拉电路和所述至少一个下拉电路的逻辑单元。
13.根据权利要求12所述的装置，其中，为了重新校准所述至少一个上拉电路和所述至少一个下拉电路，所述校准控制器用于：
基于所述第一基准电压校准值设置基准电压值，
确定第三代码以调节第一上拉电路的电阻，使得由所述第一上拉电路提供的电压与所述基准电压大致匹配，
基于所述第二基准电压校准值设置第二基准电压值，以及
确定第四代码以调节第一下拉电路的电阻，使得由与所述第一上拉电路耦合的所述第一下拉电路提供的电压与所述第二基准电压大致匹配。
14.根据权利要求13所述的装置，其中，
所述校准控制器用于将所述第三代码和所述第四代码存储到所述存储器中，
所述第三代码用于设置所述至少一个上拉电路的电阻水平，以及
所述第四代码用于设置所述至少一个下拉电路的电阻水平。
15.根据权利要求13所述的装置，还包括：
串联电阻器链，所述串联电阻器链用于接收偏置电压，以及
选择器，所述选择器用于接收由所述串联电阻器链提供的电压，并且基于所述基准电压校准值来输出所述基准电压，或者基于所述第二基准电压校准值来输出所述第二基准电压值。
16.一种系统，包括：
至少一个处理器；
至少一个存储器件，所述至少一个存储器件通信耦合到所述至少一个处理器；
输出驱动器，所述输出驱动器通信耦合到所述存储器件，所述输出驱动器包括连接器；
至少一个上拉电路，所述至少一个上拉电路耦合到所述连接器；
至少一个下拉电路，所述至少一个下拉电路耦合到所述连接器；以及
存储器，所述存储器用于存储第一基准电压校准值、第二基准电压校准值、第一代码、和第二代码，其中：
所述至少一个上拉电路包括以下中的一个或多个：晶体管或电阻器；
所述第一代码用于设置所述至少一个上拉电路的电阻水平，
所述至少一个下拉电路包括以下中的一个或多个：晶体管或电阻器；
所述第二代码用于设置所述至少一个下拉电路的电阻水平，
所述第一基准电压校准值用于校准第一上拉电路，
所述第二基准电压校准值用于校准第一下拉电路；以及
所述第一基准电压校准值与所述第二基准电压校准值相同或不同。
17.根据权利要求16所述的系统，其中，所述至少一个存储器件包括以下中的一个或多个：非易失性存储器件或易失性存储器件。
18.根据权利要求16所述的系统，包括：
逻辑单元，所述逻辑单元用于使所述上拉电路中的一个或多个和所述下拉电路中的一个或多个能够控制所述连接器的输出阻抗。
19.根据权利要求16所述的系统，包括：
校准控制器，所述校准控制器耦合到所述至少一个上拉电路和所述至少一个下拉电路，所述校准控制器包括用于校准或重新校准所述至少一个上拉电路和所述至少一个下拉电路的逻辑单元。
20.根据权利要求19所述的系统，其中，为了重新校准所述至少一个上拉电路和所述至少一个下拉电路，所述校准控制器用于：
基于所述第一基准电压校准值来设置基准电压值，
确定第三代码以调节第二上拉电路的电阻，使得由所述第二上拉电路提供的电压与所述基准电压大致匹配，
基于所述第二基准电压校准值来设置第二基准电压值，以及
确定第四代码以调节第二下拉电路的电阻，使得由与所述第二上拉电路组合的所述第二下拉电路提供的电压与所述第二基准电压大致匹配。
21.根据权利要求20所述的系统，还包括以下中的一个或多个：
无线网络接口，所述无线网络接口通信耦合到所述至少一个处理器；
显示器，所述显示器通信耦合到所述至少一个处理器；或
电池，所述电池通信耦合到所述至少一个处理器。
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