CN104135268B - 适用于ddr的信号传输电路 - Google Patents

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Abstract

本发明公开一种适用于DDR的信号传输电路，以驱动连接垫，其由包括上、下电平移位器的电平移位电路，包括上、下缓冲单元的缓冲电路和包括上、下拉电路的输出电路而构成。上电平移位器和下电平移位器设置在DDR的操作电压和地电压之间，且接收包括第一工作电压和第二工作电压的输入信号，第一工作电压等于地电压，第二工作电压小于DDR的操作电压。上缓冲单元设置在DDR的操作电压与第一参考电压之间；下缓冲单元设置在地电压与第二参考电压之间。上电平移位器和下电平移位器采用输入输出器件以输出对应的第一偏移信号和第二偏移信号，其他的元件采用核心器件。第二参考电压等于第二工作电压，第一参考电压等于DDR的操作电压减去第二参考电压的差值。

Description

适用于DDR的信号传输电路
技术领域
本发明涉及信号传输电路，特别是涉及适用于DDR的信号传输电路。
背景技术
DDR全称是DDR SDRAM(Double Date Rate Synchronous Dynamic Random AccessMemory，双倍速率同步动态随机存取存储器)。DDR最早由三星公司于1996提出，由日本电气、三菱、富士通、东芝、日立、德州仪器、三星及现代等八家公司协议订立的内存规格，并得到了AMD、VIA及SiS等主要芯片组厂商的支持。DDR是普通SDRAM的升级版本，因此也称为SDRAM II。DDR技术最重要的改变是在数据传输上，其在时钟的上升沿和下降沿都能够传送数据，因此其能够在保持时钟速率不变的情况下将数据传送速率提高一倍，因此DDR广泛地应用在各类信号处理系统中。
一般而言，集成电路可以大致分成核心部分(core portion)与输入输出部分(input and output portion,IO portion)。输入输出部分扮演了核心部分中的对外通讯的桥梁，一方面需要将核心部分所产生的内部信号(core signal)透过连接垫(pad)而传递至集成电路之外，而另一方面也需要将外界送至连接垫的外部信号传递至核心部分以便进行处理。–电子产品往往随着运算速度的增快与节能的要求，核心部分的工作电压需要下降。同样地，为了增加集成电路之间外部信号的传输效率，新一代产品的工作电压也随着逐渐下降。举例来说，对于DDR(Double Date Rate Synchronous Dynamic Random AccessMemory，双倍速率同步动态随机存取存储器)来说，其第一代产品DDR1的工作电压为2.5V，第二代产品DDR2的工作电压为1.8V，第三代产品DDR3的工作电压为1.5V，低压版的第三代产品DDR3L的工作电压为1.35V，而第四代产品DDR4的工作电压为1.2V。
传统的半导体制程可以在半导体晶圆(wafer)上制造出两种器件：核心器件(coredevice)和输入输出器件(IO device)。通常地，核心器件的速度较快，驱动能力较强，但是其能够承受的电压差较低，即其所有的导电端(例如栅极、源极、漏极)之间的电压差在一个较低的电压差之下，例如1.1V；而输入输出器件的速度较慢，驱动能力较差，但是其能够承受的电压差较高，即其所有的导电端(例如栅极、源极、漏极)之间的电压差可以在一个较高的电压差之下，例如1.5V。举例而言，如果核心器件和输入输出器件均是MOS元件，那么作为输入输出器件的MOS元件中的栅极氧化层的厚度将大于作为核心器件的MOS元件中的栅极氧化层，以能够承受较大的电压差。
图1绘示了一种现有的信号传输电路10，其可以适用于DDR，例如DDR3，以传输高速的时钟信号或者数据信号。如图1所示，现有的信号传输电路10驱动连接垫15，其包括电平移位电路11、缓冲电路12、输出电路13。其中，输出电路13包括上拉电路13a和下拉电路13b，缓冲电路12包括上缓冲单元12a和下缓冲单元12b，而电平移位电路11包括上电平移位器11a和下电平移位器11b。其中电平移位电路11中的上电平移位器11a和下电平移位器11b接收输入信号IN，输入信号IN可以是由第一工作电压Vsscore和第二工作电压Vddcore所组成的方波信号，例如由0V和1.1V所组成的方波信号。而信号传输电路10中的器件都采用输入输出装置(IO device)，例如，上电平移位器11a、下电平移位器11b、上缓冲单元12a和下缓冲单元12b中的各个反向器均设置在DDR3的工作电压Vddio(1.5V)和地电压Vssio(0V)之间，而上拉电路13a和下拉电路13b中的上拉晶体管PMOS T1和下拉晶体管NMOS T2能够可以承受1.5V的电压差(Vddio-Vssio)，在此，输入信号IN两个工作电压之间的电压差对应核心电路的输出，其一般较小，小于DDR3的工作电压Vddio(1.5V)。在信号输出电路10中，上拉电路13a和下拉电路13b中的上拉晶体管PMOS和下拉晶体管NMOS采用驱动能力较弱的输入输出器件(IO device)，又要使其符合DDR3的驱动规格，则其需要占用非常大的半导体面积。
当然，信号传输电路也可以采用核心器件(core device)来降低其所需要的半导体面积。图2绘示了另一种现有的输出电路23，以取代图1中的输出电路13。其中，输出电路23中的上拉晶体管PMOS PH1与PH2以及下拉晶体管NMOS NL1和NL2都是采用核心器件。上拉晶体管PMOS PH1的栅极接收逻辑信号Sp，其高低逻辑电平分别是1.5V与0.4V，而上拉晶体管PMOS PH2的栅极连接参考电压Vbp，其电压为0.4V。下拉晶体管NMOS NL2的栅极接收另一参考电压Vbn，其电压为1.1V，下拉晶体管NMOS NL1的栅极接收另一逻辑信号Sn，其高低逻辑电平分别为1.1V与0V。这里所谓的高逻辑电平是指一信号等于逻辑上的“1”时，其所呈现的电压位准，而低逻辑电平则是该信号等于逻辑上的“0”时，其所呈现的电压位准。上拉晶体管PMOS PH1与PH2串联在一起，而下拉晶体管NMOS NL1与NL2串联在一起，这样的串联结构可以防止工作在1.1V的操作电压的核心器件(上拉晶体管PMOS T1与T2以及下拉晶体管NMOS T3与T4)可能遭受较高的操作电压(1.5V)而造成的损害。
但是，在输出电路23中，上拉晶体管PMOS PH2和下拉晶体管NOMS NL2的栅极与连接垫24之间的寄生电容非常大，因此为了避免连接垫24上的信号变化时，因电容耦合而造成上拉晶体管PMOS PH2和下拉晶体管NOMS NL2的栅极上的所接收的参考电压Vbp和Vbn的信号不稳定，因此需要在上拉晶体管PMOS PH2和下拉晶体管NOMSNL2的栅极上分别连接一个相当大的去耦电容C1和C2，以消除降低连接垫24上的信号变化对参考电压Vbp和Vbn的电压影响，而去耦电容C1和C2所占用的半导体面积也会非常的可观。
有鉴于此，有必要提供一种新颖的适用于DDR的信号传输电路以解决上述问题。
发明内容
本发明主要解决的技术问题是提供一种适用于DDR的信号传输电路，其驱动能力较强，而占用的半导体面积较少，且稳定性较高。
为解决上述技术问题，本发明采用的一个技术方案是：提供一种适用于DDR的信号传输电路，以驱动连接垫，其中，所述信号传输电路包括：电平移位电路、缓冲电路和输出电路。所述电平移位电路包括：上电平移位器和下电平移位器，其中，所述上电平移位器和所述下电平移位器分别设置在所述DDR的操作电压和地电压之间，且所述上电平移位器和所述下电平移位器分别接收输入信号(IN)并输出对应的第一偏移信号和第二偏移信号，所述输入信号包括第一工作电压和第二工作电压，其中，所述第一工作电压等于所述地电压，所述第二工作电压为核心器件的驱动电压，其小于所述DDR的所述操作电压。所述缓冲电路包括上缓冲单元和下缓冲单元，其中，所述上缓冲单元设置在所述DDR的所述操作电压与第一参考电压之间，且所述上缓冲单元连接所述上电平移位器的输出以接收所述第一偏移信号并根据所述第一偏移信号而输出第一逻辑信号；所述下缓冲单元设置在所述地电压与第二参考电压之间，且所述下缓冲单元连接所述下电平移位器的输出以接收所述第二偏移信号并根据所述第二偏移信号而输出第二逻辑信号。所述输出电路包括上拉电路和下拉电路，其中，所述上拉电路连接在所述DDR的所述操作电压和所述连接垫之间，且所述上拉电路连接所述上缓冲单元以根据所述第一逻辑信号而确定是否将所述DDR的所述操作电压输出至所述连接垫；所述下拉电路，连接在所述地电压和所述连接垫之间，且所述下拉电路连接所述下缓冲单元以根据所述第二逻辑信号而确定是否将所述地电压输出至所述连接垫。其中，所述上电平移位器和所述下电平移位器采用输入输出器件以分别输出对应的所述第一偏移信号和所述第二偏移信号，而所述上缓冲单元、所述下缓冲单元、所述上拉电路和所述下拉电路采用核心器件；所述第二参考电压等于所述第二工作电压，所述第一参考电压等于所述DDR的所述操作电压减去所述第二参考电压的差值。
其中，所述上拉电路包括第一开关元件、第二开关元件和第三开关元件。所述第一开关元件包括控制端、第一通路端和第二通路端，其中，所述第一开关元件的控制端通过第一电阻连接至所述上缓冲单元的输出端以接收所述第一逻辑信号，所述第一开关元件的第一通路端连接至所述DDR的所述操作电压。所述第二开关元件包括控制端、第一通路端和第二通路端，其中，所述第二开关元件的控制端连接至所述上缓冲单元的输出端以接收所述第一逻辑信号，所述第二开关元件的第一通路端连接至所述第一开关元件的第二通路端，所述第二开关元件的第二通路端通过第二电阻连接至所述连接垫。所述第三开关元件包括控制端、第一通路端和第二通路端，其中，所述第三开关元件的控制端连接至所述第一参考电压，所述第三开关元件的第一通路端连接至所述第一开关元件的第二通路端与所述第二开关元件的第一通路端之间的连接处，所述第三开关元件的第二通路端连接至所述第二开关元件的第二通路端与所述第二电阻之间的连接处。所述下拉电路包括第四开关元件、第五开关元件和第六开关元件。所述第四开关元件包括控制端、第一通路端和第二通路端，其中，所述第四开关元件的控制端通过第三电阻连接至所述下缓冲单元的输出端以接收所述第二逻辑信号，所述第四开关元件的第一通路端连接至所述地电压。所述第五开关元件包括控制端、第一通路端和第二通路端，其中，所述第五开关元件的控制端连接至所述下缓冲单元的输出端以接收所述第二逻辑信号，所述第五开关元件的第一通路端连接至所述第四开关元件的第二通路端，所述第五开关元件的第二通路端通过第四电阻连接至所述连接垫。所述第六开关元件包括控制端、第一通路端和第二通路端，其中，所述第六开关元件的控制端连接至所述第二参考电压，所述第六开关元件的第一通路端连接至所述第四开关元件的第二通路端与所述第五开关元件的第一通路端之间的连接处，所述第六开关元件的第二通路端连接至所述第五开关元件的第二通路端与所述第四电阻之间的连接处。其中，所述第一、第二和第三开关元件为第一类型的开关元件，而所述第四、第五和第六开关元件为第二类型的开关元件，所述第一类型的开关元件的类型与所述第二类型的开关元件相反。
其中，所述上拉电路进一步包括第七开关元件和第一二极管。所述第七开关元件包括控制端、第一通路端和第二通路端，其中，所述第七开关元件的控制端连接所述第三开关元件的控制端和所述第一参考电压，所述第七开关元件的第一通路端和第二通路端分别连接至所述DDR的所述操作电压。所述第一二极管的阳极连接所述第二电阻和所述第四电阻之间的连接处和所述连接垫，而所述第一二极管的阴极连接至所述DDR的所述操作电压。所述下拉电路进一步包括第八开关元件和第二二极管。所述第八开关元件包括控制端、第一通路端和第二通路端，其中，所述第八开关元件的控制端连接所述第六开关元件的控制端和所述第二参考电压，所述第八开关元件的第一通路端和第二通路端分别连接至所述地电压。所述第二二极管的阳极连接至所述地电压，所述第二二极管的阴极连接至所述第二电阻和所述第四电阻之间的连接处和所述连接垫。其中，所述第七开关元件为所述第一类型的开关元件，而所述第八开关元件为所述第二类型的开关元件。
其中，所述第一、第二、第三和第七开关元件为PMOS晶体管，而所述第四、第五、第六和第八开关元件为NMOS晶体管。
其中，所述上拉电平移位器包括第一至第五反向器和第十一至第二十开关元件。所述第一至第五反向器分别设置在所述输入信号中的所述第一工作电压和所述第二工作电压之间，所述第一反向器的输入端连接所述输入信号，所述第一、第二和第三反向器串联在一起以输出所述输入信号的反向信号，所述第四反向器的输入端连接所述第二反向器的输出端以使所述第一、第二、第四和第五反向器串联在一起以输出所述输入信号的非反向信号。所述第十一开关元件包括控制端、第一通路端和第二通路端，其中，所述第十一开关元件的控制端连接至所述第三反向器的输出端以接收所述输入信号的反向信号，所述第十一开关元件的第一通路端连接至所述地电压。所述第十二开关元件包括控制端、第一通路端和第二通路端，其中，所述第十二开关元件的控制端连接至所述第五反向器的输出端以接收所述输入信号的非反向信号，所述第十二开关元件的第一通路端连接所述地电压。所述第十三开关元件包括控制端、第一通路端和第二通路端，其中，所述第十三开关元件的控制端连接所述第十二开关元件的控制端和所述第五反向器的输出端以接收所述输入信号的非反向信号，所述第十三开关元件的第一通路端连接所述第十二开关元件的第二通路端。所述第十四开关元件包括控制端、第一通路端和第二通路端，其中，所述第十四开关元件的控制端连接至所述第二参考电压，所述第十四开关元件的第一通路端连接至所述第十二开关元件的第二通路端与所述第十三开关元件的第一通路端之间的连接处，所述第十四开关元件的第二通路端与所述第十三开关元件的第二通路端连接在一起。所述第十五开关元件包括控制端、第一通路端和第二通路端，其中，所述第十五开关元件的第一通路端连接至所述DDR的所述操作电压，所述第十五开关元件的第二通路端与控制端连接在一起并连接至所述第十一开关元件的第二通路端，且所述第十五开关元件的第二通路端和控制端与所述第十一开关元件的第二通路端之间的连接处定义为第一节点。所述第十六开关元件包括控制端、第一通路端和第二通路端，其中，所述第十六开关元件的控制端连接至所述第一节点，所述第十六开关元件的第一通路端连接至所述DDR的所述操作电压。所述第十七开关元件包括控制端、第一通路端和第二通路端，其中，所述第十七开关元件的控制端连接至所述第一节点，所述第十七开关元件的第一通路端连接所述第十六开关元件的第二通路端。所述第十八开关元件包括控制端、第一通路端和第二通路端，其中，所述第十八开关元件的控制端连接所述第一参考电压，所述第十八开关元件的第一通路端连接所述第十七开关元件的第一通路端和所述第十六开关元件的第二通路端之间的连接处，所述第十八开关元件的第二通路端与所述第十七开关元件的第二通路端连接在一起并连接至所述第第十三开关元件的第二通路端和所述第十四开关元件的第二通路端，且所述第十八开关元件的第二通路端和所述第十七开关元件的第二通路端与所述第十三开关元件的第二通路端和所述第十四开关元件的第二通路端之间的连接处定义为第二节点。所述第十九开关元件包括控制端、第一通路端和第二通路端，其中，所述第十九开关元件的控制端连接至所述第二节点，所述第十九开关元件的第一通路端连接至所述DDR的所述操作电压。所述第二十开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十开关元件的控制端连接至所述第二节点，所述第二十开关元件的第一通路端连接至所述第一参考电压，所述第二十开关元件的第二通路端连接所述第十九开关元件的第二通路端，且所述第二十开关元件的第二通路端与所述第十九开关元件的第二通路端之间的连接处作为为所述上电平移位器的输出端以输出所述第一偏移信号。其中，所述第十一、第十二、第十三、第十四和第二十开关元件为第二类型开关元件，而所述第十五、第十六、第十七、第十八和第十九开关元件为第一类型开关元件，所述第一类型开关元件的类型与所述第二类型开关元件相反。
其中，所述第十一、第十二、第十三、第十四和第二十开关元件为NMOS晶体管，而所述第十五、第十六、第十七、第十八和第十九开关元件为PMOS晶体管。
其中，所述第十九开关元件为输入输出器件，而所述第二十开关元件为核心器件。
其中，所述下电平移位器包括第六至第十反向器和第二十一至第三十开关元件。所述第六至第十反向器分别设置在所述输入信号中的所述第一工作电压和所述第二工作电压之间，所述第六反向器的输入端连接所述输入信号，所述第六、第七和第八反向器串联在一起以输出所述输入信号的反向信号，所述第九反向器的输入端连接所述第七反向器的输出端以使所述第六、第七、第九和第十反向器串联在一起以输出所述输入信号的非反向信号。所述第二十一开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十一开关元件的控制端连接至所述第八反向器的输出端以接收所述输入信号的反向信号，所述第二十一开关元件的第一通路端连接至所述地电压。所述第二十二开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十二开关元件的控制端连接至所述第十反向器的输出端以接收所述输入信号的非反向信号，所述第二十二开关元件的第一通路端连接所述地电压。所述第二十三开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十三开关元件的控制端连接所述第二十二开关元件的控制端和所述第十反向器的输出端以接收所述输入信号的非反向信号，所述第二十三开关元件的第一通路端连接至所述第二十二开关元件的第二通路端。所述第二十四开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十四开关元件的控制端连接至所述第二参考电压，所述第二十四开关元件的第一通路端连接至所述第二十二开关元件的第二通路端与所述第二十三开关元件的第一通路端之间的连接处，所述第二十四开关元件的第二通路端与所述第二十三开关元件的第二通路端连接在一起。所述第二十五开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十五开关元件的第一通路端连接至所述DDR的所述操作电压，所述第二十五开关元件的第二通路端和控制端连接在一起并连接至所述第二十一开关元件的第二通路端，所述第二十五开关元件的第二通路端和控制端与所述第二十一开关元件的第二通路端之间的连接处定义为第三节点。所述第二十六开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十六开关元件的控制端连接至所述第三节点，其第一通路端连接至所述DDR的所述操作电压。所述第二十七开关元件包括控制端、第一通路端和第二通路端，其中，所述二十七开关元件的控制端连接至所述第三节点，其第一通路端连接所述第二十六开关元件的第二通路端。所述第二十八开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十八开关元件的控制端连接所述第一参考电压，其第一通路端连接所述第二十七开关元件的第一通路端和第二十六开关元件的第二通路端之间的连接处，所述第二十八开关元件的第二通路端与所述第二十七开关元件的第二通路端连接在一起并连接至所述第二十三开关元件的第二通路端和所述第二十四开关元件的第二通路端，且所述二十八开关元件的第二通路端和所述第二十七开关元件的第二通路端与所述第二十三开关元件的第二通路端和所述第二十四开关元件的第二通路端之间的连接处定义为第四节点。所述第二十九开关元件包括控制端、第一通路端和第二通路端，其中，所述第二十九开关元件的控制端连接至所述第四节点，所述第二十九开关元件的第一通路端连接至所述第二参考电压。所述第三十开关元件包括控制端、第一通路端和第二通路端，其中，所述第三十开关元件的控制端连接至所述第四节点，所述第三十开关元件的第一通路端连接至所述地电压，所述第三十开关元件的第二通路端连接所述第二十九开关元件的第二通路端，且所述第三十开关元件的第二通路端与所述第二十九开关元件的第二通路端之间的连接处作为所述下电平移位器的输出端以输出所述第二偏移信号。其中，所述第二十一、第二十二、第二十三、第二十四和第三十开关元件为第二类型开关元件，而所述第二十五、第二十六、第二十七、第二十八和第二十九开关元件为第一类型开关元件，所述第一类型开关元件的类型与所述第二类型开关元件相反。
其中，所述第二十一、第二十二、第二十三、第二十四和第三十开关元件为NMOS晶体管，而所述第二十五、第二十六、第二十七、第二十八和第二十九开关元件为PMOS晶体管。
其中，所述第三十开关元件为输入输出器件，而所述第二十九开关元件为核心器件。
本发明的有益效果是：区别于现有技术的情况，本发明的DDR信号传输电路中，只有上电平移位器和下电平移位器采用输入输出器件以分别输出对应的第一偏移信号和第二偏移信号，而其他的器件都可以采用核心器件，因此其驱动能力较强，而占用的半导体面积较少。而上电平移位器和下电平移位器利用第一参考电压和第二参考电压可以稳定地输出第一偏移信号和第二偏移信号，其稳定性较高。
附图说明
图1为一种现有的适用于DDR的信号传输电路的电路示意图；
图2为另一种现有的输出电路的电路示意图；
图3为本发明一实施例所示的适用于DDR的信号传输电路的电路示意图；
图4为本发明一实施例所示的上电平移位器的具体电路示意图；
图5为本发明一实施例所示的下电平移位器的具体电路示意图；
图6为图3所示的第一逻辑信号和第二逻辑信号的时序图。
具体实施方式
请参阅图3，其为本发明一实施例所示的适用于DDR的信号传输电路的示意图。在此，以DDR3为例来介绍本发明，其操作电压为1.5V，当然，本发明并不限定于此，其也可以适用于其它类型的DDR，例如操作电压为1.35V的DDR3L或者操作电压为1.2V的DDR4。
如图3所示，本发明的信号传输电路100用于驱动连接垫101，其包括电平移位电路110、缓冲电路120和输出电路130。
电平移位电路110包括上电平移位器111和下电平移位器112，其中，上电平移位器111和下电平移位器112分别设置在DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)之间。且上电平移位器111和下电平移位器112分别接收输入信号IN，其中输入信号IN是由第一工作电压Vsscore和第二工作电压Vddcore所组成的方波信号，第一工作电压Vsscore与地电压Vssio相同，其均为0V；而第二工作电压Vddcore对应核心器件的驱动电压，其可以设定为1.1V，小于DDR3的工作电压Vddio(1.5V)。
上电平移位器111和下电平移位器112根据输入信号IN以及DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)而输出对应的第一偏移信号Ssfp和第二偏移信号Ssfn。
缓冲电路120包括上缓冲单元121和下缓冲单元122，其中上缓冲单元121设置在DDR的操作电压Vddio(1.5V)与第一参考电压Vbp之间，由DDR的操作电压Vddio和第一参考电压Vbp所供电。且上缓冲单元121连接上电平移位器111，从而根据第一偏移信号Ssfp而产生第一逻辑信号Sp。下缓冲单元122设置在地电压Vssio与第二参考电压Vbn之间，由地电压Vssio和第二参考电压Vbn所供电。且下缓冲单元122连接下电平移位器112，从而根据第二偏移信号Ssfn而产生第二逻辑信号Sn。其中，第二参考电压Vbn等于输入信号IN中的第二工作电压Vddcore(1.1V)，而第一参考电压Vbp等于DDR的操作电压Vddio减去第二参考电压Vbn的差值，即Vbp＝Vddio-Vddcore＝1.5V-1.1V＝0.4V。
此外，上缓冲单元121和下缓冲单元122可以分别由多个级联的反向器而构成，在本实施例中仅仅示出了2个级联的反向器，以用来降低上电平移位器111和下电平移位器112的电容性负载。
输出电路130包括上拉电路131和下拉电路132。其中，上拉电路131设置在DDR3的操作电压Vddio和连接垫101之间，且上拉电路131连接上缓冲单元121的输出以接收第一逻辑信号Sp，并根据第一逻辑信号Sp而确定是否将操作电压Vddio输出至连接垫101。
类似地，下拉电路132设置在地电压Vssio和连接垫101之间，且下拉电路132连接下缓冲单元122的输出以接收第二逻辑信号Sn，并根据第二逻辑信号Sn而确定是否将地电压Vssio输出至连接垫101。
具体地，上拉电路131主要包括开关元件T1～T3。本领域技术人员可以理解的是，以下所介绍的开关元件均分别包括控制端、第一通路端和第二通路端，其中开关元件可以采用晶体管而实现，而开关元件的控制端是指晶体管的栅极，开关元件的第一通路端是指晶体管的一个源漏极，而开关元件的第二通路端是指晶体管的另一个源漏极。
开关元件T1的控制端通过电阻R1而连接至上缓冲单元121的输出端以接收第一逻辑信号Sp，而开关元件T1的第一通路端连接DDR3的操作电压Vddio(1.5V)。开关元件T2的控制端连接上缓冲单元121的输出端以接收第一逻辑信号Sp，其第一通路端连接开关元件T1的第二通路端，而开关元件T2的第二通路端通过电阻R2连接至连接垫101。开关元件T3的控制端连接第一参考电压Vbp，其第一通路端连接开关元件T1的第二通路端与开关元件T2的第一通路端之间的连接处，开关元件T3的第二通路端连接至开关元件T2的第二通路端与电阻R2之间的连接处。
类似地，下拉电路132主要包括开关元件T4～T6。其中，开关元件T4的控制端通过电阻R3连接至下缓冲单元122的输出端以接收第二逻辑信号Sn，而其第一通路端连接至地电压Vssio。开关元件T5的控制端连接下缓冲单元122的输出端以接收第二逻辑信号Sn，而其第一通路端连接至开关元件T4的第二通路端，而开关元件T5的第二通路端通过电阻R4而连接至连接垫101。开关元件T6的控制端连接至第二参考电压Vbn，而其第一通路端连接至开关元件T4的第二通路端与开关元件T5的第一通路端之间的连接处，开关元件T6的第二通路端连接至开关元件T5的第二通路端与电阻R4之间的连接处。
此外，上拉电路131可以进一步包括开关元件T7和二极管D1。其中，开关元件T7的控制端连接开关元件T3的控制端和第一参考电压Vbp，而开关元件T7的第一通路端和第二通路端分别连接至DDR3的操作电压Vddio。二极管D1反接在连接垫101和DDR3的操作电压Vddio之间，具体地，二极管D1的阳极连接电阻R2和电阻R4之间的连接处和连接垫101，而其阴极连接DDR3的操作电压Vddio。
类似地，下拉电路132可以进一步包括开关元件T8和二极管D2。其中，开关元件T8的控制端连接开关元件T6的控制端和第二参考电压Vbn，而开关元件T8的第一通路端和第二通路端分别连接至地电压Vssio。二极管D2反接在地电压Vssio和连接垫101之间，具体地，二极管D2的阳极连接地电压Vssio，而其阴极连接电路R2和电阻R4之间的连接处和连接垫101。
其中，上拉电路131中的开关元件T1、T2、T3和T7分别为第一类型的开关元件，在本实施例中，其可以分别为PMOS晶体管；而下拉电路中的开关元件T4、T5、T6和T8分别为第二类型的开关元件，在本实施例，其可以分别为NMOS晶体管，即第一类型开关元件的类型与第二类型开关元件相反。
在本发明中，上电平移位器111和下电平移位器112分别采用输入输出器件(IOdevice)来分别输出对应的第一偏移信号Ssfp和第二偏移信号Ssfn；而其他的元件，例如上缓冲单元121、下缓冲单元122、上拉电路131和下拉电路132均采用核心器件(coredevice)。
也就是说，如图3所示，上电平移位器111和下电平移位器112可以分别是设置在DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)之间，由DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)进行供电，因此上电平移位器111和下电平移位器112这两个端口之间的电压差较高，超过1.1V，因此上电平移位器111和下电平移位器112需要使用输入输出器件(IO device)，以能够承受较高的电压应力。
而其他的元件的所有导电端之间的电压差较低，等于或低于1.1V，因此其他的元件可以采用速度较快的核心器件。例如，上缓冲单元121是设置在DDR3的操作电压Vddio(1.5V)和第一参考电压Vbp(0.4V)之间，因此这两个端口之间的电压差不超过1.1V，其可以采用核心器件(core device)。下缓冲单元122与上缓冲单元121相似。而对于上拉电路131和下拉电路132后续进行介绍。
请参见图4，其绘示为本发明一实施例所示的上电平移位器的具体电路示意图。如图4所示，上电平移位器111主要包括五个反向器INV1～INV5和十个晶体管T11～T20。
其中，五个反向器INV1～INV5分别设置在输入信号IN的第一工作电压Vsscore(0V)和第二工作电压Vddcore(1.1V)之间，以由第一工作电压Vsscore和第二工作电压Vddcore进行供电。反向器INV1的输入端连接输入信号IN，反向器INV1～INV3串联在一起以输出输入信号IN的反向信号Sinv，而反向器INV4的输入端连接反向器INV2的输出端以使反向器INV1、INV2、INV4和INV5串联在一起，以输出输入信号IN的非反向信号Snon。
开关元件T11的控制端连接至反向器INV3的输出端以接收输入信号IN的反向信号Sinv。开关元件T11的第一通路端连接地电压Vssio。
开关元件T12的控制端连接反向器INV5的输出端以接收输入信号IN的非反向信号Snon，其第一通路端连接地电压Vssio。
开关元件T13的控制端连接开关元件T12的控制端和反向器INV5的输出端以接收输入信号IN的非反向信号Snon，其第一通路端连接开关元件T12的第二通路端。
开关元件T14的控制端连接第二参考电压Vbn，其第一通路端连接开关元件T12的第二通路端与开关元件T13的第一通路端之间的连接处，而开关元件T14的第二通路端与开关元件T13的第二通路端连接在一起。
开关元件T15的第一通路端连接至DDR3的操作电压Vddio，其第二通路端与控制端连接在一起并连接至开关元件T11的第二通路端，且开关元件T15的第二通路端和控制端与开关元件T11的第二通路端之间的连接处定义为节点A。
开关元件T16的控制端连接节点A，其第一通路端连接至DDR3的操作电压Vddio。
开关元件T17的控制端连接第一节点A，而其第一通路端连接开关元件T16的第二通路端。
开关元件T18的控制端连接第一参考电压Vbp，其第一通路端连接开关元件T17的第一通路端和开关元件T16的第二通路端之间的连接处，开关元件T18的第二通路端与开关元件T17的第二通路端连接在一起并连接至开关元件T13的第二通路端和开关元件T14的第二通路端，且开关元件T18的第二通路端和开关元件T17的第二通路端与开关元件T13的第二通路端和开关元件T14的第二通路端之间的连接处定义为节点B。
开关元件T19和开关元件T20的控制端均连接至节点B，开关元件T19的第一通路端连接至DDR3的操作电压Vddio，而开关元件T20的第一通路端连接至第一参考电压Vbp，开关元件T20的第二通路端连接开关元件T19的第二通路端。且开关元件T20的第二通路端与开关元件T19的第二通路端之间的连接处作为上电平移位器111的输出端以输出第一偏移信号Ssfp。
其中，开关元件T11、T12、T13、T14和T20为第二类型开关元件，即NMOS晶体管；而开关元件T15、T16、T17、T18和T19为第一类型开关元件，即PMOS晶体管。
以下将具体介绍上电平移位器的工作原理。请一并参见图3和4，由于输入信号IN是由第一工作电压Vsscore(0V)与第二工作电压Vddcore(1.1V)所组成的方波信号，也就是说输入信号IN的高低逻辑电平分别为1.1V和0V。这里所谓的高逻辑电平是指一信号等于逻辑上的“1”时，其所呈现的电压位准，而低逻辑电平则是该信号等于逻辑上的“0”时，其所呈现的电压位准。
当输入信号IN处于低逻辑“0”时，图4中反向器INV3所输出的输入信号IN的反向信号Sinv处于高逻辑“1”，则开关元件T11导通；而反向器INV5所输出的输入信号IN的非反向信号Snon也同样处于低逻辑“0”，则开关元件T12和T13截止。
由于开关元件T11导通，因此，地电压Vssio通过导通的开关元件T11对节点A进行放电，节点A处于低逻辑“0”。PMOS晶体管的开关元件T15、T16和T17均导通。此外，由于开关元件T18的控制端连接的是第一参考电压Vbp(0.4V)，即处于低逻辑“0”，因此开关元件T18导通。因此DDR3的操作电压Vddio通过导通的开关元件T15对节点A进行充电，通过导通的开关元件T16、T17和T18对节点B进行充电，从而分别拉高节点A和节点B处的电位。此时，对于节点A来说，开关元件T11还是处于导通状态，因此地电平Vssio还是会对节点A进行放电，以使节点A维持在低逻辑“0”，从而保持开关元件T16、T17和T18导通，则节点B处的电压out1被DDR3的操作电压Vddio充电，拉升节点B处的电压out1直至操作电压Vddio(1.5V)，处于高逻辑“1”。
由于节点B处的电压out1处于高逻辑“1”，因此开关元件T20导通，而开关元件T19截止，因此上电平移位器111的输出端所输出的第一偏移信号Ssfp为第一参考电压Vbp(0.4V)，处于低逻辑“0”。
当输入信号IN由低逻辑“0”向高逻辑“1”跳变时，反向器INV3所输出的输入信号IN的反向信号Sinv处于低逻辑“0”，则开关元件T11截止；而反向器INV5所输出的输入信号IN的非反向信号Snon处于高逻辑“1”，则开关元件T12和T13导通。此外，由于开关元件T14的控制端连接的是第二参考电压Vbn(1.1V)，处于高逻辑“1”，因此开关元件T14导通。
此时节点A还是处于低逻辑“0”的状态，开关元件T15、T16和T17还是保持导通，但是由于开关元件T11截止，即地电压Vssio停止对节点A进行放电，因此节点A处的电压由于导通的开关元件T15而逐渐升高，直至升高至阈值电压，即处于高逻辑“1”的状态而使开关元件T15、T16和T17截止。由于开关元件T16和开关元件T17截止，因此DDR3的操作电压Vddio停止对节点B的充电操作。
而此时，由于开关元件T12、T13和T14导通，则节点B处的电压out1被地电压Vssio进行放电，拉低节点B处的电压out1直至地电压Vssio(0V)，使其处于低逻辑“0”。由于节点B处的电压out1处于低逻辑“0”，则开关元件T20截止，而开关元件T19导通，因此上电平移位器111的输出端所输出的第一偏移信号Ssfp为DDR3的操作电压Vddio(1.5V)，处于高逻辑“0”。
当输入信号IN维持稳定在高逻辑“1”时，则开关元件T11、T15、T16和T17保持截止，而开关元件T12、T13和T14导通，节点B是被地电压Vssio进行放电，处于低逻辑“0”。而开关元件T19导通，开关元件T20截止，DDR3的操作电压Vddio对上电平移位器的输出端进行充电，第一偏移信号Ssfp输出操作电压Vddio(1.5V)。
当输入信号IN从高逻辑“1”向低逻辑“0”跳变时，反向器INV3输出的输入信号IN的反向信号Sinv处于高逻辑“1”，则开关元件T11导通；而反向器INV5输出的输入信号IN的非反向信号Snon处于低逻辑“0”，则开关元件T12和T13截止。
由于开关元件T11导通，地电压Vssio对节点A进行放电，使其处于低逻辑“0”，开关元件T15、T16和T17导通，DDR3的操作电压Vddio(1.5V)通过导通的开关元件T16、T17和T18对节点B进行充电。
由于设置了开关元件T18，因此当开关元件T16和T17导通时，则开关元件T16和T17组成了一条充电路径，而开关元件T16和T18组成了另一条充电路径，因此DDR3的操作电压Vddio可以通过两条充电路径而对节点B处的电压out1进行充电。也就是说，开关元件T18的设置可以保护开关元件T17，避免开关元件T17承受较大的电压应力。同样地，由于开关元件T14的设置，因此当开关元件T12和T13导通时，地电压Vssio可以通过两条放电路径而对节点B处的out1进行放电，即开关元件T14的设置可以保护开关元件T13，避免开关元件T13承受较大的电压应力。
需要指出的是，由于节点B处的电压out1在地电压Vssio(0V)和DDR3的操作电压Vddio(1.5V)之间转换，而开关元件T19的第一通路端是连接在DDR3的操作电压Vddio(1.5V)，因此开关元件T19需要采用输入输出器件(IO device)，以承受较大的电压应力。而开关元件T20的第一通路端是连接在第一参考电压Vbp(0.4V)，因此开关元件T20可以采用核心器件(core device)。此外，本领域技术人员可以理解的是，上电平移位器111中的其它元件可以核心器件，例如反向器INV1～INV5是设置在第一工作电压Vsscore(0V)和第二工作电压Vddcore(1.1V)之间，因此，其可以分别采用核心器件而实现；而开关元件T11和T15是串联在一起设置在DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)之间，因此两个开关元件T11和T15可以分担DDR3的操作电压Vddio(1.5V)和地电压Vssio(0V)之间的压差，且由于阈值电压的存在，则开关元件T11和T15也可以分别采用核心器件。同样地，开关元件T12、T13、T14和开关元件T16、T17、T18也可以分别采用核心器件。也就是说，在上拉移位器111中，除了开关元件T19需要采用输入输出器件，而其它的元件都可以采用核心器件，从而可以较强的驱动能力，减少半导体面积。
请参见图5，其绘示为本发明一实施例所示的下电平移位器的具体电路示意图。如图5所示，下电平移位器112也是主要包括五个反向器INV6～INV10和十个晶体管T21～T30。
其中，五个反向器INV6～INV10分别设置在输入信号IN的第一工作电压Vsscore(0V)和第二工作电压Vddcore(1.1V)之间，以由第一工作电压Vsscore和第二工作电压Vddcore进行供电。反向器INV6的输入端连接输入信号IN，反向器INV6～INV8串联在一起以输出输入信号IN的反向信号Sinv，而反向器INV9的输入端连接反向器INV7的输出端以使反向器INV6、INV7、INV9和INV10串联在一起，以输出输入信号IN的非反向信号Snon。
开关元件T21的控制端连接至反向器INV8的输出端以接收输入信号IN的反向信号Sinv，而其第一通路端连接地电压Vssio。
开关元件T22和T23的控制端连接至反向器INV10的输出端以接收输入信号IN的非反向信号Snon，开关元件T22的第一通路端连接地电压Vssio。开关元件T23的第一通路端连接开关元件T22的第二通路端。
开关元件T24的控制端连接第二参考电压Vbn，其第一通路端连接至开关元件T22的第二通路端与开关元件T23的第一通路端之间的连接处，开关元件T24的第二通路端与开关元件T23的第二通路端连接在一起。
开关元件T25的第一通路端连接至DDR3的操作电压Vddio，而其第二通路端和控制端连接在一起并连接至开关元件T21的第二通路端。其中，开关元件T25的第二通路端和控制端与开关元件T21的第二通路端之间的连接处定义为节点C。
开关元件T26和开关元件T27的控制端分别连接至节点C，开关元件T26的第一通路端连接至DDR3的操作电压Vddio，而开关元件T27的第一通路端连接开关元件T26的第二通路端。
开关元件T28的控制端连接第一参考电压Vbp，而其第一通路端连接开关元件T27的第一通路端和开关元件T26的第二通路端之间的连接处，且开关元件T28的第二通路端与开关元件T27的第二通路端连接在一起并连接至开关元件T23的第二通路端和开关元件T24的第二通路端。其中，开关元件T28的第二通路端和开关元件T27的第二通路端与开关元件T23的第二通路端和开关元件T24的第二通路端之间的连接处定义为节点D。
开关元件T29和开关元件T30的控制端均连接至节点D，开关元件T29的第一通路端连接至第二参考电压Vbn，而开关元件T30的第一通路端连接至地电压Vssio。开关元件T30的第二通路端连接开关元件T29的第二通路端，其中，开关元件T30的第二通路端与开关元件T29的第二通路端之间的连接处作为下电平移位器112的输出端以输出第二偏移信号。
其中，开关元件T21、T22、T23、T24和T30为第二类型开关元件，即PMOS晶体管；而开关元件T25、T26、T27、T28和T29为第一类型开关元件，即NMOS晶体管。
本领域技术人员可以理解的是，如图5所示的下电平移位器112的工作原理与如图4所示的上电平移位器111的工作原理类似，其不同在于：开关元件T29的第一通路端是连接至第二参考电压Vbn，而开关元件T30的第一通路端是连接至地电压Vssio，因此下电平移位器112所输出的第二偏移信号Ssfn在地电压Vssio(0V)和第二参考电压Vbn(1.1V)之间进行切换。在下电平移位器112中，开关元件T29可以采用核心器件(core device)，而开关元件T30需要采用输入输出器件(IO device)，以承受较大的电压应力。而与上电平移位器111相似，下电平移位器112中的其它元件都可以采用核心器件，以获得较强的驱动能力，减少半导体面积。
在本发明中，可以通过设计上电平移位器111和下电平移位器112的器件尺寸不同，从而实现上电平移位器111所输出的第一偏移信号Ssfp和下电平移位器112所输出的第二偏移信号Ssfn之间具有非重叠区域。
请继续参阅图3，第一偏移信号Ssfp和第二偏移信号Ssfn在分别经过上缓冲单元121和下缓冲单元122的电容性负载处理后得到第一逻辑信号Sp和第二逻辑信号Sn，其中，第一逻辑信号Sp与第一偏移信号Ssfp相似，其在第一参考电压Vbp(0.4V)和DDR3的操作电压Vddio(1.5V)之间切换；而第二逻辑信号Sn与第二偏移信号Ssfn相似，其在地电压Vssio(0V)和第二参考电压Vbn(1.1V)之间切换。图6绘示为第一逻辑信号Sp和第二逻辑信号Sn的时序图。如图6所示，第一逻辑信号Sp和第二逻辑信号Sn与上述的第一偏移信号Ssfp和第二偏移信号Ssfn相似，其也具有非重叠区域，如区域t1和t3。
请一并参阅图3和图6，在时间段t1之前，第一逻辑信号Sp和第二逻辑信号Sn均位于低逻辑“0”(如第一偏移信号Ssfp和第二偏移信号Ssfn所示)，则上拉电路131中的各个开关元件T1-T3导通，上拉电路131工作，DDR3的操作电压Vddio对连接垫101进行充电，而下拉电路132不进行工作。此外，在充电过程中，开关元件T1和T2组成了一个充电路径，而开关元件T1和T3组成了另一个充电路径，因此其驱动能力较强。
在时间段t1和t3内，即第一逻辑信号Sp和第二逻辑信号Sn的非重叠区域内(如第一偏移信号Ssfp和第二偏移信号Ssfn所示)，上拉电路131和下拉电路132均不工作。
而在时间段t2内，第一逻辑信号Sp和第二逻辑信号Sn均位于高逻辑“1”(如第一偏移信号Ssfp和第二偏移信号Ssfn所示)，则下拉电路132中的各个开关元件T4-T6导通，下拉电路132工作，地电压Vssio对连接垫101进行放电，而上拉电路131不进行工作。同样地，在放电过程中，开关元件T4和T5组成了一个充电路径，而开关元件T4和T6组成了另一个充电路径，因此其驱动能力较强。
在此需要指出的是，由于第一逻辑信号Sp是由第一参考电压Vbp(0.4V)和DDR3的操作电压Vddio(1.5V)所组成的方波信号，因此上拉电路131中的各个器件的各个导电端之间的电压差不超过1.1V，则其中的各个器件可以采用核心器件(core device)。同样地，由于第二逻辑信号Sn是由地电压Vssio(0V)和第二参考电压Vbn(1.1V)所组成的方波信号，因此，下拉电路132中的各个器件也是可以采用核心器件。
综上所述，本发明的DDR信号传输电路100中，只有上电平移位器111和下电平移位器112是采用输入输出器件来输出对应的第一偏移信号Ssfp和第二偏移信号Ssfn，而其他的器件都可以采用核心器件，因此其驱动能力较强，而占用的半导体面积较少。而上电平移位器111和下电平移位器112利用第一参考电压Vbn和第二参考电压Vbp可以稳定地输出第一偏移信号Ssfp和第二偏移信号Ssfn，其稳定性较高。
以上所述仅为本发明的实施方式，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (8)

1.一种适用于DDR的信号传输电路，以驱动连接垫，其特征在于，所述信号传输电路包括：
电平移位电路，其包括：
上电平移位器；
下电平移位器，其中，所述上电平移位器和所述下电平移位器分别设置在所述DDR的操作电压和地电压之间，且所述上电平移位器和所述下电平移位器分别接收输入信号并输出对应的第一偏移信号和第二偏移信号，所述输入信号包括第一工作电压和第二工作电压，其中，所述第一工作电压等于所述地电压，所述第二工作电压小于所述DDR的所述操作电压；
缓冲电路，其包括：
上缓冲单元，设置在所述DDR的所述操作电压与第一参考电压之间，且所述上缓冲单元连接所述上电平移位器的输出以接收所述第一偏移信号并根据所述第一偏移信号而输出第一逻辑信号；
下缓冲单元，设置在所述地电压与第二参考电压之间，且所述下缓冲单元连接所述下电平移位器的输出以接收所述第二偏移信号并根据所述第二偏移信号而输出第二逻辑信号；
输出电路，其包括：
上拉电路，连接在所述DDR的所述操作电压和所述连接垫之间，且所述上拉电路连接所述上缓冲单元以根据所述第一逻辑信号而确定是否将所述DDR的所述操作电压输出至所述连接垫；
下拉电路，连接在所述地电压和所述连接垫之间，且所述下拉电路连接所述下缓冲单元以根据所述第二逻辑信号而确定是否将所述地电压输出至所述连接垫；
其中，所述上电平移位器和所述下电平移位器采用输入输出器件以分别输出对应的所述第一偏移信号和所述第二偏移信号，而所述上缓冲单元、所述下缓冲单元、所述上拉电路和所述下拉电路采用核心器件；所述第二参考电压等于所述第二工作电压，所述第一参考电压等于所述DDR的所述操作电压减去所述第二参考电压的差值；
其中，所述上拉电路包括：
第一开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第一开关元件的控制端通过第一电阻连接至所述上缓冲单元的输出端以接收所述第一逻辑信号，所述第一开关元件的第一通路端连接至所述DDR的所述操作电压；
第二开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二开关元件的控制端连接至所述上缓冲单元的输出端以接收所述第一逻辑信号，所述第二开关元件的第一通路端连接至所述第一开关元件的第二通路端，所述第二开关元件的第二通路端通过第二电阻连接至所述连接垫；
第三开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第三开关元件的控制端连接至所述第一参考电压，所述第三开关元件的第一通路端连接至所述第一开关元件的第二通路端与所述第二开关元件的第一通路端之间的连接处，所述第三开关元件的第二通路端连接至所述第二开关元件的第二通路端与所述第二电阻之间的连接处；
所述下拉电路包括：
第四开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第四开关元件的控制端通过第三电阻连接至所述下缓冲单元的输出端以接收所述第二逻辑信号，所述第四开关元件的第一通路端连接至所述地电压；
第五开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第五开关元件的控制端连接至所述下缓冲单元的输出端以接收所述第二逻辑信号，所述第五开关元件的第一通路端连接至所述第四开关元件的第二通路端，所述第五开关元件的第二通路端通过第四电阻连接至所述连接垫；
第六开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第六开关元件的控制端连接至所述第二参考电压，所述第六开关元件的第一通路端连接至所述第四开关元件的第二通路端与所述第五开关元件的第一通路端之间的连接处，所述第六开关元件的第二通路端连接至所述第五开关元件的第二通路端与所述第四电阻之间的连接处；
其中，所述第一、第二和第三开关元件为第一类型的开关元件，而所述第四、第五和第六开关元件为第二类型的开关元件，所述第一类型的开关元件的类型与所述第二类型的开关元件相反；
所述上拉电路进一步包括：
第七开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第七开关元件的控制端连接所述第三开关元件的控制端和所述第一参考电压，所述第七开关元件的第一通路端和第二通路端分别连接至所述DDR的所述操作电压；
第一二极管，其中，所述第一二极管的阳极连接所述第二电阻和所述第四电阻之间的连接处和所述连接垫，而所述第一二极管的阴极连接至所述DDR的所述操作电压；
所述下拉电路进一步包括：
第八开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第八开关元件的控制端连接所述第六开关元件的控制端和所述第二参考电压，所述第八开关元件的第一通路端和第二通路端分别连接至所述地电压；
第二二极管，其中，所述第二二极管的阳极连接至所述地电压，所述第二二极管的阴极连接至所述第二电阻和所述第四电阻之间的连接处和所述连接垫；
其中，所述第七开关元件为所述第一类型的开关元件，而所述第八开关元件为所述第二类型的开关元件。
2.根据权利要求1所述的信号传输电路，其特征在于，所述第一、第二、第三和第七开关元件为PMOS晶体管，而所述第四、第五、第六和第八开关元件为NMOS晶体管。
3.根据权利要求1所述的信号传输电路，其特征在于，所述上电平移位器包括：
第一至第五反向器，其中，所述第一至第五反向器分别设置在所述输入信号中的所述第一工作电压和所述第二工作电压之间，所述第一反向器的输入端连接所述输入信号，所述第一、第二和第三反向器串联在一起以输出所述输入信号的反向信号，所述第四反向器的输入端连接所述第二反向器的输出端以使所述第一、第二、第四和第五反向器串联在一起以输出所述输入信号的非反向信号；
第十一开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十一开关元件的控制端连接至所述第三反向器的输出端以接收所述输入信号的反向信号，所述第十一开关元件的第一通路端连接至所述地电压；
第十二开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十二开关元件的控制端连接至所述第五反向器的输出端以接收所述输入信号的非反向信号，所述第十二开关元件的第一通路端连接所述地电压；
第十三开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十三开关元件的控制端连接所述第十二开关元件的控制端和所述第五反向器的输出端以接收所述输入信号的非反向信号，所述第十三开关元件的第一通路端连接所述第十二开关元件的第二通路端；
第十四开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十四开关元件的控制端连接至所述第二参考电压，所述第十四开关元件的第一通路端连接至所述第十二开关元件的第二通路端与所述第十三开关元件的第一通路端之间的连接处，所述第十四开关元件的第二通路端与所述第十三开关元件的第二通路端连接在一起；
第十五开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十五开关元件的第一通路端连接至所述DDR的所述操作电压，所述第十五开关元件的第二通路端与控制端连接在一起并连接至所述第十一开关元件的第二通路端，且所述第十五开关元件的第二通路端和控制端与所述第十一开关元件的第二通路端之间的连接处定义为第一节点；
第十六开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十六开关元件的控制端连接至所述第一节点，所述第十六开关元件的第一通路端连接至所述DDR的所述操作电压；
第十七开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十七开关元件的控制端连接至所述第一节点，所述第十七开关元件的第一通路端连接所述第十六开关元件的第二通路端；
第十八开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十八开关元件的控制端连接所述第一参考电压，所述第十八开关元件的第一通路端连接所述第十七开关元件的第一通路端和所述第十六开关元件的第二通路端之间的连接处，所述第十八开关元件的第二通路端与所述第十七开关元件的第二通路端连接在一起并连接至所述第十三开关元件的第二通路端和所述第十四开关元件的第二通路端，且所述第十八开关元件的第二通路端和所述第十七开关元件的第二通路端与所述第十三开关元件的第二通路端和所述第十四开关元件的第二通路端之间的连接处定义为第二节点；
第十九开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第十九开关元件的控制端连接至所述第二节点，所述第十九开关元件的第一通路端连接至所述DDR的所述操作电压；
第二十开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十开关元件的控制端连接至所述第二节点，所述第二十开关元件的第一通路端连接至所述第一参考电压，所述第二十开关元件的第二通路端连接所述第十九开关元件的第二通路端，且所述第二十开关元件的第二通路端与所述第十九开关元件的第二通路端之间的连接处作为所述上电平移位器的输出端以输出所述第一偏移信号；
其中，所述第十一、第十二、第十三、第十四和第二十开关元件为第二类型开关元件，而所述第十五、第十六、第十七、第十八和第十九开关元件为第一类型开关元件，所述第一类型开关元件的类型与所述第二类型开关元件相反。
4.根据权利要求3所述的信号传输电路，其特征在于，所述第十一、第十二、第十三、第十四和第二十开关元件为NMOS晶体管，而所述第十五、第十六、第十七、第十八和第十九开关元件为PMOS晶体管。
5.根据权利要求4所述的信号传输电路，其特征在于，所述第十九开关元件为输入输出器件，而所述第二十开关元件为核心器件。
6.根据权利要求1所述的信号传输电路，其特征在于，所述下电平移位器包括：
第六至第十反向器，其中，所述第六至第十反向器分别设置在所述输入信号中的所述第一工作电压和所述第二工作电压之间，所述第六反向器的输入端连接所述输入信号，所述第六、第七和第八反向器串联在一起以输出所述输入信号的反向信号，所述第九反向器的输入端连接所述第七反向器的输出端以使所述第六、第七、第九和第十反向器串联在一起以输出所述输入信号的非反向信号；
第二十一开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十一开关元件的控制端连接至所述第八反向器的输出端以接收所述输入信号的反向信号，所述第二十一开关元件的第一通路端连接至所述地电压；
第二十二开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十二开关元件的控制端连接至所述第十反向器的输出端以接收所述输入信号的非反向信号，所述第二十二开关元件的第一通路端连接所述地电压；
第二十三开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十三开关元件的控制端连接所述第二十二开关元件的控制端和所述第十反向器的输出端以接收所述输入信号的非反向信号，所述第二十三开关元件的第一通路端连接至所述第二十二开关元件的第二通路端；
第二十四开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十四开关元件的控制端连接至所述第二参考电压，所述第二十四开关元件的第一通路端连接至所述第二十二开关元件的第二通路端与所述第二十三开关元件的第一通路端之间的连接处，所述第二十四开关元件的第二通路端与所述第二十三开关元件的第二通路端连接在一起；
第二十五开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十五开关元件的第一通路端连接至所述DDR的所述操作电压，所述第二十五开关元件的第二通路端和控制端连接在一起并连接至所述第二十一开关元件的第二通路端，所述第二十五开关元件的第二通路端和控制端与所述第二十一开关元件的第二通路端之间的连接处定义为第三节点；
第二十六开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十六开关元件的控制端连接至所述第三节点，其第一通路端连接至所述DDR的所述操作电压；
第二十七开关元件，其包括控制端、第一通路端和第二通路端，其中，所述二十七开关元件的控制端连接至所述第三节点，其第一通路端连接所述第二十六开关元件的第二通路端；
第二十八开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十八开关元件的控制端连接所述第一参考电压，其第一通路端连接所述第二十七开关元件的第一通路端和第二十六开关元件的第二通路端之间的连接处，所述第二十八开关元件的第二通路端与所述第二十七开关元件的第二通路端连接在一起并连接至所述第二十三开关元件的第二通路端和所述第二十四开关元件的第二通路端，且所述二十八开关元件的第二通路端和所述第二十七开关元件的第二通路端与所述第二十三开关元件的第二通路端和所述第二十四开关元件的第二通路端之间的连接处定义为第四节点；
第二十九开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第二十九开关元件的控制端连接至所述第四节点，所述第二十九开关元件的第一通路端连接至所述第二参考电压；
第三十开关元件，其包括控制端、第一通路端和第二通路端，其中，所述第三十开关元件的控制端连接至所述第四节点，所述第三十开关元件的第一通路端连接至所述地电压，所述第三十开关元件的第二通路端连接所述第二十九开关元件的第二通路端，且所述第三十开关元件的第二通路端与所述第二十九开关元件的第二通路端之间的连接处作为所述下电平移位器的输出端以输出所述第二偏移信号；
其中，所述第二十一、第二十二、第二十三、第二十四和第三十开关元件为第二类型开关元件，而所述第二十五、第二十六、第二十七、第二十八和第二十九开关元件为第一类型开关元件，所述第一类型开关元件的类型与所述第二类型开关元件相反。
7.根据权利要求6所述的信号传输电路，其特征在于，所述第二十一、第二十二、第二十三、第二十四和第三十开关元件为NMOS晶体管，而所述第二十五、第二十六、第二十七、第二十八和第二十九开关元件为PMOS晶体管。
8.根据权利要求7所述的信号传输电路，其特征在于，所述三十开关元件为输入输出器件，而所述第二十九开关元件为核心器件。
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