CN106158006B - 输出缓冲器 - Google Patents

Abstract

本发明提供一种输出缓冲器，所述输出缓冲器包括上拉装置和下拉装置，其中，所述上拉装置包括第一电阻、上拉驱动晶体管和多个上拉校准晶体管，所述上拉驱动晶体管的源极连接所述第一电阻，所述多个上拉校准晶体管中的每一个均与所述第一电阻并联连接；所述下拉装置包括第二电阻、下拉驱动晶体管和多个下拉校准晶体管，所述下拉驱动晶体管的源极连接所述第二电阻，所述多个下拉校准晶体管中的每一个均与所述第二电阻并联连接；以及所述上拉驱动晶体管和所述下拉驱动晶体管的漏极相互连接至所述输出缓冲器的输出。本发明所提供的输出缓冲器可以实现输出阻抗的细调，从而实现更加优化的输出阻抗与传输线的匹配，保证高速传输的要求。

Description

输出缓冲器

技术领域

本发明涉及集成电路技术领域，具体而言涉及一种输出缓冲器。

背景技术

在双倍速率同步动态随机存储器(Double Data Rate Synchronous DynamicRandom Access Memory，即DDR SDRAM)收发器系统中，源同步时钟(DQS)与数据(DQ)一起被传输。DQ是单端信号，DQS是差分信号。DDRn SDRAM使用DQS和/DQS的交叉点作为锁存数据(DQ)的参考信号。

为了实现高性能和高速度操作，要求其输出缓冲器阻抗可以达到最佳平衡。然而，当DQ或DQS信号上拉(pull up)和下拉(pull down)具有不同的驱动性能时，上升和下降信号之间的交叉点将偏离每个信号的中间电平。因此，发生时滞(即倾斜，skew)，正如图1的右侧所示出的(图1的左侧为没有发生倾斜时的参照图)。当这样的倾斜存在时，所提供的用于在数据输入或输出期间锁存数据的时间(有效数据窗口)将减小。该有效数据窗口的减小对DDR SDRAM来说是一个严重的问题，其要求高速操作。

发明内容

针对现有技术的不足，本发明提供一种输出缓冲器，所述输出缓冲器包括上拉装置和下拉装置，其中，所述上拉装置包括第一电阻、上拉驱动晶体管和多个上拉校准晶体管，所述上拉驱动晶体管的源极连接所述第一电阻，所述多个上拉校准晶体管中的每一个均与所述第一电阻并联连接；所述下拉装置包括第二电阻、下拉驱动晶体管和多个下拉校准晶体管，所述下拉驱动晶体管的源极连接所述第二电阻，所述多个下拉校准晶体管中的每一个均与所述第二电阻并联连接；以及所述上拉驱动晶体管和所述下拉驱动晶体管的漏极相互连接至所述输出缓冲器的输出。

在本发明的一个实施例中，所述输出缓冲器包括相互之间并联连接的多个所述上拉装置和多个所述下拉装置。

在本发明的一个实施例中，所述输出缓冲器包括数量相同的所述上拉装置和所述下拉装置。

在本发明的一个实施例中，所述输出缓冲器包括七个所述上拉装置和七个所述下拉装置。

在本发明的一个实施例中，所述上拉校准晶体管和所述下拉校准晶体管的开启与关闭受控于逻辑电路。

在本发明的一个实施例中，所述上拉校准晶体管和所述下拉校准晶体管的数量取决于系统需求。

在本发明的一个实施例中，所述上拉校准晶体管和所述下拉校准晶体管的数量相同。

在本发明的一个实施例中，每个所述上拉装置包括五个上拉校准晶体管，每个所述下拉装置包括五个下拉校准晶体管。

在本发明的一个实施例中，所述多个上拉校准晶体管彼此之间具有不同的电流驱动能力，所述多个下拉校准晶体管彼此之间具有不同的电流驱动能力。

在本发明的一个实施例中，所述输出缓冲器用于双倍速率同步动态随机存储器应用。

本发明所提供的输出缓冲器可以实现输出阻抗的细调，从而实现更加优化的输出阻抗与传输线的匹配，保证高速传输的要求。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了用于DDR的输出缓冲器阻抗不平衡引起DQ-DQS倾斜的示意图；

图2示出了现有的可编程输出缓冲器的典型示例结构；

图3示出了根据本发明实施例的输出缓冲器的结构图；

图4示出了根据本发明另一个实施例的输出缓冲器的结构图；以及

图5a和图5b分别示出了使用根据本发明实施例的输出缓冲器进行阻抗校准之前和之后的仿真结果图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

为了实现输出缓冲器阻抗平衡，可以采用片外驱动(off chip driver,OCD)来调整输出缓冲器的阻抗值，从而高精度地均衡上拉阻抗和下拉阻抗。

图2示出了现有的可编程输出缓冲器200的典型示例结构。输出缓冲器200为带有校准功能的输出缓冲器。如图2所示，在输出缓冲器200中，每个驱动晶体管均为漏极连接电阻，作为上拉或下拉管脚(leg)。若干个拉管脚并联连接，每个拉管脚可以通过代码控制而打开，从而对输出阻抗进行校准。然而，该带有校准功能的输出缓冲器200只能实现输出阻抗的粗调。

图3示出了根据本发明的实施例的输出缓冲器300的结构图。如图3所示，输出缓冲器300包括上拉装置301和下拉装置302。其中，上拉装置301包括第一电阻3011、上拉驱动晶体管3012和多个上拉校准晶体管3013，上拉驱动晶体管3012的源极连接第一电阻3011，多个上拉校准晶体管3013中的每一个均与第一电阻3011并联连接；下拉装置302包括第二电阻3021、下拉驱动晶体管3022和多个下拉校准晶体管3023，下拉驱动晶体管3022的源极连接第二电阻3021，多个下拉校准晶体管3023中的每一个均与第二电阻3021并联连接；上拉驱动晶体管3012和下拉驱动晶体管3022的漏极相互连接至输出缓冲器的输出。

对于输出缓冲器300的上拉装置301，当多个上拉校准晶体管3013中的每一个均关闭时，其输出阻抗最大；当多个上拉校准晶体管3013中的每一个均开启时，其输出阻抗最小；当多个上拉校准晶体管3013部分开启部分关闭时，其输出阻抗介于最大值和最小值之间。总之，控制多个上拉校准晶体管3013中不同数量的上拉校准晶体管3013的开启或关闭，可以精细地调节上拉装置301输出阻抗的值。

类似地，对于输出缓冲器300的下拉装置302，当多个下拉校准晶体管3023中的每一个均关闭时，其输出阻抗最大；当多个下拉校准晶体管3023中的每一个均开启时，其输出阻抗最小；当多个下拉校准晶体管3023部分开启部分关闭时，其输出阻抗介于最大值和最小值之间。总之，控制多个下拉校准晶体管3023中不同数量的下拉校准晶体管3023的开启或关闭，可以精细地调节下拉装置302输出阻抗的值。

这样，通过对上拉装置301和下拉装置302各自输出阻抗的精细调整，可以使其达到高精度的均衡，从而使输出缓冲器300能够实现更加优化的输出阻抗与传输线的匹配，保证高速传输的要求。

根据本发明的一个实施例，上拉校准晶体管3013和下拉校准晶体管3023的数量可以取决于系统需求。在符合系统需求的情况下，上拉校准晶体管3013和下拉校准晶体管3023的数量越多，调整输出阻抗的精度越高。根据本发明的一个实施例，上拉校准晶体管3013和下拉校准晶体管3023的数量相等，例如上拉装置301可以包括4个或5个上拉校准晶体管3013，同时下拉装置302可以包括4个或5个下拉校准晶体管3023。在图3中，示例性地将上拉校准晶体管3013和下拉校准晶体管3023的数量示出为各自包括5个。然而，本领域普通技术人员可以理解，还可以采用其他数量的上拉校准晶体管3013和下拉校准晶体管3023。

此外，虽然将所有上拉校准晶体管示出为具有附图标记3013，但是这些上拉校准晶体管可以具备不同的电流驱动能力(例如图3中每个上拉校准晶体管旁边的数字16、8、4、2、1可以代表其电流驱动能力)；类似地，虽然将所有下拉校准晶体管示出为具有附图标记3023，但是这些下拉校准晶体管可以具备不同的电流驱动能力(例如图3中每个下拉校准晶体管旁边的数字16、8、4、2、1可以代表其电流驱动能力)。采用不同驱动能力的上拉/下拉校准晶体管，可以实现更为灵活和精细的阻抗校准。

根据本发明的一个实施例，上拉校准晶体管3013和下拉校准晶体管3012的开启与关闭可以受控于逻辑电路。例如对于图3中包括5个上拉/下拉校准晶体管的输出缓冲器300，当逻辑电路输入码＝00000时，所有上拉/下拉校准晶体管关闭，则输出阻抗最大；当逻辑电路输入码＝11111时，所有上拉/下拉校准晶体管开启，则输出阻抗最小。与控制逻辑相结合，可以使输出缓冲器300具备自动校准的功能。因此，当这样的输出缓冲器300应用于DDR3时，可以完全满足DDR3的缓冲器应当具备自动校准功能的要求。

此外，可以将每打开/关闭一个校准晶体管导致缓冲器阻抗减小/增大的程度定义为“步长”，单位为欧姆；并将可调节的阶段定义为“步数”。例如，当输出缓冲器的上拉装置和下拉装置各包括5个校准晶体管(如图3所示的输出缓冲器300)，那么可以使用5比特控制逻辑代码，则可调节的阶段即“步数”为31，“步长”则可以等于(Ron(max)–Ron(min))/31，其中Ron(max)为最大输出阻抗值，Ron(min)为最小输出阻抗值。在确定“步数”和“步长”之后，可以确定校准范围，其等于“步数”x“步长”。通过优化上述这些参数，可以使上拉/下拉阻抗达到高精度的平衡。

进一步地，根据本发明的一个实施例，输出缓冲器300可以包括相互之间并联连接的多个上拉装置301和多个下拉装置302(图3中仅示例性地示出一个上拉装置301和一个下拉装置302)。优选地，上拉装置301和下拉装置302的数量可以相同。输出缓冲器300的每对上拉/下拉装置可以用于实现输出阻抗的细调，输出缓冲器300包括多个上拉/下拉装置则可以实现输出阻抗的粗调，而输出缓冲器300包括多个这样的上拉/下拉装置则可以实现输出阻抗的细调和粗调相结合，从而使上拉/下拉阻抗达到更高精度的平衡。在本发明的一个实施例中，输出缓冲器可以包括七个上拉装置和七个下拉装置，正如图4所示出的。

图5a和图5b分别示出了使用根据本发明实施例的输出缓冲器进行阻抗校准之前和之后的仿真结果图。从图5a和图5b中明显可以看出，在阻抗校准之前，信号下降沿比上升沿慢，这导致信号交叉点偏离中间点；而使用根据本发明实施例的输出缓冲器进行阻抗校准之后，信号上升沿和下降沿得到精确地平衡，交叉点如所预期的设置在中间点。

通过上面的示例性描述，根据本发明实施例的输出缓冲器可以补偿例如由于PVT变化而导致的缓冲器上拉和下拉不平衡，从而有效改善缓冲器性能，因此其优选地可以用于DDR SDRAM应用。然而，本领域普通技术人员可以理解，根据本发明实施例的输出缓冲器还可以根据需要适用于其他应用。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种输出缓冲器，其特征在于，所述输出缓冲器包括相互之间并联连接的多个上拉装置和多个下拉装置，其中，

所述上拉装置包括第一电阻、上拉驱动晶体管和多个上拉校准晶体管，所述上拉驱动晶体管的源极连接所述第一电阻，所述多个上拉校准晶体管中的每一个均与所述第一电阻并联连接；

所述下拉装置包括第二电阻、下拉驱动晶体管和多个下拉校准晶体管，所述下拉驱动晶体管的源极连接所述第二电阻，所述多个下拉校准晶体管中的每一个均与所述第二电阻并联连接；以及

所述上拉驱动晶体管和所述下拉驱动晶体管的漏极相互连接至所述输出缓冲器的输出。

2.如权利要求1所述的输出缓冲器，其特征在于，所述输出缓冲器包括数量相同的所述上拉装置和所述下拉装置。

3.如权利要求2所述的输出缓冲器，其特征在于，所述输出缓冲器包括七个所述上拉装置和七个所述下拉装置。

4.如权利要求1-3中的任一项所述的输出缓冲器，其特征在于，所述上拉校准晶体管和所述下拉校准晶体管的开启与关闭受控于逻辑电路。

5.如权利要求1-3中的任一项所述的输出缓冲器，其特征在于，所述上拉校准晶体管和所述下拉校准晶体管的数量取决于系统需求。

6.如权利要求1-3中的任一项所述的输出缓冲器，其特征在于，所述上拉校准晶体管和所述下拉校准晶体管的数量相同。

7.如权利要求6所述的输出缓冲器，其特征在于，每个所述上拉装置包括五个上拉校准晶体管，每个所述下拉装置包括五个下拉校准晶体管。

8.如权利要求1-3中的任一项所述的输出缓冲器，其特征在于，所述多个上拉校准晶体管彼此之间具有不同的电流驱动能力，所述多个下拉校准晶体管彼此之间具有不同的电流驱动能力。

9.如权利要求1-3中的任一项所述的输出缓冲器，其特征在于，所述输出缓冲器用于双倍速率同步动态随机存储器应用。