CN110070905B - 半导体存储器件的检测电路及检测方法 - Google Patents
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Abstract
本发明教示一种半导体存储器件的检测电路及检测方法。检测电路包括：包括n个并联的上拉电阻的电阻提供模块，n个上拉电阻的结构相同，其中，n是大于等于2的正整数；参考电阻，参考电阻和电阻提供模块在半导体存储器件的阻抗端点串联，参考电阻一端接地，电阻提供模块一端连接电源；控制码产生单元，控制码产生单元的输出端与每个上拉电阻连接，控制码产生单元用于将产生的控制码输出至每个上拉电阻，以控制电阻提供模块的电阻值；参考电压提供单元；第一比较器，第一比较器的同相输入端连接阻抗端点，第一比较器的反相输入端连接参考电压提供单元的第一输出端，以比较阻抗端点处的第一电压与参考电压。
Description
技术领域
本发明涉及半导体存储技术领域，尤其涉及一种半导体存储器件的检测电路及检测方法。
背景技术
在高速数据传输过程中如DRAM和CPU之间的数据传输，为了保持信号的完整性，阻抗匹配变得越来越重要，因此需要高精度的输出端口；其中，DRAM是Dynamic RandomAccess Memory的简称，中文名称为动态随机存取存储器，CPU是Central Processing Unit的简称，中文名称为中央处理器。
然而，输出端口的输出阻抗会随着制造工艺，应用环境如电压，温度等因素变化而变化。因此，DRAM需要采用具有高精度且阻抗可调节功能的输出端口，通常这个调整阻抗的过程叫做ZQ校准(ZQ calibration)，对应的电路是ZQ校准电路。
对DRAM的阻抗端点(简称ZQ端点)状态的判断，只能判断ZQ端点和参考电阻连接正常，ZQ端点短路到电源或者是地，或者断路造成ZQ端点悬空这几种情况。
因此，如何判断更为复杂的ZQ端点的情况，是本领域技术人员急需要解决的技术问题。
在背景技术中公开的上述信息仅用于加强对本发明的背景的理解，因此其可能包含没有形成为本领域普通技术人员所知晓的现有技术的信息。
发明内容
本发明实施例提供了一种半导体存储器件的检测电路及检测方法，以至少解决现有技术中的以上技术问题。
为达到上述目的，本发明实施例提供了一种半导体存储器件的检测电路，包括：
第一电阻提供模块，包括n个并联的上拉电阻，n个所述上拉电阻的结构相同，其中，n是大于等于2的正整数；
参考电阻，所述参考电阻和所述第一电阻提供模块在所述半导体存储器件的阻抗端点串联，所述参考电阻一端接地，所述第一电阻提供模块一端连接电源；
控制码产生单元，所述控制码产生单元的输出端与每个所述上拉电阻连接，所述控制码产生单元用于将产生的控制码输出至每个所述上拉电阻，以控制所述第一电阻提供模块的电阻值；
参考电压提供单元，用于提供参考电压；以及
第一比较器，所述第一比较器的同相输入端连接所述阻抗端点，所述第一比较器的反相输入端连接所述参考电压提供单元的第一输出端，以比较所述阻抗端点处的第一电压与所述参考电压。
本发明实施例还提供以下技术方案：
一种上述半导体存储器件的检测电路的检测方法，包括如下步骤：
提供如上所述的半导体存储器件的检测电路；
所述参考电压提供单元的第一输出端提供参考电压；
所述第一比较器获取所述阻抗端点的第一电压；
所述第一比较器比较所述第一电压与所述参考电压，得到第一比较结果。
本发明实施例还提供以下技术方案：
第二电阻提供模块，包括n个并联的下拉电阻，n个所述下拉电阻的结构相同，其中，n是大于等于2的正整数；
参考电阻，所述参考电阻和所述第二电阻提供模块在所述半导体存储器件的阻抗端点串联，所述参考电阻一端连接电源，所述第二电阻提供模块一端接地；
控制码产生单元，所述控制码产生单元的输出端与每个所述下拉电阻连接，所述控制码产生单元用于将产生的控制码输出至每个所述下拉电阻，以控制所述第二电阻提供模块的电阻值；
参考电压提供单元，用于提供参考电压；以及
第一比较器，所述第一比较器的同相输入端连接所述阻抗端点，所述第一比较器的反相输入端连接所述参考电压提供单元的第一输出端，以比较所述阻抗端点处的第三电压与所述参考电压。
一种上述半导体存储器件的检测电路的检测方法，包括如下步骤：
提供如上所述的半导体存储器件的检测电路；
所述参考电压提供单元的第一输出端提供参考电压；
所述第一比较器获取所述阻抗端点的第三电压；
所述第一比较器比较所述第三电压与所述参考电压，得到第三比较结果。
本发明实施例的半导体存储器件的检测电路及检测方法，通过设置第一参考电压或第五参考电压的值，扩大了其所在的区间的宽度，在其他值与第一参考电压或第五参考电压进行比较时，能够很容易的比较出两者的大小。
上述概述仅仅是为了说明书的目的，并不意图以任何方式进行限制。除上述描述的示意性的方面、实施方式和特征之外，通过参考附图和以下的详细描述，本发明进一步的方面、实施方式和特征将会是容易明白的。
附图说明
在附图中，除非另外规定，否则贯穿多个附图相同的附图标记表示相同或相似的部件或元素。这些附图不一定是按照比例绘制的。应该理解，这些附图仅描绘了根据本发明公开的一些实施方式，而不应将其视为是对本发明范围的限制。
图1为本发明一个实施例的半导体存储器件的检测电路的示意图；
图2为图1所示的检测电路的电阻提供模块的示意图；
图3为图1所示的检测电路一个时钟周期的示意图；
图4为图1所示的检测电路的另一个时钟周期的示意图；
图5为图2所示的电阻提供模块的上拉电阻的示意图；
图6为图1所示的检测电路的译码单元的示意图；
图7为本发明又一个实施例的半导体存储器件的检测电路一个时钟周期的的示意图；
图8为图7所示的检测电路的电阻提供模块的示意图；
图9为图7所示的检测电路的另一个时钟周期的示意图。
附图标记：
100第一电阻提供模块，
110上拉电阻，
120下拉电阻，
200参考电阻，
300阻抗端点，
400参考电压提供单元，
410参考电压提供单元的第一输出端，
420参考电压提供单元的第二输出端，
510第一比较器，
511a第一比较器的同相输入端，
511b第一比较器的反相输入端，
512第一比较器的输出端，
520第二比较器，
521a第二比较器的同相输入端，
521b第二比较器的反相输入端，
522第二比较器的输出端，
600译码单元，
610译码器，
620寄存器，
700控制码产生单元，
710控制码产生单元的输出端，
800第二电阻提供模块。
具体实施方式
在下文中，仅简单地描述了某些示例性实施例。正如本领域技术人员可认识到的那样，在不脱离本发明的精神或范围的情况下，可通过各种不同方式修改所描述的实施例。因此，附图和描述被认为本质上是示例性的而非限制性的。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的现有技术技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第二特征在第三特征之“上”或之“下”可以包括第二和第三特征直接接触，也可以包括第二和第三特征不是直接接触而是通过它们之间的另外的特征接触。而且，第二特征在第三特征“之上”、“方”和“上面”包括第二特征在第三特征正上方和斜上方，或仅仅表示第二特征水平高度高于第三特征。第二特征在第三特征“之下”、“下方”和“下面”包括第二特征在第三特征正上方和斜上方，或仅仅表示第二特征水平高度小于第三特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域现有技术技术人员可以意识到其他工艺的应用和/或其他材料的使用。
实施例一
本发明实施例一提供了一种半导体存储器件的检测电路，如图1所示，包括：
第一电阻提供模块100，如图2所示，包括n个并联的上拉电阻110，n个上拉电阻110的结构相同，其中，n是大于等于2的正整数；
参考电阻200，参考电阻200和第一电阻提供模块100在半导体存储器件的阻抗端点300串联，参考电阻200一端接地，第一电阻提供模块100一端连接电源；
控制码产生单元700，控制码产生单元的输出端710与每个上拉电阻110连接，控制码产生单元700用于将产生的控制码输出至每个上拉电阻110，以控制第一电阻提供模块100的电阻值；
参考电压提供单元400，用于提供参考电压；以及
第一比较器510，第一比较器的同相输入端511a连接阻抗端点300，第一比较器的反相输入端511b连接参考电压提供单元的第一输出端410，以比较阻抗端点300处的第一电压与参考电压。
本发明实施例的半导体存储器件的检测电路，第一电阻提供模块100采用的是n个并联的上拉电阻110，n个上拉电阻110的结构相同，上拉电阻110的阻值用R表示。这样，第一电阻提供模块100作为一个整体的电阻阻值为
这样，可以较大程度拉高阻抗端点300的电压。
如图3所示，参考电压提供单元400经由第一输出端410输出第一参考电压至第一比较器510，第一比较器510还用于获取阻抗端点300的第一电压并比较第一电压与第一参考电压；以及
其中，第一参考电压是各上拉电阻110的阻值均为期望的最大值情况下阻抗端点300的电压，第一电压是各上拉电阻110的阻值均为实际的最大值的情况下阻抗端点300的电压。
这样，第一参考电压用VREF1用表示，
R期望MAX是上拉电阻110的阻值期望的最大值。其中，R0为半导体存储器件的参考电阻200的阻值，VDD为电源电压。假设第一电阻提供模块100只是1个上拉电阻110，则
很明显，VREF1是大于VREF1假设。这样，第一参考电压VREF1较大，从接地电压VSS到第一参考电压VREF1之间的区间也较大，在比较第一电压与第一参考电压的过程中，能够很容易的比较出两者的大小，提高了比较两者结果的准确性。第一电压用V1表示，由于
R实际MAX是上拉电阻110的阻值实际的最大值。在第一比较器的输出端512输出的比较结果表示V1>VREF1时，带入公式可得
通过推导可得R实际MAX<R期望MAX，即可得出上拉电阻110阻值的实际调节范围的上限R实际MAX小于预设调节范围的上限R期望MAX。
如图4所示，参考电压提供单元400经由第一输出端410输出第二参考电压至第一比较器510，第一比较器510还用于获取阻抗端点300的第二电压并比较第二电压与第二参考电压；以及
其中，第二参考电压是各上拉电阻110的阻值均为期望的最小值情况下阻抗端点300的电压，第二电压是各上拉电阻110的阻值均为实际的最小值的情况下阻抗端点300的电压。
这样，通过将第一参考电压设置为各上拉电阻110的阻值均为期望的最大值情况下阻抗端点300的电压，将第二参考电压设置为各上拉电阻110的阻值均为期望的最小值情况下阻抗端点300的电压，找到了第一电阻提供模块100的阻值在期望的最小值和期望的最大值之间时，阻抗端点300的电压所在的区间，通过对第一电压和第二电压是否在这个区间内的判断，可以实现对上拉电阻110的实际调节范围的状态的判断，为对上拉电阻110的实际调节范围有精确性要求的电路的提供了条件。
作为一个示例，如图1和图3所示，还包括第二比较器520，第二比较器的同相输入端521a连接阻抗端点300，第二比较器的反相输入端521b连接参考电压提供单元的第二输出端420；
参考电压提供单元经由第二输出端420输出提供第三参考电压至第二比较器520，第三参考电压小于第一参考电压；第二比较器520用于比较第一电压与第三参考电压。
如图1和图4所示，参考电压提供单元400经由第二输出端420输出第四参考电压至第二比较器520，第四参考电压大于第二参考电压，第二比较器520还用于比较第二电压与第四参考电压。
通过引入第三参考电压和第四参考电压，不仅能够对上拉电阻110阻值的实际调节范围是否超出预设调节范围进行判断，而且也对参考电阻200和阻抗端点300是否正常连接，以及阻抗端点300是否短路到电源或悬空或短路到地进行判断。在了解阻抗端点300的状态后，可以有针对性的解决，如找到阻抗端点300短路到地的原因加以解决等等。
关于上拉电阻110的结构，可以采用如图5所示的结构。设置上拉码zqpu<4:0>＝00000时，上拉电阻110的阻值最大，为R实际MAX；设置上拉码zqpu<4:0>＝11111时，上拉电阻110的阻值最小，为R实际MIN。
需要说明的是上述上拉电阻110的结构和MON晶体管的数量仅用于示例，可以根据实际需要进行选择。
本发明实施例的半导体存储器件的检测电路，如图1，图3和图4所示，还可以包括译码单元600。关于译码单元600的结构，可以采用如图6所示的结构作为一个示例。译码单元600包括一个2-4译码器610和寄存器620。如图1，图3和图4所示，第一比较器的输出端512和第二比较器的输出端522与译码器610的两个输入端分别连接，译码器610的四个输出端与寄存器620的四个输入端分别连接。寄存器620的作用在于将图3所示时钟周期的译码器610的四个输出端输出的信号暂存在寄存器620内，等待图4所示时钟周期的译码器610的四个输出端的输出的信号后一起输出，根据寄存器620的四个输出端输出的信号对上拉电阻110阻值的实际调节范围是否在预设调节范围内，及阻抗端点300的状态阻抗端点300是否接地，阻抗端点300是否短路到电源或悬空，参考电阻200和阻抗端点300是否正常连接进行判断。
实施例二
本发明实施例是使用实施例一的半导体存储器件的检测电路进行检测的方法，包括如下步骤：
参考电压提供单元400经由第一输出端410输出参考电压；
第一比较器510获取阻抗端点300的第一电压；
第一比较器510比较第一电压与参考电压，得到第一比较结果。
本发明实施例的半导体存储器件的检测方法，第一电阻提供模块100采用的是n个并联的上拉电阻110，n个上拉电阻110的结构相同，上拉电阻110的阻值用R表示。这样，第一电阻提供模块100作为一个整体的电阻阻值为
这样，可以较大程度拉高阻抗端点300的电压。
作为一个示例，参考电压包括第一参考电压，第一参考电压是各上拉电阻110的阻值均为期望的最大值情况下阻抗端点300的电压，第一电压是各上拉电阻110的阻值均为实际的最大值的情况下阻抗端点300的电压。这样，第一参考电压
R期望MAX是上拉电阻110的阻值期望的最大值。假设第一电阻提供模块100只是1个上拉电阻110，则
很明显，VREF1是大于VREF1假设。这样，第一参考电压VREF1较大，从接地电压VSS到第一参考电压VREF1之间的区间也较大，在比较第一电压与第一参考电压的过程中，能够很容易的比较出两者的大小，提高了比较两者结果的准确性。第一电压用V1表示，由于
R实际MAX是上拉电阻110的阻值实际的最大值。在第一比较器的输出端512输出的比较结果表示V1>VREF1时，带入公式可得
通过推导可得R实际MAX<R期望MAX，即可得出上拉电阻110阻值的实际调节范围的上限R实际MAX小于预设调节范围的上限R期望MAX。
进一步的，本发明实施例的检测方法，还包括如下步骤：
如图4所示，参考电压提供单元400经由第一输出端410输出第二参考电压第一比较器510；
第一比较器510获取阻抗端点300的第二电压；
第一比较器510比较第二电压与第二参考电压，得到第二比较结果；
根据第一比较结果和第二比较结果，判断上拉电阻110阻值的实际调节范围的状态；
其中，第二参考电压是各上拉电阻110的阻值均为期望的最小值情况下阻抗端点300的电压，第二电压是各上拉电阻110的阻值均为实际的最小值的情况下阻抗端点300的电压。
这样，通过将第一参考电压设置为各上拉电阻110的阻值均为期望的最大值情况下阻抗端点300的电压，将第二参考电压设置为各上拉电阻110的阻值均为期望的最小值情况下阻抗端点300的电压，找到了第一电阻提供模块100的阻值在期望的最小值和期望的最大值之间时，阻抗端点300的电压所在的区间，通过对第一电压和第二电压是否在这个区间内的判断，可以实现对上拉电阻110的实际调节范围的状态的判断，为对上拉电阻110的实际调节范围有精确性要求的电路的提供了条件。
判断上拉电阻110阻值的实际调节范围的状态的步骤包括：
当第一电压大于第一参考电压，且第二电压小于第二参考电压时，即V1>VREF1，且V2<VREF2时，带入公式
R期望MIN是上拉电阻110的阻值期望的最小值，R实际MIN是上拉电阻110的阻值实际的最小值，则R期望MIN<R实际MIN≤R≤R实际MAX<R期望MAX，即上拉电阻110的实际调节范围在预设调节范围内，预设调节范围是上拉电阻110的阻值期望的最小值和期望的最大值之间。当上拉电阻110阻值的实际调节范围在预设调节范围内时，对上拉电阻110阻值的实际调节范围判断结束，可以进行所需的下一步的操作，如阻抗端点300的阻抗校准等。
进一步，如图3所示，参考电压提供单元400经由第二输出端420向第二比较器的反相输入端521b输出第三参考电压，第三参考电压的电压值VREF3小于第一参考电压的电压值VREF1，并由第二比较器520比较第一电压V1与第三参考电压VREF3；
进而判断上拉电阻110阻值的实际调节范围的状态的步骤包括：
当第一电压小于第一参考电压且大于第三参考电压时，即V1<VREF1且V1>VREF3时，则参考电阻200和阻抗端点300正常连接，且上拉电阻110的实际调节范围超出了预设调节范围；
当第一电压小于第一参考电压且小于第三参考电压时，即V1<VREF1且V1<VREF3时，则阻抗端点300短路到地；
当第一电压大于第一参考电压且大于第三参考电压时，即V1>VREF1且V1>VREF3时，且第二电压小于第二参考电压时，即V2<VREF2时，则上拉电阻110的实际调节范围在预设调节范围内。
同样，如图4所示，参考电压提供单元400经由第二输出端420向第二比较器的反相输入端521b输出第四参考电压，第四参考电压的电压值VREF4大于第二参考电压的电压值VREF2，并由第二比较器520比较第二电压V2与第四参考电压VREF4；
判断上拉电阻110阻值的实际调节范围的状态的步骤包括：
当第二电压大于第二参考电压且小于第四参考电压时，即V2>VREF2且V2<VREF4时，则参考电阻200和阻抗端点300正常连接，且上拉电阻110的实际调节范围超出了预设调节范围；
当第二电压大于第二参考电压且大于第四参考电压时，即V2>VREF2且V2>VREF4时，则阻抗端点300短路到电源或悬空；
当第二电压小于第二参考电压且小于第四参考电压时，即V2<VREF2且V2<VREF4时，且第一电压大于第一参考电压时，即V1>VREF1时，则上拉电阻110的实际调节范围在预设调节范围内。
通过引入第三参考电压和第四参考电压，不仅能够对上拉电阻110阻值的实际调节范围是否超出预设调节范围进行判断，而且也对参考电阻200和阻抗端点300是否正常连接，以及阻抗端点300是否短路到电源或悬空或短路到地进行判断。在了解阻抗端点300的状态后，可以有针对性的解决，如找到阻抗端点300短路到地的原因加以解决等等。
以半导体存储器件的参考电阻阻值R0的理想值为240欧姆，上拉电阻110的阻值理想值为480欧姆，上拉电阻110的预设调节范围是480±30％欧姆，VREF3取10％VDD，VREF4取90％VDD为示例。对比第一电阻提供模块100采用2个并联的上拉电阻110的方式和采用1个上拉电阻110的方式，VREF1，VREF2，VREF3，VREF4，阻抗端点300的阻抗校准电压VNORM之间的关系，其中，
如下表所示：
| 2个并联的上拉电阻 | 1个上拉电阻 | |
| V<sub>DD</sub> | V<sub>DD</sub> | V<sub>DD</sub> |
| V<sub>REF4</sub> | 90％V<sub>DD</sub> | 90％V<sub>DD</sub> |
| V<sub>REF2</sub>和V<sub>REF4</sub>之间的区间 | 31.2％V<sub>DD</sub> | 48.3％V<sub>DD</sub> |
| V<sub>REF2</sub> | 58.8％V<sub>DD</sub> | 41.7％V<sub>DD</sub> |
| V<sub>NORM</sub> | 50％V<sub>DD</sub> | 33.3％V<sub>DD</sub> |
| V<sub>REF1</sub> | 43.5％V<sub>DD</sub> | 27.8％V<sub>DD</sub> |
| V<sub>REF1</sub>和V<sub>REF3</sub>之间的区间 | 33.5％V<sub>DD</sub> | 17.8％V<sub>DD</sub> |
| V<sub>REF3</sub> | 10％V<sub>DD</sub> | 10％V<sub>DD</sub> |
| V<sub>SS</sub> | 0 | 0 |
通过上表可知，第一电阻提供模块100采用2个并联的上拉电阻110的方式和采用1个上拉电阻110的方式相比，大幅增大了VREF1以及VREF1和VREF3之间的区间，同时大幅增大了VNORM。这样，在需要V1与VREF1和VREF3进行比较时，能够很容易的比较出大小。
实施例三
本发明实施例提供了一种半导体存储器件的检测电路，如图7和图9所示，包括：
第二电阻提供模块800，如图8所示，包括n个并联的下拉电阻120，n个下拉电阻120的结构相同，其中，n是大于等于2的正整数；
参考电阻200，参考电阻200和第二电阻提供模块800在半导体存储器件的阻抗端点300串联，参考电阻200一端连接电源，第二电阻提供模块800一端接地；
控制码产生单元700，控制码产生单元的输出端710与每个下拉电阻120连接，控制码产生单元700用于将产生的控制码输出至每个下拉电阻120，以控制第二电阻提供模块800的电阻值；
参考电压提供单元400，用于提供参考电压；以及
第一比较器510，第一比较器的同相输入端511a连接阻抗端点300，第一比较器的反相输入端511b连接参考电压提供单元的第一输出端410，以比较阻抗端点300处的第三电压与参考电压。
本发明实施例的半导体存储器件的检测电路，半导体存储器件中的第二电阻提供模块800采用的是n个并联的下拉电阻120，下拉电阻120的阻值用R'表示。这样，第二电阻提供模块800作为一个整体的电阻阻值为R'。这样，可
n
以较大程度拉低阻抗端点300的电压。
作为一个示例，如图7和图9所示，参考电压提供单元400经由第一输出端输出第五参考电压至第一比较器510，第一比较器510获取阻抗端点300的第三电压并比较第三电压与第五参考电压；
其中，第五参考电压是各下拉电阻120的阻值均为期望的最大值情况下阻抗端点300的电压，第三电压是各下拉电阻120的阻值均为实际的最大值的情况下阻抗端点300的电压。
这样，第五参考电压用VREF5用表示，
R'期望MAX是下拉电阻120的阻值期望的最大值。假设第二电阻提供模块800只是1个下拉电阻120，
很明显，VREF5是小于VREF5假设。这样，本发明实施例的半导体存储器件的检测电路的第五参考电压VREF5较小，从电源电压VDD到第五参考电压VREF5之间的区间较大，第三电压与第五参考电压比较的过程中，能够很容易的比较出两者的大小，提高了比较两者结果的准确性。第三电压用V3表示，
R'实际MAX是下拉电阻120的阻值实际的最大值。在第一比较器的输出端512输出的比较结果表示V3<VREF5时，带入公式可得
通过推导可得R'实际MAX<R'期望MAX，即可得出下拉电阻120阻值的实际调节范围的上限R'实际MAX小于预设调节范围的上限R'期望MAX。
作为一个示例，如图7和图9所示，参考电压提供单元400经由第一输出端410输出第六参考电压至第一比较器510，第一比较器510还用于获取阻抗端点300的第四电压并比较第四电压与第六参考电压；以及
其中，第六参考电压是各下拉电阻120的阻值均为期望的最小值情况下阻抗端点300的电压，第四电压是各下拉电阻120的阻值均为实际的最小值的情况下阻抗端点300的电压。
这样，通过将第六参考电压设置为各下拉电阻120的阻值均为期望的最小值情况下阻抗端点300的电压，将第五参考电压设置为各下拉电阻120的阻值均为期望的最大值情况下阻抗端点300的电压，找到了第二电阻提供模块800的阻值在期望的最小值和期望的最大值之间时，阻抗端点300的电压所在的区间，通过对第三电压和第四电压是否在这个区间内的判断，可以实现对下拉电阻120的实际调节范围的状态的判断，为对下拉电阻120的实际调节范围有精确性要求的电路的提供了条件。
作为一个示例，如图7所示，还包括第二比较器520，第二比较器的同相输入端521a连接阻抗端点300，第二比较器的反相输入端521b连接参考电压提供单元的第二输出端420；
参考电压提供单元400经由第二输出端420输出第七参考电压至第二比较器520，第七参考电压小于第六参考电压；第二比较器520用于比较第四电压与第七参考电压；
参考电压提供单元的第二输出端420还用于提供第八参考电压至第二比较器520，第八参考电压大于第五参考电压，第二比较器520还用于比较第三电压与第八参考电压。
通过引入第七参考电压和第八参考电压，不仅能够对下拉电阻120阻值的实际调节范围是否超出预设调节范围进行判断，而且也对参考电阻200和阻抗端点300是否正常连接，以及阻抗端点300是否短路到电源或悬空或短路到地进行判断。在了解阻抗端点300的状态后，可以有针对性的解决，如找到阻抗端点300短路到地的原因加以解决等等。
以半导体存储器件的参考电阻200的阻值R0的理想取值为240欧姆，下拉电阻120的阻值理想取值为480欧姆，下拉电阻120的预设调节范围是480±30％欧姆，VREF7取10％VDD，VREF8取90％VDD为示例。对比第二电阻提供模块800采用2个并联的下拉电阻120的方式和采用1个下拉电阻120的方式，VREF5，VREF6，VREF7，VREF8，阻抗端点300的阻抗校准电压VNORM之间的关系，其中，
如下表所示：
通过上表可知，第二电阻提供模块800采用2个并联的下拉电阻120的方式和采用1个下拉电阻120的方式相比，大幅减小了VREF5进而增大了VREF5和VREF8之间的区间，同时大幅减小了VNORM。这样，在需要V3与VREF5和VREF8进行比较时，能够很容易的比较出大小。
关于下拉电阻120的结构，可以根据实际需要进行选择。
本发明实施例的半导体存储器件的检测电路，如图7所示，还可以包括译码单元600。关于译码单元600的结构，可以包括一个2-4译码器610和寄存器620。第一比较器的输出端512和第二比较器的输出端522与译码器610的两个输入端分别连接，译码器610的四个输出端与寄存器620的四个输入端分别连接。寄存器620的作用在于将一个时钟周期的译码器610的四个输出端输出的信号暂存在寄存器620内，等待另一时钟周期的译码器610的四个输出端的输出的信号后一起输出，根据寄存器620的四个输出端输出的信号对下拉电阻120的实际调节范围是否在预设调节范围内，及阻抗端点300的状态阻抗端点300是否接地，阻抗端点300是否短路到电源或悬空，参考电阻200和阻抗端点300是否正常连接进行判断。
实施例四
本发明实施例是使用实施例三的半导体存储器件的检测电路进行检测的方法，包括如下步骤：
参考电压提供单元400经由第一输出端410输出参考电压；
第一比较器510获取阻抗端点300的第三电压；
第一比较器510比较第三电压与参考电压，得到第三比较结果。
本发明实施例的半导体存储器件的检测方法，半导体存储器件中的第二电阻提供模块800采用的是n个并联的下拉电阻120，下拉电阻120的阻值用R'表示。这样，第二电阻提供模块800作为一个整体的电阻阻值为
这样，可以较大程度拉低阻抗端点300的电压。
作为一个示例，参考电压包括第五参考电压，第五参考电压是各下拉电阻120的阻值均为期望的最大值情况下阻抗端点300的电压，第三电压是各下拉电阻120的阻值均为实际的最大值的情况下阻抗端点300的电压。这样，第五参考电压用VREF5用表示，
R'期望MAX是下拉电阻120的阻值期望的最大值。假设第二电阻提供模块800只是1个下拉电阻120，
很明显，VREF5是小于VREF5假设。这样，本发明实施例的半导体存储器件的检测电路的第五参考电压VREF5较小，从电源电压VDD到第五参考电压VREF5之间的区间较大，第三电压与第五参考电压比较的过程中，能够很容易的比较出两者的大小，提高了比较两者结果的准确性。第三电压用V3表示，
R'实际MAX是下拉电阻120的阻值实际的最大值。在第一比较器的输出端512输出的比较结果表示V3<VREF5时，带入公式可得
通过推导可得R'实际MAX<R'期望MAX，即可得出下拉电阻120阻值的实际调节范围的上限R'实际MAX小于预设调节范围的上限R'期望MAX。
进一步的，本发明实施例的检测方法，还包括如下步骤：
参考电压提供单元400经由第一输出端输出第六参考电压至第一比较器510；
第一比较器510获取阻抗端点300的第四电压；
第一比较器510比较第四电压与第六参考电压；
根据第三比较结果和第四比较结果，判断下拉电阻120阻值的实际调节范围的状态；
其中，第六参考电压是各下拉电阻120的阻值均为期望的最小值情况下阻抗端点300的电压，第四电压是各下拉电阻120的阻值均为实际的最小值的情况下阻抗端点300的电压。
这样，通过将第六参考电压设置为各下拉电阻120的阻值均为期望的最小值情况下阻抗端点300的电压，将第五参考电压设置为各下拉电阻120的阻值均为期望的最大值情况下阻抗端点300的电压，找到了第二电阻提供模块800的阻值在期望的最小值和期望的最大值之间时，阻抗端点300的电压所在的区间，通过对第三电压和第四电压是否在这个区间内的判断，可以实现对下拉电阻120的实际调节范围的状态的判断，为对下拉电阻120的实际调节范围有精确性要求的电路的提供了条件。
判断下拉电阻120阻值的实际调节范围的状态的步骤包括：
当第四电压大于第六参考电压，且第三电压小于第五参考电压时，即V4>VREF6，且V3<VREF5时，带入公式
R'期望MIN是下拉电阻120的阻值期望的最小值，R'实际MIN是下拉电阻120的阻值期望的最小值；则R'期望MIN<R'实际MIN≤R'≤R'实际MAX<R'期望MAX，即下拉电阻120的实际调节范围在预设调节范围内，预设调节范围是下拉电阻120的阻值期望的最小值和期望的最大值之间。当下拉电阻120阻值的实际调节范围在预设调节范围内时，对下拉电阻120阻值的实际调节范围判断结束，可以进行所需的下一步的操作，如阻抗端点300的阻抗校准等。
进一步的，如图7所示，半导体存储器件还包括第二比较器520，第二比较器的同相输入端521a连接阻抗端点300，第二比较器的反相输入端521b连接参考电压提供单元的第二输出端420；
在输出第六参考电压的情况下，参考电压提供单元400经由第二输出端420输出第七参考电压至第二比较器520，第七参考电压的电压值小于第四参考电压的电压值，并由第二比较器520比较第四电压与第七参考电压；
判断下拉电阻120阻值的实际调节范围的状态的步骤包括：
当第四电压小于第六参考电压且大于第七参考电压时，则参考电阻200和阻抗端点300正常连接，且下拉电阻120的实际调节范围超出了预设调节范围；
当第四电压小于第六参考电压且小于第七参考电压时，则阻抗端点300短路到地；
当第四电压大于第六参考电压且大于第七参考电压时，且第三电压小于第五参考电压时，则下拉电阻120的实际调节范围在预设调节范围内。
同样，参考电压提供单元400经由第二输出端420输出第八参考电压至第二比较器520，第八参考电压的电压值大于第五参考电压的电压值，并由第二比较器520比较第三电压与第八参考电压；
判断下拉电阻120阻值的实际调节范围的状态的步骤包括：
当第三电压大于第五参考电压且小于第八参考电压时，则参考电阻200和阻抗端点300正常连接，且下拉电阻120的实际调节范围超出了预设调节范围；
当第三电压大于第五参考电压且大于第八参考电压时，则阻抗端点300短路到电源或悬空；
当第三电压小于第五参考电压且小于第八参考电压时，且第四电压大于第六参考电压时，则下拉电阻120的实际调节范围在预设调节范围内。
通过引入第七参考电压和第八参考电压，不仅能够对下拉电阻120阻值的实际调节范围是否超出预设调节范围进行判断，而且也对参考电阻200和阻抗端点300是否正常连接，以及阻抗端点300是否短路到电源或悬空或短路到地进行判断。在了解阻抗端点300的状态后，可以有针对性的解决，如找到阻抗端点300短路到地的原因加以解决等等。
以上，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到其各种变化或替换，这些都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以权利要求的保护范围为准。
Claims (10)
1.一种半导体存储器件的检测电路，其特征在于，包括：
第一电阻提供模块，包括n个并联的上拉电阻，n个所述上拉电阻的结构相同，其中，n是大于等于2的正整数；
参考电阻，所述参考电阻和所述第一电阻提供模块在所述半导体存储器件的阻抗端点串联，所述参考电阻一端接地，所述第一电阻提供模块一端连接电源；
控制码产生单元，所述控制码产生单元的输出端与每个所述上拉电阻连接，所述控制码产生单元用于将产生的控制码输出至每个所述上拉电阻，以控制所述第一电阻提供模块的电阻值；
参考电压提供单元，用于提供参考电压；以及
第一比较器，所述第一比较器的同相输入端连接所述阻抗端点，所述第一比较器的反相输入端连接所述参考电压提供单元的第一输出端，以比较所述阻抗端点处的第一电压与所述参考电压；
所述参考电压提供单元经由所述第一输出端输出第一参考电压至所述第一比较器，所述第一比较器还获取所述阻抗端点的第一电压并比较所述第一电压与所述第一参考电压；
其中，所述第一参考电压是各所述上拉电阻的阻值均为期望的最大值情况下所述阻抗端点的电压，所述第一电压是各所述上拉电阻的阻值均为实际的最大值的情况下所述阻抗端点的电压。
2.根据权利要求1所述的检测电路，其特征在于，所述参考电压提供单元经由所述第一输出端输出第二参考电压至所述第一比较器，所述第一比较器还获取所述阻抗端点的第二电压并比较所述第二电压与所述第二参考电压；
其中，所述第二参考电压是各所述上拉电阻的阻值均为期望的最小值情况下所述阻抗端点的电压，所述第二电压是各所述上拉电阻的阻值均为实际的最小值的情况下所述阻抗端点的电压。
3.根据权利要求2所述的检测电路，其特征在于，还包括第二比较器，所述第二比较器的同相输入端连接所述阻抗端点，所述第二比较器的反相输入端连接所述参考电压提供单元的第二输出端；
所述参考电压提供单元经由所述第二输出端输出第三参考电压至所述第二比较器，所述第三参考电压小于所述第一参考电压；所述第二比较器用于比较所述第一电压与所述第三参考电压；
所述参考电压提供单元经由所述第二输出端输出第四参考电压至所述第二比较器，所述第四参考电压大于所述第二参考电压，所述第二比较器还用于比较所述第二电压与所述第四参考电压。
4.一种检测方法，其特征在于，包括如下步骤：
提供如权利要求1所述的半导体存储器件的检测电路；
所述参考电压提供单元经由第一输出端输出参考电压；
所述第一比较器获取所述阻抗端点的第一电压；
所述第一比较器比较所述第一电压与所述参考电压，得到第一比较结果；
当所述参考电阻一端接地，且所述第一电阻提供模块一端连接电源时，所述参考电压包括第一参考电压，所述第一参考电压是各所述上拉电阻的阻值均为期望的最大值情况下所述阻抗端点的电压，所述第一电压是各所述上拉电阻的阻值均为实际的最大值的情况下所述阻抗端点的电压。
5.根据权利要求4所述的检测方法，其特征在于，还包括如下步骤：
所述参考电压提供单元经由第一输出端输出第二参考电压至所述第一比较器；
所述第一比较器获取所述阻抗端点的第二电压；
所述第一比较器比较所述第二电压与所述第二参考电压，得到第二比较结果；
根据第一比较结果和第二比较结果，判断所述上拉电阻阻值的实际调节范围的状态；
其中，所述第二参考电压是各所述上拉电阻的阻值均为期望的最小值情况下所述阻抗端点的电压，所述第二电压是各所述上拉电阻的阻值均为实际的最小值的情况下所述阻抗端点的电压。
6.一种半导体存储器件的检测电路，其特征在于，包括：
第二电阻提供模块，包括n个并联的下拉电阻，n个所述下拉电阻的结构相同，其中，n是大于等于2的正整数；
参考电阻，所述参考电阻和所述第二电阻提供模块在所述半导体存储器件的阻抗端点串联，所述参考电阻一端连接电源，所述第二电阻提供模块一端接地；
控制码产生单元，所述控制码产生单元的输出端与每个所述下拉电阻连接，所述控制码产生单元用于将产生的控制码输出至每个所述下拉电阻，以控制所述第二电阻提供模块的电阻值；
参考电压提供单元，用于提供参考电压；以及
第一比较器，所述第一比较器的同相输入端连接所述阻抗端点，所述第一比较器的反相输入端连接所述参考电压提供单元的第一输出端，以比较所述阻抗端点处的第三电压与所述参考电压；
所述参考电压提供单元经由所述第一输出端输出第五参考电压至所述第一比较器，所述第一比较器还获取所述阻抗端点的第三电压并比较所述第三电压与所述第五参考电压；
其中，所述第五参考电压是各所述下拉电阻的阻值均为期望的最大值情况下所述阻抗端点的电压，所述第三电压是各所述下拉电阻的阻值均为实际的最大值的情况下所述阻抗端点的电压。
7.根据权利要求6所述的检测电路，其特征在于，所述参考电压提供单元经由所述第一输出端提供第六参考电压至所述第一比较器，所述第一比较器还获取所述阻抗端点的第四电压并比较所述第四电压与所述第六参考电压；
其中，所述第六参考电压是各所述下拉电阻的阻值均为期望的最小值情况下所述阻抗端点的电压，所述第四电压是各所述下拉电阻的阻值均为实际的最小值的情况下所述阻抗端点的电压。
8.根据权利要求7所述的检测电路，其特征在于，还包括第二比较器，所述第二比较器的同相输入端连接所述阻抗端点，所述第二比较器的反相输入端连接所述参考电压提供单元的第二输出端；
所述参考电压提供单元经由所述第二输出端输出第七参考电压至所述第二比较器，所述第七参考电压小于所述第六参考电压；所述第二比较器用于比较所述第四电压与所述第七参考电压；
所述参考电压提供单元经由所述第二输出端输出第八参考电压至所述第二比较器，所述第八参考电压大于所述第五参考电压，所述第二比较器还用于比较所述第三电压与所述第八参考电压。
9.一种检测方法，其特征在于，包括如下步骤：
提供如权利要求6所述的半导体存储器件的检测电路；
所述参考电压提供单元的第一输出端提供参考电压；
所述第一比较器获取所述阻抗端点的第三电压；
所述第一比较器比较所述第三电压与所述参考电压，得到第三比较结果；
当所述参考电阻一端连接电源，且所述第二电阻提供模块一端接地时，所述参考电压包括第五参考电压，所述第五参考电压是各所述下拉电阻的阻值均为期望的最大值情况下所述阻抗端点的电压，所述第三电压是各所述下拉电阻的阻值均为实际的最大值的情况下所述阻抗端点的电压。
10.根据权利要求9所述的检测方法，其特征在于，还包括如下步骤：
所述参考电压提供单元经由第一输出端输出第六参考电压至所述第一比较器；
所述第一比较器获取所述阻抗端点的第四电压；
所述第一比较器比较所述第四电压与所述第六参考电压，得到第四比较结果；
根据第三比较结果和第四比较结果，判断所述下拉电阻阻值的实际调节范围的状态；
其中，所述第六参考电压是各所述下拉电阻的阻值均为期望的最小值情况下所述阻抗端点的电压，所述第四电压是各所述下拉电阻的阻值均为实际的最小值的情况下所述阻抗端点的电压。
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|---|---|---|---|---|
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| CN114785335B (zh) * | 2022-04-25 | 2024-03-22 | 荣湃半导体（上海）有限公司 | 上拉电阻电路、i2c隔离电路及上拉电阻设置方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1578143A (zh) * | 2003-07-15 | 2005-02-09 | 株式会社瑞萨科技 | 半导体集成电路器件 |
| CN102045054A (zh) * | 2009-10-13 | 2011-05-04 | 晨星软件研发(深圳)有限公司 | 校准输出入电路的方法与相关装置 |
| CN103095248A (zh) * | 2011-11-08 | 2013-05-08 | 爱思开海力士有限公司 | 阻抗控制电路和包括阻抗控制电路的半导体器件 |
| CN104205626A (zh) * | 2012-04-25 | 2014-12-10 | 惠普发展公司，有限责任合伙企业 | 具有可编程输入阻抗的开路增益互阻抗放大器 |
| CN106158006A (zh) * | 2015-04-14 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 输出缓冲器 |
| CN107015916A (zh) * | 2015-12-09 | 2017-08-04 | 三星电子株式会社 | 在存储模块中具有存储区块交错操作的半导体存储设备 |
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Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1578143A (zh) * | 2003-07-15 | 2005-02-09 | 株式会社瑞萨科技 | 半导体集成电路器件 |
| CN102045054A (zh) * | 2009-10-13 | 2011-05-04 | 晨星软件研发(深圳)有限公司 | 校准输出入电路的方法与相关装置 |
| CN103095248A (zh) * | 2011-11-08 | 2013-05-08 | 爱思开海力士有限公司 | 阻抗控制电路和包括阻抗控制电路的半导体器件 |
| CN104205626A (zh) * | 2012-04-25 | 2014-12-10 | 惠普发展公司，有限责任合伙企业 | 具有可编程输入阻抗的开路增益互阻抗放大器 |
| CN106158006A (zh) * | 2015-04-14 | 2016-11-23 | 中芯国际集成电路制造(上海)有限公司 | 输出缓冲器 |
| CN107015916A (zh) * | 2015-12-09 | 2017-08-04 | 三星电子株式会社 | 在存储模块中具有存储区块交错操作的半导体存储设备 |
| CN107102669A (zh) * | 2015-12-21 | 2017-08-29 | 芯成半导体上海有限公司 | 用于芯片上驱动和管芯上端接的校准电路 |
| CN107527650A (zh) * | 2016-06-20 | 2017-12-29 | 三星电子株式会社 | 校准端接电阻的半导体存储器装置及端接电阻的校准方法 |
Non-Patent Citations (1)
| Title |
|---|
| Dual-loop 2-step ZQ calibration for dedicated power supply voltage in LPDDR4 SDRAM;Chang-Kyo Lee;《2017 IEEE Asian Solid-State Circuits Conference (A-SSCC)》;20171228;153-156 * |
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