CN107888180B - 系统芯片及其终端阻抗元件的校正方法 - Google Patents

系统芯片及其终端阻抗元件的校正方法 Download PDF

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Abstract

本发明提出一种系统芯片及其终端阻抗元件的校正方法。系统芯片包括焊垫、第一终端阻抗元件以及校正电路。焊垫耦接至外部的动态随机存取存储器芯片，其中动态随机存取存储器芯片包含经校正终端阻抗元件。第一终端阻抗元件耦接于该焊垫。校正电路耦接至第一终端阻抗元件的控制端，以控制第一终端阻抗元件的阻值。于初始化期间，校正电路利用经校正终端阻抗元件的阻值来校正第一终端阻抗元件的阻值。

Description

系统芯片及其终端阻抗元件的校正方法
【技术领域】
本发明是有关于一种集成电路，且特别是有关于一种系统芯片及其终端阻抗元件的校正方法。
【背景前技术】
如集成电路技术者所知，各种电子电路可集积/成形于芯片上。为了要使芯片(集成电路)能向外部其他电路/芯片进行通信(例如交换数据)，芯片上会设有焊垫(pad)。芯片的核心电路可以经由焊垫输出数据信号至外部通信通道，以及/或是芯片的核心电路可以经由焊垫接收外部通信通道所传输的数据信号。基于高频通信需求，芯片内通常配置有终端阻抗元件，用以与外部通信通道的外部电子元件进行阻抗匹配。
芯片与外部电子元件进行传输之前，通常需要先执行初始化程序，校正终端阻抗元件的阻值，使得终端阻抗元件与外部电子元件阻抗匹配。现有技术对集成电路的终端阻抗元件进行校正的方法需要利用专属的外部参考电阻器。在此以配置有系统芯片(systemon chip,SoC)与动态随机存取存储器(dynamic random access memory，以下称DRAM)芯片的印刷电路板(print circuit board,PCB)作为说明范例。系统芯片经由印刷电路板的导线而电性连接至DRAM芯片。DRAM芯片专用的一个(或多个)第一外部参考电阻器亦被配置在印刷电路板上。利用专属的第一外部参考电阻器，DRAM芯片内部的终端阻抗元件的阻值可以被校正。相类似地，系统芯片专用的一个(或多个)第二外部参考电阻器亦被配置在印刷电路板上。利用专属的第二外部参考电阻器，系统芯片内部的终端阻抗元件的阻值可以被校正。「利用专属(额外)的外部参考电阻器来校正芯片内部的终端阻抗元件的阻值」为已知技术，故不再赘述。可想而知，印刷电路板上的每一个芯片(集成电路)各自需要外部参考电阻器，其不仅会增加成本外，该多个外部参考电阻器还会占据印刷电路板的面积。
【发明内容】
本发明提供一种系统芯片(system on chip,SoC)及其终端阻抗元件的校正方法，其可以省去系统芯片专用的外部参考电阻器。利用动态随机存取存储器(dynamic randomaccess memory,DRAM)芯片内部的经校正终端阻抗元件，系统芯片可以校正第一终端阻抗元件的阻值。
本发明的实施例提供一种系统芯片。系统芯片包括焊垫、第一终端阻抗元件以及校正电路。焊垫耦接至外部的动态随机存取存储器芯片，其中动态随机存取存储器芯片包含经校正终端阻抗元件。第一终端阻抗元件耦接于该焊垫。校正电路耦接至第一终端阻抗元件的控制端，以控制第一终端阻抗元件的阻值。于初始化期间，校正电路利用经校正终端阻抗元件的阻值来校正第一终端阻抗元件的阻值。
在本发明的另一实施例提供一种系统芯片的终端阻抗元件的校正方法。系统芯片的终端阻抗元件的校正方法包括以下步骤：使系统芯片的第一终端阻抗元件耦接至外部的动态随机存取存储器芯片内的经校正终端阻抗元件；以及于初始化期间，由校正电路利用经校正终端阻抗元件的阻值来校正第一终端阻抗元件的阻值。
基于上述，本发明实施例所提出的系统芯片及其终端阻抗元件的校正方法能利用在动态随机存取存储器芯片内部的经校正终端阻抗元件，来校正系统芯片内部的第一终端阻抗元件。如此一来，在进行第一终端阻抗元件的校正过程中，系统芯片专用的外部参考电阻器可以被省去。再者，因为利用动态随机存取存储器芯片内部的经校正终端阻抗元件来校正系统芯片的第一终端阻抗元件，因此系统芯片的第一终端阻抗元件跟动态随机存取存储器芯片的经校正终端阻抗元件会更有相依性，阻抗会更为匹配。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。
【附图说明】
图1是依据本发明一实施例所绘示系统芯片及动态随机存取存储器芯片的电路方块示意图。
图2是依照本发明一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。
图3是依照本发明一实施例所示系统芯片及动态随机存取存储器芯片的电路方块示意图。
图4是依照本发明再一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。
图5是依照本发明另一实施例的系统芯片及动态随机存取存储器芯片的电路方块示意图。
图6是依照本发明又一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。
图7是依照本发明一实施例说明图5所示校正电路的电路方块示意图。
图8是依照本发明再一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。
【符号说明】
10：动态随机存取存储器芯片
11、110：功能电路
12、120、520：校正电路
13：经校正终端阻抗元件
14、15：存储器芯片焊垫
20：通信通道
30：外部参考电阻器
100、500：系统芯片
121、521：电压比较器
122、522：控制电路
130：第一终端阻抗元件
140：焊垫
550：第二终端阻抗元件
523：第二参考阻抗元件
524：第一参考阻抗元件
525：共同节点
GND：接地点
S210、S220、S221、S222、S610、S620、S810、S820、S830、S840：步骤
VSS2：第二电压轨线
Vref1、Vref2：参考电压
Vsep1：第一分压
VDD1、VDD2：第一电压轨线
【具体实施方式】
在本案说明书全文(包括申请专利范围)中所使用的「耦接(或连接)」一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以透过其他装置或某种连接手段而间接地连接至该第二装置。另外，凡可能之处，在图式及实施方式中使用相同标号的元件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的元件/构件/步骤可以相互参照相关说明。
请参照图1，图1是依据本发明一实施例所绘示的系统芯片(system on chip,SoC)100与动态随机存取存储器(dynamic random access memory，以下称DRAM)芯片10的电路方块示意图。于图1所示实施例中，DRAM芯片10包括功能电路11、校正电路12、终端阻抗元件13、存储器芯片焊垫14与存储器芯片焊垫15。功能电路11的通信端可以经由存储器芯片焊垫14输出数据信号至通信通道20，以及/或是功能电路11可以经由存储器芯片焊垫14接收通信通道20所传输的数据信号。所述通信通道20可以是印刷电路板(print circuitboard,PCB)的导线。终端阻抗元件13的第一端耦接至存储器芯片焊垫14。终端阻抗元件13的第二端耦接至DRAM芯片10内的第一电压轨线VDD1。校正电路12可以校正终端阻抗元件13的阻值，以进行阻抗匹配的程序。
于初始化期间，DRAM芯片10的终端阻抗元件13需要校正。在图1所示实施例中，DRAM芯片10配置有专用的一个(或多个)外部参考电阻器30。此外部参考电阻器30亦被配置在印刷电路板上。此外部参考电阻器30耦接于存储器芯片焊垫15与接地点GND之间。校正电路12的第一端与第二端分别耦接至存储器芯片焊垫15与终端阻抗元件13的控制端。依据专属的外部参考电阻器30的阻值，校正电路12可以校正DRAM芯片10内部的终端阻抗元件13的阻值。「校正电路12利用专属(额外)的外部参考电阻器30来校正DRAM芯片10内部的终端阻抗元件13的阻值」为已知技术，故不再赘述。在完成校正后，终端阻抗元件13可以被称为「经校正终端阻抗元件」。
系统芯片100包括功能电路110、校正电路120、第一终端阻抗元件130与焊垫140。焊垫140经由通信通道20耦接至外部的DRAM芯片10的存储器芯片焊垫14。功能电路110的通信端可以经由焊垫140而从通信通道20接收数据信号，以及/或是功能电路110可以经由焊垫140输出数据信号至通信通道20。第一终端阻抗元件130的第一端与第二端分别耦接于焊垫140以及系统芯片100的第二电压轨线VSS2。系统芯片100可先等待DRAM芯片10与外部参考电阻器30完成阻抗校正后，利用DRAM芯片10的经校正终端阻抗元件13的阻值来校正第一终端阻抗元件130的阻值。
图2是依照本发明一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。请参照图1与图2，于步骤S210中，系统芯片100的第一终端阻抗元件130被耦接至外部的DRAM芯片10的经校正终端阻抗元件13。在初始化期间，等待DRAM芯片10依据外部参考电阻器30执行阻抗校正程序，使DRAM芯片的终端阻抗元件13被校正成为经校正终端阻抗元件13。接着系统芯片100的校正电路120可以利用经校正终端阻抗元件13的阻值来校正系统芯片100的第一终端阻抗元件130的阻值(步骤S220)。如此一来，在进行第一终端阻抗元件130的校正过程中，系统芯片100不需要专用的外部参考电阻器。再者，因为利用DRAM芯片10内部的经校正终端阻抗元件13来校正系统芯片100的第一终端阻抗元件130，因此系统芯片100的第一终端阻抗元件130跟DRAM芯片10的经校正终端阻抗元件13会更有相依性，阻抗会更为匹配。
DRAM芯片10的第一电压轨线VDD1的电压不同于系统芯片100的第二电压轨线VSS2的电压。举例来说(但不限于此)，DRAM芯片10的第一电压轨线VDD1的电压可以是系统电压(例如1.2伏特、1.5伏特或其他电压电位)。而系统芯片100的第二电压轨线VSS2的电压可以是接地电压(例如0伏特或其他电压电位)。在一些实施例中，校正电路120更耦接至系统芯片100的焊垫140，以量测经校正终端阻抗元件13与第一终端阻抗元件130之间的第一分压Vsep1。校正电路120依据第一分压Vsep1而对应调整第一终端阻抗元件130的阻值。
图3是依照本发明一实施例所示系统芯片及DRAM芯片的电路方块示意图。与图1相较，其差异在于图3所示校正电路120还包括电压比较器121以及控制电路122，其余部分皆为相同，在不在此赘述。电压比较器121的第一输入端耦接至焊垫140，以接收第一分压Vsep1。电压比较器121的第二输入端耦接至参考电压Vref1。参考电压Vref1的电压电位可以依照设计需求来决定。电压比较器121可以比较第一分压Vsep1与参考电压Vref1，然后将比较结果提供给控制电路122。控制电路122的输入端耦接至电压比较器121的输出端，以接收前述比较结果。根据此比较结果，控制电路122可校正第一终端阻抗元件130的阻值。
图4是依照本发明再一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。图4所示步骤S210与步骤S220可以参照图2的相关说明，故不再赘述。于图4所示实施例中，步骤S220包括子步骤S221与S222。请参照图3与图4，于步骤S221中，校正电路120的电压比较器121可以量测经校正终端阻抗元件13与第一终端阻抗元件130之间的第一分压Vsep1。于步骤S222中，校正电路120可以依据第一分压Vsep1而对应调整第一终端阻抗元件130的阻值。详而言之，电压比较器121可以比较第一分压Vsep1与参考电压Vref1，以获得比较结果。控制电路122依据电压比较器121所输出的比较结果而对应调整第一终端阻抗元件130的阻值。举例来说(但不限于此)，当第一分压Vsep1低于参考电压Vref1时，第一终端阻抗元件130的阻值可以被调增。当第一分压Vsep1高于参考电压Vref1时，第一终端阻抗元件130的阻值可以被调减。
图5是依照本发明另一实施例的系统芯片100及DRAM芯片10的电路方块示意图。图5所示DRAM芯片10、通信通道20与外部参考电阻器30可以参照图1的相关说明，故不再赘述。图5所示的系统芯片500包括功能电路110、校正电路520、第一终端阻抗元件130、第二终端阻抗元件550与焊垫140。图5所示功能电路110、校正电路520、第一终端阻抗元件130与焊垫140可参照图1与图3所示功能电路110、校正电路120、第一终端阻抗元件130与焊垫140的相关说明来类推，故不再赘述。于图5所示实施例中，校正电路520可耦接第二终端阻抗元件550的控制端，借此调整第二终端阻抗元件550的阻值。第二终端阻抗元件550的第一端耦接至焊垫140，第二终端阻抗元件550的第二端耦接至第一电压轨线VDD2。第一电压轨线VDD2的电压不同于第二电压轨线VSS2的电压。举例来说(但不限于此)，第一电压轨线VDD2的电压可以是系统电压(例如1.2伏特、1.5伏特或其他电压电位)，而第二电压轨线VSS2的电压可以是接地电压(例如0伏特或其他电压电位)。
图6是依照本发明又一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。请参照图5与图6，在步骤S210中，系统芯片500的第一终端阻抗元件130被耦接至外部的DRAM芯片10的经校正终端阻抗元件13。于初始化期间，校正电路520可以截止系统芯片500的第二终端阻抗元件550(步骤S610)。第二终端阻抗元件550被截止，意味着第二终端阻抗元件550呈现开路状态(理想上其阻值可以视为无限大)。于图6所示步骤S220中，校正电路520可以在初始化期间利用经校正终端阻抗元件13的阻值来校正第一终端阻抗元件130的阻值。图6所示步骤S220可以参照图1至图4的相关说明，故不再赘述。在初始化期间，校正电路520还可以利用第一终端阻抗元件130的阻值来校正第二终端阻抗元件550的阻值(步骤S620)。
图7是依照本发明一实施例说明图5所示校正电路520的电路方块示意图。于图7所示实施例中，校正电路520包含电压比较器121、控制电路122、电压比较器521、控制电路522、第一参考阻抗元件524与第二参考阻抗元件523。电压比较器121的第一输入端耦接至焊垫140，以接收第一分压Vsep1。电压比较器121的第二输入端耦接至参考电压Vref1。图7所示电压比较器121与控制电路122可以参照图3的相关说明来类推，故不再赘述。于图7所示实施例中，第一参考阻抗元件524的阻值与第一终端阻抗元件130的阻值二者被连动控制。举例来说(但不限于此)，第一参考阻抗元件524的控制端与第一终端阻抗元件130的控制端共同受控于控制电路122所发出的同一个控制信号。于初始化期间，控制电路522可以截止第二终端阻抗元件550。控制电路122可以在初始化期间利用经校正终端阻抗元件13的阻值来校正第一终端阻抗元件130(与第一参考阻抗元件524)的阻值。在第一终端阻抗元件130(与第一参考阻抗元件524)的阻值完成校正后，控制电路122可以保持第一终端阻抗元件130(与第一参考阻抗元件524)的阻值组态，直到下一次进行初始化。
第一参考阻抗元件524的第一端耦接至共同节点525。第一参考阻抗元件524的第二端耦接至系统芯片500的第二电压轨线VSS2。第二参考阻抗元件523的第一端耦接至共同节点525。第二参考阻抗元件523的第二端耦接至系统芯片500的第一电压轨线VDD2。第二参考阻抗元件523的阻值与第二终端阻抗元件550的阻值二者被连动控制。举例来说(但不限于此)，第二参考阻抗元件523的控制端与第二终端阻抗元件550的控制端共同受控于控制电路522所发出的同一个控制信号。
电压比较器521的第一输入端耦接至共同节点525。电压比较器521的第二输入端耦接至参考电压Vref2。参考电压Vref2的电压电位可以依照设计需求来决定。在一些实施例中，参考电压Vref2可以相同于参考电压Vref1。电压比较器521可以比较共同节点525的电压与参考电压Vref2，然后将比较结果提供给控制电路522。控制电路522的输入端耦接至电压比较器521的输出端，以接收比较结果。控制电路522的输出端耦接至第二参考阻抗元件523的控制端与第二终端阻抗元件550的控制端。控制电路522依据电压比较器521所输出的比较结果而对应调整第二参考阻抗元件523(与第二终端阻抗元件550)的阻值。在第二参考阻抗元件523(与第二终端阻抗元件550)的阻值完成校正后，控制电路522可以保持第二参考阻抗元件523(与第二终端阻抗元件550)的阻值组态，直到下一次进行初始化。
在一较佳实施例中，当参考电压Vref2相同于参考电压Vref1时，可由一组控制电路同时控制电路122与控制电路522的功能。同时，也可由同一组电压比较器同时实现电压比较器121与电压比较器521的功能。
图8是依照本发明再一实施例所绘示的系统芯片的终端阻抗元件的校正方法的流程示意图。请参照图5与图8，依据专属的外部参考电阻器30的阻值，校正电路12在步骤S810中可以校正DRAM芯片10内部的终端阻抗元件13的阻值。步骤S810可以是已知技术，故不再赘述。在DRAM芯片10与外部参考电阻器30完成阻抗校正后，DRAM芯片10在步骤S820中被设定为连续读取模式(continued read mode)，且将「动态芯片上终端(dynamic on-dietermination或dynamic ODT)」功能关闭(turn off)，以便让芯片上终端(ODT，例如终端阻抗元件13)保持启用(turn on)。在DRAM芯片10与外部参考电阻器30完成阻抗校正后，系统芯片500在步骤S830中可以利用DRAM芯片10的数据接脚(DQ pin)的阻值来校正第一终端阻抗元件130的阻值。在第一终端阻抗元件130完成阻值校正后，系统芯片500在步骤S840中可以经校正终端阻抗元件130的阻值来校正第二终端阻抗元件550的阻值。步骤S830与步骤S840的实施细节可以参照图6所示步骤S610、步骤S220与步骤S620的相关说明，以及/或是参照图7的相关说明，故不再赘述。
综上所述，本发明诸实施例提出了系统芯片及其终端阻抗元件的校正方法。在DRAM芯片10内部的经校正终端阻抗元件13的阻值可以被利用来校正系统芯片内部的第一终端阻抗元件130。如此一来，在进行第一终端阻抗元件130的校正过程中不再需要系统芯片专用的外部参考电阻器，进而节省了连接外部参考电阻器所需的接脚(pin)。再者，因为利用DRAM芯片10内部的经校正终端阻抗元件13来校正系统芯片的第一终端阻抗元件130，因此DRAM芯片10的经校正终端阻抗元件13与系统芯片的第一终端阻抗元件130会更有相依性，阻抗会更为匹配。
虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视后附的申请专利范围所界定者为准。

Claims (14)

1.一种系统芯片，其特征在于，所述系统芯片包括：
焊垫，耦接至外部的动态随机存取存储器芯片，其中所述动态随机存取存储器芯片包含经校正终端阻抗元件；
第一终端阻抗元件，耦接于所述焊垫；
第二终端阻抗元件，所述第二终端阻抗元件的第一端耦接至所述焊垫，所述第二终端阻抗元件的第二端耦接至所述系统芯片的第一电压轨线；以及
校正电路，耦接至所述第一终端阻抗元件的控制端与所述第二终端阻抗元件的控制端，所述校正电路用以分别调整所述第一终端阻抗元件与所述第二终端阻抗元件的阻值大小，
其中于初始化期间，所述校正电路截止所述第二终端阻抗元件，以及所述校正电路利用所述经校正终端阻抗元件的阻值来校正所述第一终端阻抗元件的阻值，以使所述动态随机存取存储器芯片中的所述经校正终端阻抗元件与所述系统芯片中的所述第一终端阻抗元件达到阻抗匹配；以及
其中于所述初始化期间，在所述动态随机存取存储器芯片中的所述经校正终端阻抗元件与所述系统芯片中的所述第一终端阻抗元件达到阻抗匹配后，所述校正电路利用所述系统芯片中的所述第一终端阻抗元件的经校正阻值来校正所述系统芯片中的所述第二终端阻抗元件的阻值。
2.如权利要求1所述的系统芯片，其特征在于，所述焊垫耦接至所述动态随机存取存储器芯片的存储器芯片焊垫，所述经校正终端阻抗元件的第一端耦接至所述存储器芯片焊垫，所述经校正终端阻抗元件的第二端耦接至所述动态随机存取存储器芯片内的第一电压轨线，所述第一终端阻抗元件的第一端耦接于至所述焊垫，所述第一终端阻抗元件的第二端耦接至所述系统芯片的第二电压轨线。
3.如权利要求2所述的系统芯片，其特征在于，所述动态随机存取存储器芯片内的第一电压轨线的电压不同于所述系统芯片的第二电压轨线的电压。
4.如权利要求3所述的系统芯片，其特征在于，所述动态随机存取存储器芯片内的第一电压轨线的电压与所述系统芯片的第一电压轨线的电压为系统电压，所述系统芯片的第二电压轨线的电压为接地电压。
5.如权利要求1所述的系统芯片，其特征在于，所述校正电路更耦接所述焊垫以量测所述经校正终端阻抗元件与所述第一终端阻抗元件之间的第一分压，所述校正电路依据所述第一分压而对应调整所述第一终端阻抗元件的阻值。
6.如权利要求1所述的系统芯片，其特征在于，所述校正电路包括：
电压比较器，所述电压比较器的第一输入端耦接至所述焊垫，所述电压比较器的第二输入端耦接至参考电压；以及
控制电路，所述控制电路的输入端耦接至所述电压比较器的输出端，所述控制电路的输出端耦接至所述第一终端阻抗元件的控制端，其中所述控制电路依据所述电压比较器所输出的比较结果而对应调整所述第一终端阻抗元件的阻值。
7.如权利要求1所述的系统芯片，其特征在于，所述校正电路包括：
第一参考阻抗元件，所述第一参考阻抗元件的第一端耦接至共同节点，所述第一参考阻抗元件的第二端耦接至所述系统芯片的第二电压轨线，其中所述第一参考阻抗元件的阻值与所述第一终端阻抗元件的阻值二者被连动控制；
第二参考阻抗元件，所述第二参考阻抗元件的第一端耦接至所述共同节点，所述第二参考阻抗元件的第二端耦接至所述系统芯片的所述第一电压轨线，其中所述第二参考阻抗元件的阻值与所述第二终端阻抗元件的阻值二者被连动控制；
电压比较器，所述电压比较器的第一输入端耦接至所述共同节点，所述电压比较器的第二输入端耦接至参考电压；以及
控制电路，所述控制电路的输入端耦接至所述电压比较器的输出端，所述控制电路的输出端耦接至所述第二参考阻抗元件的所述控制端，其中所述控制电路依据所述电压比较器所输出的比较结果而对应调整所述第二参考阻抗元件的阻值。
8.一种系统芯片的终端阻抗元件的校正方法，其特征在于，所述系统芯片包括第一终端阻抗元件与第二终端阻抗元件，所述校正方法包括：
使所述系统芯片的所述第一终端阻抗元件耦接至外部的动态随机存取存储器芯片内的经校正终端阻抗元件；
使校正电路耦接至所述第一终端阻抗元件的控制端与所述第二终端阻抗元件的控制端，其中所述校正电路用以分别调整所述第一终端阻抗元件与所述第二终端阻抗元件的阻值大小；
于初始化期间，由所述校正电路截止所述系统芯片的所述第二终端阻抗元件，以及所述校正电路利用所述经校正终端阻抗元件的阻值来校正所述第一终端阻抗元件的阻值，以使所述动态随机存取存储器芯片内的所述经校正终端阻抗元件与所述系统芯片的所述第一终端阻抗元件达到阻抗匹配，其中所述第二终端阻抗元件的第一端耦接至所述第一终端阻抗元件的第一端，所述第二终端阻抗元件的第二端耦接至所述系统芯片的第一电压轨线；以及
于所述初始化期间，在所述动态随机存取存储器芯片内的所述经校正终端阻抗元件与所述系统芯片的所述第一终端阻抗元件达到阻抗匹配后，由所述校正电路利用所述系统芯片的所述第一终端阻抗元件的经校正阻值来校正所述系统芯片的所述第二终端阻抗元件的阻值。
9.如权利要求8所述的终端阻抗元件的校正方法，其特征在于，所述系统芯片的焊垫耦接至所述动态随机存取存储器芯片的存储器芯片焊垫，所述经校正终端阻抗元件的第一端耦接至所述存储器芯片焊垫，所述经校正终端阻抗元件的第二端耦接至所述动态随机存取存储器芯片内的第一电压轨线，所述第一终端阻抗元件的第一端耦接至所述焊垫，所述第一终端阻抗元件的第二端耦接至所述系统芯片的第二电压轨线。
10.如权利要求9所述的终端阻抗元件的校正方法，其特征在于，所述动态随机存取存储器芯片内的第一电压轨线的电压不同于所述系统芯片的第二电压轨线的电压。
11.如权利要求10所述的终端阻抗元件的校正方法，其特征在于，所述动态随机存取存储器芯片内的第一电压轨线的电压与所述系统芯片的第一电压轨线的电压为系统电压，而所述第二电压轨线的电压为接地电压。
12.如权利要求8所述的终端阻抗元件的校正方法，其特征在于，所述利用所述经校正终端阻抗元件的阻值来校正所述第一终端阻抗元件的阻值的步骤包括：
由所述校正电路量测所述经校正终端阻抗元件与所述第一终端阻抗元件之间的第一分压；以及
由所述校正电路依据所述第一分压而对应调整所述第一终端阻抗元件的阻值。
13.如权利要求12所述的终端阻抗元件的校正方法，其特征在于，所述依据所述第一分压而对应调整所述第一终端阻抗元件的阻值的步骤包括：
比较所述第一分压与参考电压，以获得比较结果；以及
依据所述比较结果而对应调整所述第一终端阻抗元件的阻值。
14.如权利要求8所述的终端阻抗元件的校正方法，其特征在于，所述利用所述第一终端阻抗元件的阻值来校正所述第二终端阻抗元件的阻值的步骤包括：
连动控制第一参考阻抗元件的阻值与所述第一终端阻抗元件的阻值，其中所述第一参考阻抗元件的第一端耦接至共同节点，所述第一参考阻抗元件的第二端耦接至所述系统芯片的第二电压轨线；
连动控制第二参考阻抗元件的阻值与所述第二终端阻抗元件的阻值，其中所述第二参考阻抗元件的第一端耦接至所述共同节点，所述第二参考阻抗元件的第二端耦接至所述系统芯片的所述第一电压轨线；
比较所述共同节点的电压与参考电压，以获得比较结果；以及
依据所述比较结果而对应调整所述第二参考阻抗元件的阻值。
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