CN115148251A - 经由信号线连接到外部装置的设备和电子设备 - Google Patents

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Abstract

提供了一种经由信号线连接到外部装置的设备和电子设备。所述设备经由信号线连接到外部装置，并包括：片内终结(ODT)电路，被设置在第一ODT状态下；多个信号引脚，所述多个信号引脚中的每个信号引脚连接到信号线；和ODT控制电路，被配置为：识别外部装置的第二ODT状态是否与第一ODT状态对应，并且基于所述设备是第一ODT状态和第二ODT状态不同的非对称ODT，向外部装置提供非对称ODT参数码，并在信号未通过信号线被传输时禁用ODT电路。

Description

经由信号线连接到外部装置的设备和电子设备
本申请基于和要求于2021年3月31日在韩国知识产权局提交的第10-2021-0042234号和2021年6月11日在韩国知识产权局提交的第10-2021-0076234号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
与示例实施例一致的方法、设备和系统涉及存储关于非对称片内终结(on-die-termination，ODT)的参数码。
背景技术
半导体装置可包括以高速进行操作的输入/输出(I/O)接口(例如，包括发射机和接收机的串行接口)。串行接口可通过一条线顺序逐个传输多个比特。为了防止传输的信号的失真并提供信号完整性，ODT电路可被包括在I/O接口中。当信号从发射机传输到接收机时，接收机的ODT电路可在信号线上提供终结电阻(termination resistance)。
当从发射机输出的信号从半电源电压电平摆动到全电源电压电平(例如，从VDDQ/2摆动到VDDQ)时，接收机的ODT电路可提供终结电阻作为连接到电源电压VDDQ的上拉电路的电阻值。可选地，当从发射机输出的信号从接地电压电平半摆动到半电源电压电平(例如，从接地半摆动到VDDQ/2)时，接收机的ODT电路可提供终结电阻作为连接到接地电压VSSQ的下拉电路的电阻值。也就是说，接收机的ODT电路可被对称地配置为响应于发射机的输出信号电平而连接到相同的电压(例如，电源电压VDDQ或接地电压VSSQ)。
然而，接收机可配置非对称ODT电路，其中，在非对称ODT电路中，ODT电路根据接收机的操作性能连接到关于发射机的输出信号的不同的电压。在这种情况下，发送机/接收机需要考虑功耗来控制非对称ODT。
发明内容
本发明构思提供了一种用于存储关于非对称片内终结(ODT)的参数码的设备、存储其装置及其操作方法。
根据示例实施例的一个方面，经由信号线连接到外部装置的设备包括：片内终结(ODT)电路，被设置在第一ODT状态下；多个信号引脚，所述多个信号引脚的每个信号引脚连接到信号线；和ODT控制电路，被配置为：识别外部装置的第二ODT状态是否与第一ODT状态对应，并且基于所述设备是第一ODT状态和第二ODT状态不同的非对称ODT，向外部装置提供非对称ODT参数码，并在信号未通过信号线被传输时禁用ODT电路。
根据示例实施例的一个方面，所述设备包括：多个信号引脚，其中，所述设备通过信号线连接到外部装置，信号线连接到所述多个信号引脚中的信号引脚；片内终结(ODT)电路，连接到信号线，ODT电路被设置为第一ODT状态；模式寄存器，被配置为存储与ODT电路的第一操作条件对应的第一参数码和与ODT电路的第二操作条件对应的第二参数码；和控制电路，被配置为在外部装置的第二ODT状态与第一ODT状态对应的对称ODT中使用第一参数码将ODT电路设置为第一操作条件，并在外部装置的第二ODT状态不同于第一ODT状态的非对称ODT中使用第二参数码将ODT电路设置为第二操作条件。
根据示例实施例的一个方面，提供了一种设置设备的当前运行状态的方法。所述方法包括：在模式寄存器中存储与关于操作参数的第一操作条件对应的第一参数码作为默认操作条件；使用与关于操作参数的第二操作条件对应的第二参数码更新模式寄存器；使用第一参数码将当前操作条件设置为第一操作条件；以及使用第二参数码将当前操作条件设置为第二操作条件。操作参数与所述设备的片内终结(ODT)电路相关。当ODT电路被设置为第一ODT状态并且连接到与ODT电路连接的信号线的外部装置被设置为第二ODT状态时，在第二ODT状态与第一ODT状态对应的对称ODT中提供第一参数码，并在第二ODT状态不同于第一ODT状态的非对称ODT中提供第二参数码。
根据示例性实施例的一个方面，提供了一种用于检查片内终结(ODT)状态的设备。所述设备包括：第一装置，包括连接到第一引脚并被设置为第一ODT状态的第一ODT电路和第一控制器；第二装置，包括连接到第二引脚并被设置为第二ODT状态的第二ODT电路和第二控制器，其中，第二引脚通过信号线连接到第一引脚。第一控制器被配置为：当所述设备是第一ODT状态和第二ODT状态不同的非对称ODT并且信号未通过信号线被传输时，禁用第一ODT电路，并且第二控制器被配置为：当所述设备是非对称ODT且所述信号未通过信号线被传输时，禁用第二ODT电路。
附图说明
通过下面的结合附图进行的描述，以上和其他目的、特征和优点将更加明显，其中，在附图中：
图1是示出根据示例实施例的包括片内终结(ODT)电路的设备的框图；
图2和图3是概念地示出图1的ODT电路的示图；
图4是示出图1的设备的操作的示图；
图5是示出图2的ODT电路的电路图；
图6是概念地示出图1的ODT电路的示图；
图7A和图7B是示出图6的ODT电路的电路图；
图8是概念地示出图1的ODT电路的示图；
图9A和图9B是示出图8的ODT电路的电路图；
图10和图11是示出与图8的ODT电路相关联的第二设备的操作的示图；
图12是概念地示出图1的ODT电路的示图；
图13是示出图12的ODT电路的电路图；
图14是示出根据示例实施例的模式寄存器设置(或模式寄存器组(mode registerset，MRS))的部分的示图；
图15是概念地示出图1的ODT电路的示图；
图16是示出图15的ODT电路的电路图；和
图17是示出根据示例实施例的应用非对称ODT电路的系统的框图。
具体实施方式
图1是示出根据示例实施例的包括片内终结(on-die-termination，ODT)电路的设备100的框图。
参照图1，设备100可包括第一装置110和第二装置120。设备100可被实现为包括在个人计算机(PC)或移动电子装置中。移动电子装置可被实现为便携式计算机、移动电话、智能电话、平板PC、个人数字助理(PDA)、企业数字助理(EDA)、数字静止相机、数字摄像机、便携式多媒体播放器(PMP)、个人导航装置或便携式导航装置(PND)、手持游戏机、移动互联网装置(MID)、可穿戴计算机、物联网(IoT)装置、万物互联网(IoE)装置或无人机。
第一装置110可被实现为集成电路(IC)、片上系统(SoC)、应用处理器(AP)、移动AP、芯片集或芯片组。作为示例，第一装置110可以是执行存储器控制功能的半导体装置，并且第一装置110可以是包括在AP中的组件。AP可包括存储器控制器、RAM、中央处理单元(CPU)、图形处理单元(GPU)和/或调制解调器。
第二装置120可被实现为易失性存储器装置。易失性存储器装置可被实现为随机存取存储器(RAM)、动态RAM(DRAM)或静态RAM(SRAM)，但不限于此。例如，第二装置120可包括双数据速率同步动态随机存取存储器(DDR-SDRAM)、低功耗双数据速率(LPDDR)、SDRAM、图形双数据速率(GDDR)、SDRAM、Rambus动态随机存取存储器(RDRAM)等。可选地，第二装置120可被实现为高带宽存储器(HBM)。
第二装置120可被实现为非易失性存储器装置。例如，第二装置120可被实现为电阻存储器(诸如，相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)等)。
信号可通过信号线130在第一装置110和第二装置120之间被传输。为了附图的简洁，尽管示出了通过第一装置110和第二装置120之间的一条信号线传输信号，但是信号可实际上通过多条信号线或总线被传输。第一装置110和第二装置120之间的一条或多条信号线130可通过连接器连接。连接器可被实现为引脚、球芯(ball)、信号线或其他硬件组件。
通过信号线130传输的信号可包括例如时钟信号CK、命令信号CMD和/或地址信号ADDR，并且可通过一条或多条信号线130被传输。命令信号CMD和地址信号ADDR可被称为命令/地址CA信号。第二装置120可从第一装置110接收时钟信号CK、命令信号CMD和/或地址信号ADDR，并生成与接收的时钟信号CK、命令信号CMD和/或地址信号ADDR的功能对应的内部信号。第二装置120可根据内部信号执行存储器操作(诸如，选择与存储器单元对应的行和列，将数据写入存储器单元中，或读取写入的数据)。在图8中，在第一装置110和第二装置120之间发送/接收的写入数据和读取数据将被描述为数据信号DQ。
第一装置110可响应于来自主机HOST的写入/读取请求而控制第二装置120读取存储在第二装置120中的数据，或将数据写入第二装置120。第一装置110可向第二装置120提供时钟信号CK、命令信号CMD和/或地址信号ADDR，从而控制对第二装置120的数据写入和/或读取操作。当第二装置120使用来自第一装置110的时钟信号CK接收写入数据时，时钟信号CK可被称为写入时钟信号。
第一装置110可检查信号线130的终结状态。第一装置110可包括用于检查信号线130的终结状态的ODT控制电路112和连接到信号线130的ODT电路114。ODT控制电路112可向第二装置120请求信号线130的ODT信息，并从第二装置120接收信号线130的ODT信息。ODT控制电路112可检查包括在接收的ODT信息中的第二装置120的ODT状态及其在第一装置110的ODT电路114中实现的ODT状态。
例如，ODT控制电路112可检查第一装置110的ODT状态和第二装置120的ODT状态是相同还是不同。ODT控制电路112可使用上拉电路的电阻值或下拉电路的电阻值检查第一装置110的ODT状态和第二装置120的ODT状态是否同等终结。可选地，ODT控制电路112可使用上拉电路的电阻值检查第一装置110的ODT状态是否终结，使用下拉电路的电阻值检查第二装置120的ODT状态是否终结，或者使用下拉电路的电阻值检查第一装置110的ODT状态是否终结，使用上拉电路的电阻值检查第二装置120的ODT状态是否终结，使得第一装置110的ODT状态和第二装置120的ODT状态彼此不同。
当ODT控制电路112确定第一装置110的ODT状态和第二装置120的ODT状态彼此不同时，第一装置110可向第二装置120提供非对称终结参数码。非对称终结参数码可通过信号线130被发送到第二装置120。ODT控制电路112可基于第一装置110的ODT状态和第二装置120的ODT状态彼此不同来生成第一ODT控制信号C1，并将第一ODT控制信号C1提供给ODT电路114。ODT电路114可根据第一ODT控制信号C1执行ODT启用或禁用操作。
第二装置120可包括模式寄存器组121(以下称为“MRS”)、控制电路122和ODT电路124。MRS 121可被编程为设置第二装置120的操作参数、选项、各种功能、特性和模式。MRS121可包括存储关于用于设置第二装置120的操作条件(operating condition)的各种操作和控制参数的参数码的寄存器。当从第一装置110发出MRS命令时，MRS 121可存储包括提供给命令/地址信号线的适当比特值的参数码。MRS 121可存储通过命令/地址信号线从第一装置110发送的非对称终结参数码。非对称终结参数码将稍后参照图14进行描述。
控制电路122可通过信号线130接收时钟信号CK，并控制第二装置120的操作定时。可基于除了时钟信号CK之外的提供给第二装置120的信号(例如，选通信号)来设置第二装置120的操作定时。控制电路122可通过信号线130接收命令信号CMD，并响应于命令信号CMD而生成用于在第二装置120中执行各种存储器操作的控制信号。控制电路122可基于由MRS121存储的非对称终结参数码生成第二ODT控制信号C2，并将第二ODT控制信号C2提供给ODT电路124。ODT电路124可根据第二ODT控制信号C2执行ODT启用或禁用操作。
图2和图3是概念地示出图1的ODT电路114a和124a的示图。以下，附接到参考标记的下标(例如，114a中的a和114b中的b)被用于区分具有类似功能的多个电路。例如，ODT电路114、ODT电路114a和ODT电路114b具有类似的功能。
参照图2，第一装置110的发射机212和第二装置120的接收机222可通过信号线130彼此连接。第一装置110可包括连接到信号线130的ODT电路114a，并且ODT电路114a可被配置为连接到电源电压(VDDQ)线的上拉电路。ODT电路114a可包括连接在电源电压VDDQ线和信号线130之间的上拉电阻器RU和与上拉电阻器RU对应布置的上拉开关SU。可根据第一ODT控制信号C1a导通或截止上拉开关SU。第一ODT控制信号C1a可通过ODT控制电路112被生成。当上拉开关SU通过第一ODT控制信号C1a被导通时，ODT电路114a可被ODT启用。当上拉开关SU被截止时，ODT电路114a可被ODT禁用。
第二装置120可包括连接到信号线130的ODT电路124a，并且ODT电路124a可被配置为连接到接地电压VSSQ线的下拉电路。ODT电路124a可包括连接在信号线130和接地电压VSSQ线之间的下拉电阻器RD和与下拉电阻器RD对应布置的下拉开关SD。下拉开关SD可根据第二ODT控制信号C2a被导通或被截止。第二ODT控制信号C2a可通过控制电路122被生成。当下拉开关SD通过第二ODT控制信号C2a被导通时，ODT电路124a可被ODT启用。当下拉开关SD被截止时，ODT电路124a可被ODT禁用。
第一装置110的ODT电路114a被配置为连接到电源电压VDDQ的上拉电路，而第二装置120的ODT电路124a被配置为连接到接地电压VSSQ线的下拉电路，因此，第一装置110可通过ODT状态检查操作确认信号线130处于非对称ODT状态。
图2示出了这样的状态：在该状态中，当信号没有通过信号线130传输时，上拉开关SU和下拉开关SD被截止使得第一装置110的ODT电路114a和第二装置120的ODT电路124a被禁用。因此，在信号不传输期间，信号线130可保持高阻抗状态。
参照图3，当信号通过信号线130从第一装置110发送到第二装置120时，第二装置120的下拉开关SD被导通，使得ODT电路124a可被ODT启用。ODT电路124a的下拉电阻器RD可用作信号线130的终结电阻器。此时，第一装置110的ODT电路114a将被ODT禁用。
图4是示出图1的设备100的操作的示图。
参照图1至图4，设备100可在执行初始化操作(S400)之后执行正常操作(S402)。初始化操作(S400)可在设备100通电时被执行。在初始化操作(S400)中，可根据在第一装置110和第二装置120之间确定的方法执行初始设置操作。在初始化操作(S400)中，可在MRS121中设置第二装置120的默认操作参数码。
在初始化操作(S400)中，可设置指示第二装置120的频率、定时、驱动、详细操作参数等的码，使得第一装置110可与第二装置120正常操作。例如，当第二装置120是存储器装置时，第一装置110可执行与第二装置120的存储器核相关联的存储器核参数训练和/或关于存储器核以外的外围电路的外围电路参数训练。第一装置110可确定关于第二装置120的存储器核参数和/或外围电路参数的最佳参数码。
在初始化操作(S400)中确定的最佳参数码可提供给第二装置120并存储在MRS121中。第二装置120可根据存储在MRS 121中的参数码执行正常操作(S402)。当在第一装置110的控制下对第二装置120执行数据写入和/或读取操作时，正常操作可被执行(S402)为存储在第二装置120的MRS 121中的参数码的操作。
在初始化操作(S400)期间，第一装置110可向第二装置120请求信号线130和/或数据线830(图8)的终结信息(S410)。例如，连接到信号线130和/或数据线830的第二装置120的ODT电路124a和124c(图8)可被配置为连接到接地电压VSSQ线的下拉电路。第二装置120可向第一装置110提供信号线130和/或数据线830的下拉终结信息。
第一装置110可从第二装置120接收信号线130和/或数据线830的下拉终结信息(S420)。例如，连接到信号线130和/或数据线830的第一装置110的ODT电路114a可被配置为连接到电源电压VDDQ的上拉电路。第一装置110可确认其ODT电路114a和第二装置120的ODT电路124a处于非对称ODT状态，其中，在非对称ODT状态下，ODT电路114a和ODT电路124a连接到不同的电压。
第一装置110可向第二装置120发送非对称ODT参数码(S430)。例如，ODT控制电路112可控制非对称ODT参数码被发送到第二装置120。第二装置120可接收非对称ODT参数码并将非对称ODT参数码存储在MRS 121中(S440)。例如，控制电路122可接收非对称ODT参数码，并控制非对称ODT参数码被存储在MRS 121中。
在初始化操作(S400)之后，为了在正常操作(S402)期间在第一装置110和第二装置120之间执行数据写入和/或读取操作，可通过信号线130和/或数据线830传输时钟信号CK、命令/地址信号CA和/或数据信号DQ。当时钟信号CK、命令/地址信号CA和/或数据信号DQ在正常操作(S402)期间没有通过信号线130和/或数据线830被传输时(S450)，第一装置110可使用第一ODT控制信号C1a禁用ODT电路114a(S451)，并且第二装置120可使用第二ODT控制信号C2a禁用ODT电路124a(S452)。
图5是示出图2的ODT电路114a和124a的电路图。
参照图2和图5，第一装置110的发射机212可包括连接到信号线130的上拉电路212U和下拉电路212D。上拉电路212U可包括连接到电源电压线VDDQ和信号线130并且并联布置的多个PMOS晶体管P1至Pn。PMOS晶体管P1至Pn中的每个可根据与其对应的上拉驱动码PU[n:1]被导通或被截止。与上拉驱动码PU[n:1]的比特值“0”对应的PMOS晶体管P1至Pn被导通，使得信号线130可以以逻辑高电平被驱动。随着PMOS晶体管P1至Pn的附加晶体管被导通，上拉电路212U的驱动能力可被增加。
下拉电路212D可包括连接在信号线130和接地电压VSSQ线之间并且并联布置的多个NMOS晶体管N1至Nn。NMOS晶体管N1至Nn中的每个可根据与其对应的下拉驱动码PD[n:1]被导通或被截止。与下拉驱动码PD[n:1]的比特值“1”对应的NMOS晶体管N1至Nn被导通，使得信号线130可以以逻辑低电平被驱动。随着NMOS晶体管N1至Nn的附加晶体管被导通，下拉电路212D的驱动能力可被增加。
第一装置110的发射机212可基于上拉驱动码(PU[n:1])和下拉驱动码(PD[n:1])通过信号线130发送信号。图5示出上拉电路212U包括PMOS晶体管，下拉电路212D包括NMOS晶体管，但是示例实施例不限于此。作为示例，上拉电路212U和下拉电路212D中的每个可包括NMOS晶体管或PMOS晶体管。作为另一示例，上拉电路212U和下拉电路212D中的每个可包括NMOS晶体管和PMOS晶体管二者。
第二装置120可接收通过信号线130发送的信号。当接收机222接收到信号时，第二装置120的ODT电路124a可通过信号线130提供终结电阻。ODT电路124a可包括连接在信号线130和接地电压线VSSQ之间并且并联布置的的多个NMOS晶体管ON1至ONn。NMOS晶体管ON1至ONn中的每个可根据与其对应的n比特的第二ODT控制信号C2a[n:1]被导通或被截止。第二ODT控制信号C2a[n:1]可通过控制电路122被生成。根据NMOS晶体管ON1至ONn中的每个的导通/截止状态的电阻值可被设置为信号线130的终结电阻。
当发射机212不通过信号线130发送信号时，未提供上拉驱动码PU[n:1]和下拉驱动码PD[n:1]。在这方面，上拉电路212U可作为信号线130的ODT电路114a进行操作。在信号非传输期间，可根据n比特的第一ODT控制信号C1a[n:1]来截止上拉电路212U的所有PMOS晶体管P1至Pn。第一ODT控制信号C1a[n:1]可通过ODT控制电路112被生成。因此，第一装置110的ODT电路114a可被禁用。此外，可根据n比特的第二ODT控制信号C2a[n:1]截止第二装置120的ODT电路124a的所有NMOS晶体管ON1至ONn。因此，第二装置120的ODT电路124a可被禁用。在信号非传输期间，第一装置110的ODT电路114a和第二装置120的ODT电路124a被禁用，因此，信号线130可保持高阻抗状态。
图6是概念地示出图1的ODT电路114b和124b的示图，图7A和图7B是示出图6的ODT电路114b和124b的电路图。
参照图6，第一装置110的发射机612和第二装置120的接收机622可通过信号线130彼此连接。第一装置110可包括连接到信号线130的ODT电路114b，并且ODT电路114b可被配置为连接到接地电压VSSQ线的下拉电路。ODT电路114b可包括连接在接地电压VSSQ线和信号线130之间的下拉电阻器RD和与下拉电阻器RD设置对应的下拉开关SD。下拉开关SD可根据第一ODT控制信号C1b被导通或被截止。第一ODT控制信号C1b可通过ODT控制电路112被生成。当下拉开关SD通过第一ODT控制信号C1b被导通时，ODT电路114b可被ODT启用。当下拉开关SD被截止时，ODT电路114b可被ODT禁用。
第二装置120可包括连接到信号线130的ODT电路124b，并且ODT电路124b可被配置为连接到电源电压线VDDQ的上拉电路。ODT电路124b可包括连接在电源电压VDDQ线和信号线130之间的上拉电阻器RU和与上拉电阻器RU设置对应的上拉开关SU。上拉开关SU可根据第二ODT控制信号C2b被导通或被截止。第二ODT控制信号C2b可通过控制电路122被生成。当上拉开关SU通过第二ODT控制信号C2b被导通时，ODT电路124b可被ODT启用。当上拉开关SU被截止时，ODT电路124b可被ODT禁用。
第一装置110的ODT电路114b被配置为连接到接地电压VSSQ的下拉电路，而第二装置120的ODT电路124b被配置为上拉电路，因此，第一装置110可通过ODT状态检查操作确认信号线130处于非对称ODT状态。
图6示出这样的状态：在该状态下，当信号没有通过信号线130被传输时，下拉开关SD和上拉开关SU被截止，使得第一装置110的ODT电路114b和第二装置120的ODT电路124b被禁用。因此，在信号非传输期间，信号线130可保持高阻抗状态。
参照图6和图7A，第一装置110的发射机612可包括连接到信号线130的上拉电路612U和下拉电路612D。上拉电路612U可包括连接到电源电压线VDDQ和信号线130并且并联布置的多个PMOS晶体管P1至Pn。PMOS晶体管P1至Pn中的每个可根据与其对应的上拉驱动码PU[n:1]被导通或被截止
下拉电路612D可包括连接在信号线130和接地电压VSSQ线之间并且并联布置的多个NMOS晶体管N1至Nn。NMOS晶体管N1至Nn中的每个可根据与其对应的下拉驱动码PD[n:1]被导通或被截止。与下拉驱动码PD[n:1]的比特值“1”对应的NMOS晶体管N1至Nn被导通，使得信号线130可以以逻辑低电平下被驱动。
第一装置110的发射机612可基于上拉驱动码(PU[n:1])和下拉驱动码(PD[n:1])通过信号线130发送信号。第二装置120可接收通过信号线130发送的信号。当第二装置120的接收机622接收到信号时，第二装置120的ODT电路124b可通过信号线130提供终结电阻。ODT电路124b可包括连接在信号线130和电源电压线VDDQ之间并且并联布置的多个PMOS晶体管OP1至OPn。PMOS晶体管OP1至OPn中的每个可根据与其对应的n比特的第二ODT控制信号C2b[n:1]被导通或被截止。第二ODT控制信号C2b[n:1]可通过控制电路122被生成。根据PMOS晶体管OP1至OPn中的每个的导通/截止状态的电阻值可被设置为信号线130的终结电阻。
当发射机612不通过信号线130发送信号时，未提供上拉驱动码PU[n:1]和下拉驱动码PD[n:1]。在这种情况下，下拉电路612D可作为信号线130的ODT电路114b进行操作。在信号非传输期间，下拉电路612U的所有NMOS晶体管N1至Nn可根据n比特的第一ODT控制信号C1b[n:1]被截止。第一ODT控制信号C1b[n:1]可通过ODT控制电路112被生成。因此，第一装置110的ODT电路114b可被禁用。此外，第二装置120的ODT电路124b的所有PMOS晶体管OP1至OPn可根据n比特的第二ODT控制信号C2b[n:1]被截止。因此，第二装置120的ODT电路124b可被禁用。在信号非传输期间，第一装置110的ODT电路114b和第二装置120的ODT电路124b被禁用，因此，信号线130可保持高阻抗状态。
图7B与图7A的不同之处在于，第二装置120包括连接在电源电压VDDQ线和信号线130之间并且并联布置的多个NMOS晶体管ON1至ONn。以下，将省略与图7A的关于第一装置110的描述冗余的描述。
当第二装置120的接收机622通过信号线130接收到信号时，第二ODT电路124b的NMOS晶体管ON1至ONn中的每个可根据与其对应的n比特的第二ODT控制信号C2b[n:1]被导通或被截止。可通过信号线130提供根据NMOS晶体管ON1至ONn的导通/截止状态的终结电阻值。
当没有信号通过信号线130被传输时，第二ODT电路124b的所有NMOS晶体管ON1至ONn可根据n比特的第二ODT控制信号C2b[n:1]被截止，并且第二ODT电路124b可被禁用。此外，作为第一装置110的ODT电路114b进行操作的下拉电路612U的所有NMOS晶体管N1至Nn也可根据n比特的第一ODT控制信号C1b[n:1]被截止，并且ODT电路114b可被禁用。在非传输期间，第一装置110的ODT电路114b和第二装置120的ODT电路124b被禁用，因此，信号线130可保持高阻抗状态。
图8是概念地示出图1的ODT电路114c和124c的示图，图9A和图9B是示出图8的ODT电路114c和124c的电路图。
参照图8，第一装置110和第二装置120可通过传输数据信号DQ的数据线830彼此连接。第一装置110可通过第一引脚810发送/接收数据信号DQ，第二装置120可通过第二引脚820发送/接收数据信号DQ。例如，数据信号DQ可通过多条数据信号线被传输。在这种情况下，第一引脚810和第二引脚820可包括与多条数据信号线对应的多个引脚。
第一装置110可包括从第二装置120接收数据信号DQ的接收机812和通过第一引脚810向第二装置120发送数据信号DQ的发射机814。接收机812可用作第一装置110的数据输入缓冲器，发射机814可用作第一装置110的数据输出缓冲器。
第一装置110可包括连接到第一引脚810和数据线830的ODT电路114c，并且ODT电路114c可被配置为连接到电源电压VDDQ线的上拉电路。ODT电路114c可包括连接在电源电压VDDQ线和数据线830之间的上拉电阻器RU和与上拉电阻器RU对应设置的上拉开关SU。上拉开关SU可根据第一ODT控制信号C1c被导通或被截止。第一ODT控制信号C1c可通过ODT控制电路112被生成。当上拉开关SU通过第一ODT控制信号C1c被导通时，ODT电路114c可被ODT启用，并且当上拉开关SU被截止时，ODT电路114c可被ODT禁用。
第二装置120可包括从第一装置110接收数据信号DQ的接收机822和通过第二引脚820向第一装置110发送数据信号DQ的发射机824。接收机822可用作第二装置120的数据输入缓冲器，发射机824可用作第二装置120的数据输出缓冲器。
第二装置120可包括连接到第二引脚820和数据线830的ODT电路124c，并且ODT电路124c可被配置为连接到接地电压VSSQ线的下拉电路。ODT电路124c可包括连接在数据线830和接地电压VSSQ线之间的下拉电阻器RD以及与下拉电阻器RD对应设置的下拉开关SD。下拉开关SD可根据第二ODT控制信号C2c被导通或被截止。第二ODT控制信号C2c可通过控制电路122被生成。当下拉开关SD通过第二ODT控制信号C2c被导通时，ODT电路124c可被ODT启用，并且当下拉开关SD被截止时，ODT电路124c可被ODT禁用。
第一装置110的ODT电路114c被配置为连接到电源电压VDDQ的上拉电路，而第二装置120的ODT电路124c被配置为下拉电路，因此，第一装置110可通过参照图4描述的ODT状态检查操作来确认数据线830处于非对称ODT状态。
图8示出这样的状态：在该状态下，当数据信号DQ未被发送到数据线830时，上拉开关SU和下拉开关SD被截止，使得第一装置110的ODT电路114c和第二装置120的ODT电路124c被禁用。因此，在数据非传输期间，数据线830可保持高阻抗状态。
参照图8和图9A，第一装置110的发射机814可包括连接到第一引脚810和数据线830的上拉电路814U和下拉电路814D。上拉电路814U可包括连接到电源电压线VDDQ和数据线830并且并联布置的多个PMOS晶体管P1至Pn。PMOS晶体管P1至Pn中的每个可根据与其对应的第一上拉驱动码PU1[n:1]被导通或被截止。与第一上拉驱动码PU1[n:1]的比特值“0”对应的PMOS晶体管P1至Pn被导通，使得数据线830可以以逻辑高电平被驱动。随着PMOS晶体管P1至Pn的附加晶体管被导通，上拉电路814U的驱动能力可被增加。
下拉电路814D可包括连接在数据线830和接地电压VSSQ线之间并且并联布置的多个NMOS晶体管N1至Nn。NMOS晶体管N1至Nn中的每个可根据与其对应的第一下拉驱动码PD1[n:1]被导通或被截止。与第一下拉驱动码PD1[n:1]的比特值“1”对应的NMOS晶体管N1至Nn被导通，使得数据线830可以以逻辑低电平被驱动。随着NMOS晶体管N1至Nn的附加晶体管被导通，下拉电路814D的驱动能力可被增加。
第一装置110的发射机814可基于第一上拉驱动码PU1[n:1]和第一下拉驱动码PD1[n:1]通过数据线830发送数据信号DQ。图9A示出上拉电路814U包括PMOS晶体管，下拉电路814D包括NMOS晶体管，但是示例实施例不限于此。作为示例，上拉电路814U和下拉电路814D中的每个可包括NMOS晶体管或PMOS晶体管。作为另一示例，上拉电路814U和下拉电路814D中的每个可包括NMOS晶体管和PMOS晶体管二者。
第一装置110可接收经由第一引脚810通过数据线830发送的数据信号DQ。此时，未提供第一上拉驱动码PU1[n:1]和第一下拉驱动码PD1[n:1]。当第一装置110的接收机812接收到数据信号DQ时，第一装置110的发射机814可通过数据线830提供终结电阻。发射机814的上拉电路814U可作为数据线830的ODT电路114c进行操作。上拉电路814U的PMOS晶体管P1至Pn中的每个可根据与其对应的n比特的第一ODT控制信号C1c[n:1]被导通或被截止。第一ODT控制信号C1c[n:1]可通过ODT控制电路112被生成。可通过数据线830提供根据PMOS晶体管P1至Pn的导通/截止状态的终结电阻值。
第二装置120的发射机824可包括结合到数据线830和第二引脚820的上拉电路824U和下拉电路824D。上拉电路824U可包括连接到电源电压VDDQ线和数据线830并且并联布置的多个PMOS晶体管UP1至UPn。PMOS晶体管UP1至UPn中的每个可根据与其对应的第二上拉驱动码PU2[n:1]被导通或被截止。与第二上拉驱动码PU2[n:1]的比特值“0”对应的PMOS晶体管UP1至UPn被导通，使得数据线830可以以逻辑高电平被驱动。随着PMOS晶体管UP1至UPn的附加晶体管被导通，上拉电路824U的驱动能力可被增加。
下拉电路824D可包括连接在数据线830和接地电压VSSQ线之间并且并联布置的多个NMOS晶体管DN1至DNn。NMOS晶体管DN1至DNn中的每个可根据与其对应的第二下拉驱动码PD2[n:1]被导通或被截止。与第二下拉驱动码PD2[n:1]的比特值“1”对应的NMOS晶体管DN1至DNn被导通，使得数据线830可以以逻辑低电平被驱动。随着NMOS晶体管DN1至DNn的附加晶体管被导通，下拉电路824D的驱动能力可被增加。
第二装置120的发射机824可基于第二上拉驱动码PU2[n:1]和第二下拉驱动码PD2[n:1]通过数据线830发送数据信号DQ。图9A示出上拉电路824U包括PMOS晶体管，下拉电路824D包括NMOS晶体管，但是示例实施例不限于此。作为示例，上拉电路824U和下拉电路824D中的每个可包括NMOS晶体管或PMOS晶体管。作为另一示例，上拉电路824U和下拉电路824D中的每个可包括NMOS晶体管和PMOS晶体管二者。
第二装置120可接收经由第二引脚820通过数据线830发送的数据信号DQ。此时，未提供第二上拉驱动码PU2[n:1]和第二下拉驱动码PD2[n:1]。当第二装置120的接收机822接收到数据信号DQ时，第二装置120的发射机824可通过数据线830提供终结电阻。发射机824的下拉电路824D可作为数据线830的ODT电路124c进行操作。下拉电路824D的NMOS晶体管DN1至DNn中的每个可根据与其对应的n比特的第二ODT控制信号C2c[n:1]被导通或被截止。第二ODT控制信号C2c[n:1]可通过控制电路122被生成。可通过数据线830提供根据NMOS晶体管DN1至DNn的导通/截止状态的终结电阻。
当数据信号DQ未被传输到数据线830时，第一装置110的上拉电路814U的所有PMOS晶体管P1至Pn可根据n比特的第一ODT控制信号C1c[n:1]被截止。因此，第一装置110的ODT电路114c可被禁用。此外，第二装置120的ODT电路124c的下拉电路824D的所有NMOS晶体管DN1至DNn也可根据n比特的第二ODT控制信号C2c[n:1]被截止。因此，第二装置120的ODT电路124c可被禁用。在非传输期间，第一装置110的ODT电路114c和第二装置120的ODT电路124c被禁用，因此，数据线830可保持高阻抗状态。
图8和图9B与图9A的不同之处在于，第二装置120的上拉电路824U包括连接到电源电压VDDQ线和数据线830并且并行布置的多个NMOS晶体管UN1至UNn。以下，将省略与图9A的关于第一装置110和第二装置120的描述冗余的描述。
当数据信号DQ未通过数据线830被传输时，作为第一装置110的ODT电路114c进行操作的上拉电路814U的所有PMOS晶体管P1至Pn可根据n比特的第一ODT控制信号C1c[n:1]被截止，并且第一ODT电路114c可被禁用。作为第二装置120的ODT电路124c进行操作的上拉电路824U的所有NMOS晶体管UN1至UNn也可根据n比特的第二ODT控制信号C2c[n:1]被截止，并且ODT电路124c可被禁用。因此，在数据非传输期间，第一装置110的ODT电路114c和第二装置120的ODT电路124c被禁用，因此，数据线830可保持高阻抗状态。
图10和图11是示出与图8的ODT电路114c和124c相关联的第二装置120的操作的示图。图10示出对第二装置120的读取操作，图11示出对第二装置120的写入操作。应当注意，图10和图11中示出的时序图中的横轴和纵轴分别代表时间和电压电平，并且不一定以恒定比例示出。
参照图1、图8和图10，在时间T1，第一装置110可针对对第二装置120的读取操作发出读取命令RD，并通过信号线130(图1)将读取命令RD提供给第二装置120。第二装置120可接收读取命令RD，并且控制电路122可根据读取命令RD生成用于在第二装置120中执行各种存储器操作的控制信号。此时，第一装置110的ODT电路114c和第二装置120的ODT电路124c处于禁用状态。因此，第一装置110的第一引脚810和第二装置120的第二引脚820可被设置为高阻抗状态Hi-Z。在根据读取命令RD的数据信号DQ被发送到数据线830之前，第一引脚810和第二引脚820之间的数据线830可被保持在高阻抗状态Hi-Z下。
在时间T2，第一装置110可使ODT电路114c能够根据读取命令RD从第二装置120接收数据信号DQ。因此，第一装置110的第一引脚810可从高阻抗状态Hi-Z改变为例如电源电压VDDQ电平，并且ODT电路114c可提供终结电阻。
从时间T3至时间T4，在根据读取命令RD将数据信号DQ输出到第二引脚820之前，第二装置120可预驱动例如在与读取前导码长度对应的时段期间具有逻辑低电平的数据信号DQ。
从时间T4至时间T6，第二装置120可通过第二引脚820和数据线830根据读取命令RD发送数据信号DQ。在时间T5，第一装置110可经由第一引脚810接收通过数据线830发送的第二装置120的数据信号DQ。
在时间T6，第二装置120可完成根据读取命令RD的数据信号DQ的传输。第二引脚820可通过禁用第二装置120的ODT电路124c被改变为高阻抗状态Hi-Z。
在时间T7，第一装置110可完成根据读取命令RD的数据信号DQ的接收，并且可禁用ODT电路114c。第一装置110的第一引脚810可被改变为高阻抗状态Hi-Z。当根据读取命令RD的数据信号DQ的传输完成时，第一引脚810和第二引脚820之间的数据线830可保持高阻抗状态Hi-Z。
参照图1、图8和图11，在时间Ta，第一装置110可针对对第二装置120的写入操作发出写入命令WR，并通过信号线130(图1)将写入命令WR提供给第二装置120。第二装置120可接收写入命令WR，并且控制电路122可根据写入命令WR生成用于在第二装置120中执行各种存储器操作的控制信号。此时，第一装置110的ODT电路114c和第二装置120的ODT电路124c处于被禁用状态。因此，第一装置110的第一引脚810和第二装置120的第二引脚820可被设置为高阻抗状态Hi-Z。在根据写入命令WR的数据信号DQ被发送到数据线830之前，第一引脚810和第二引脚820之间的数据线830可被保持在高阻抗状态Hi-Z下。
在时间Tb，第二装置120可使ODT电路124c能够根据来自第一装置110的写入命令WR接收数据信号DQ。因此，第二装置120的第二引脚820可从高阻抗状态Hi-Z改变为例如接地电压VSSQ电平，并且ODT电路124c可提供终结电阻。
在时间Tc，第一装置110可根据写入命令WR将数据信号DQ发送到第一引脚810和数据线830。在时间Td，第二装置120可经由第二引脚820接收通过数据线830发送的第一装置110的数据信号DQ。
在时间Te，第一装置110可完成根据写入命令WR的数据信号DQ的传输。第一引脚810可通过禁用第一装置110的ODT电路114c被改变为高阻抗状态Hi-Z。
在时间Tf，第二装置120可完成根据来自第一装置110的写入命令WR的数据信号DQ的接收，并且可禁用ODT电路124c。第二装置120的第二引脚820可被改变为高阻抗状态Hi-Z。当根据写入命令WR的数据信号DQ的传输完成时，第一引脚810和第二引脚820之间的数据线830可保持高阻抗状态Hi-Z。
图12是概念地示出图1的ODT电路114d和124d的示图，图13是示出图12的ODT电路114d和124d的电路图。图12与图8的不同之处在于，第一装置110的ODT电路114d被配置为连接到接地电压VSSQ线的下拉电路，并且第二装置120的ODT电路124d被配置为连接到电源电压VDDQ线的上拉电路。以下，将省略与图8和9A中的关于第一装置110和第二装置120的描述冗余的描述。
参照图12，第一装置110的ODT电路114d可包括连接在数据线830和接地电压VSSQ线之间的下拉电阻器RD以及与下拉电阻器RD对应设置的下拉开关SD。下拉开关SD可根据第一ODT控制信号C1d被导通或被截止。第一ODT控制信号C1d可通过ODT控制电路112被生成。当下拉开关SD通过第一ODT控制信号C1d被导通时，ODT电路114d可被ODT启用，并且当下拉开关SD被截止时，ODT电路114d可被ODT禁用。
第二装置120的ODT电路124d可包括连接在电源电压VDDQ线和数据线830之间的上拉电阻器RU和与上拉电阻器RU对应设置的上拉开关SU。上拉开关SU可根据第二ODT控制信号C2d被导通或被截止。第二ODT控制信号C2d可通过控制电路122被生成。当上拉开关SU通过第二ODT控制信号C2d被导通时，ODT电路124d可被ODT启用。当上拉开关SU被截止时，ODT电路124d可被ODT禁用。
第一装置110的ODT电路114d被配置为连接到接地电压VSSQ线的下拉电路，而第二装置120的ODT电路124d被配置为连接到电源电压VDDQ的上拉电路，因此，第一装置110可通过参照图4描述的ODT状态检查操作来确认数据线830处于非对称ODT状态。
图12示出这样的状态：在该状态下，当数据信号DQ未通过数据线830传输时，上拉开关SU和下拉开关SD被截止，使得第一装置110的ODT电路114d和第二装置120的ODT电路124d被禁用。因此，在数据非传输期间，数据线830可保持高阻抗状态。
参照图12和图13，第一装置110的发射机814可基于第一上拉驱动码PU1[n:1]和第二下拉驱动码PD1[n:1]生成数据信号DQ，并通过数据线830将数据信号DQ发送到第二装置120。第二装置120的接收机822可通过第二引脚820接收数据信号DQ。当第二装置120的接收机822接收到数据信号DQ时，第二装置120的发射机824可通过数据线830提供终结电阻。发射机824的上拉电路824U可作为数据线830的ODT电路124d进行操作。上拉电路824U的PMOS晶体管UP1至UPn中的每个可根据与其对应的n比特的第二ODT控制信号C2d[n:1]被导通或被截止。第二ODT控制信号C2d[n:1]可通过控制电路122被生成。可通过数据线830提供根据PMOS晶体管UP1至UPn的导通/截止状态的终结电阻值。
第二装置120的发射机824可基于第二上拉驱动码PU2[n:1]和第二下拉驱动码PD2[n:1]生成数据信号DQ，并通过数据线830将数据信号DQ发送到第一装置110。第一装置110的接收机812可通过第一引脚810接收数据信号DQ。当第一装置110的接收机812接收到数据信号DQ时，第一装置110的发射机814可通过数据线830提供终结电阻。发射机814的下拉电路814D可作为数据线830的ODT电路114d进行操作。下拉电路814D的NMOS晶体管N1至Nn中的每个可根据与其对应的n比特的第一ODT控制信号C1d[n:1]被导通或被截止。第一ODT控制信号C1d[n:1]可通过ODT控制电路112被生成。可通过数据线830提供根据NMOS晶体管N1至Nn的导通/截止状态的终结电阻值。
当数据信号DQ未通过第一装置110和第二装置120之间的数据线830传输时，第一装置110的发射机814的所有NMOS晶体管N1至Nn可根据n比特的第一ODT控制信号C1d[n:1]被截止。因此，第一装置110的ODT电路114d可被禁用。此外，第二装置120的发射机824的上拉电路824U的所有PMOS晶体管UP1至UPn也可根据n比特的第二ODT控制信号C2d[n:1]被截止。因此，第二装置120的ODT电路124d也可被禁用。在数据非传输期间，第一装置110的ODT电路114d和第二装置120的ODT电路124d被禁用，因此，数据线830可保持高阻抗状态。
图14是示出根据示例实施例的MRS 121的部分的示图。
参照图1、图8和图14，MRS 121可包括第一模式寄存器1410和第二模式寄存器1420。第一模式寄存器1410和第二模式寄存器1420可通过各自的模式寄存器地址被识别。第一模式寄存器1410可通过第一模式寄存器地址MR1被识别，第二模式寄存器1420可通过第二模式寄存器地址MR2被识别。第一模式寄存器1410和第二模式寄存器1420中的每个可存储ODT参数码。
第一模式寄存器1410可基于OP0寄存器的设置存储关于信号(例如，时钟信号CK或时钟信号WCK或命令/地址信号CA)的ODT参数码。第一模式寄存器1410可通过OP0寄存器的设置来指示信号是处于对称ODT状态还是非对称ODT状态。
第二模式寄存器1420可基于OP1寄存器的设置存储关于数据信号DQ的ODT参数码。第二模式寄存器1420可通过OP1寄存器的设置来指示数据信号DQ是处于对称ODT状态还是处于非对称ODT状态。
图15是概念地示出图1的第一ODT电路至第四ODT电路114e、114f、124e和124f的示图，图16是示出图15第一ODT电路至第四ODT电路114e、114f、124e和124f的电路图。图15与图8的不同之处在于，第一装置110包括连接到电源电压VDDQ的第一ODT电路114e和连接到接地电压线VSSQ的第二ODT电路114f，第二装置120包括连接到电源电压VDDQ的第三ODT电路124e和连接到接地电压VSSQ线的第四ODT电路124f。
参照图15，第一装置110的第一ODT电路114e和第二ODT电路114f可选择性地使用连接到电源电压VDDQ的上拉电路和连接到接地电压VSSQ线的下拉电路。第二装置120的第三ODT电路124e和第四ODT电路124f可选择性地使用连接到电源电压VDDQ的上拉电路和连接到接地电压VSSQ线的下拉电路。
当图14的MRS 121中设置的关于数据信号DQ的ODT参数码处于默认对称ODT状态时，第一装置110的第一ODT电路114e和第二装置120的第二ODT电路124e可被选择，并以相同的电压(例如，电源电压VDDQ)被终结。可选地，第一装置110的第二ODT电路114f和第二装置120的第四ODT电路124f可被选择，并以相同的电压(例如，接地电压VSSQ)被终结。
当图14的MRS 121中设置的关于数据信号DQ的ODT参数码处于非对称ODT状态时，第一装置110的第一ODT电路114e和第二装置120的第四ODT电路124f可被选择，并以不同的电压被终结。可选地，第一装置110的第二ODT电路114f和第二装置120的第三ODT电路124e可被选择，并以不同的电压被终结。
参照图15和16，第一装置110的发射机1514可基于第一上拉驱动码PU1[n:1]和第一下拉驱动码PD1[n:1]]生成数据信号DQ，并通过数据线830将数据信号DQ发送到第二装置120。第二装置120的接收机1522可通过第二引脚820接收数据信号DQ。当第二装置120的接收机1522接收到数据信号DQ时，第二装置120的发射机1524可通过数据线830提供终结电阻。
在第二装置120的发射机1524中，上拉电路1524U可作为第二装置120的第三ODT电路124e进行操作。上拉电路1524U的PMOS晶体管UP1至UPn中的每个可根据与其对应的n比特的ODT控制信号C2e[n:1]被导通或被截止。第二ODT控制信号C2e[n:1]可通过控制电路122被生成。可通过信号线130提供根据PMOS晶体管UP1至UPn的导通/截止状态的终结电阻值。下拉电路1524D可作为第二装置120的第四ODT电路124f进行操作。下拉电路1524D的NMOS晶体管DN1至DNn中的每个可根据与其对应的n比特的ODT控制信号C2f[n:1]被导通或被截止。第二ODT控制信号C2f[n:1]可通过控制电路122被生成。可通过信号线130提供根据NMOS晶体管DN1至DNn的导通/截止状态的终结电阻值。
第二装置120的发射机1524可基于第二上拉驱动码PU2[n:1]和第二下拉驱动码PD2[n:1]生成数据信号DQ，并通过数据线830将数据信号DQ发送到第一装置110。第一装置110的接收机1512可通过第一引脚810接收数据信号DQ。当第一装置110的接收机1512接收到数据信号DQ时，第一装置110的发射机1514可通过数据线830提供终结电阻。
在第一装置110的发射机1514中，上拉电路1514U可作为第一装置110的第一ODT电路114e进行操作。上拉电路1521U的PMOS晶体管P1至Pn中的每个可根据与其对应的n比特的ODT控制信号C1e[n:1]被导通或被截止。ODT控制信号C1e[n:1]可通过ODT控制电路112被生成。可通过信号线130提供根据PMOS晶体管P1至Pn的导通/截止状态的终结电阻值。下拉电路1514D可作为第一装置110的第二ODT电路114f进行操作。下拉电路1514D的NMOS晶体管N1至Nn中的每个可根据与其对应的n比特的ODT控制信号C1f[n:1]被导通或被截止。ODT控制信号C1f[n:1]可通过ODT控制电路112被生成。可通过信号线130提供根据NMOS晶体管N1至Nn的导通/截止状态的终结电阻值。
图17是示出根据示例实施例的应用非对称ODT电路的系统1000的框图。
参照图17，系统1000可包括相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存1600a和1600b、I/O装置1700a和1700b以及应用处理器1800(以下被称为“AP”)。系统1000可被实现为手提计算机、移动电话、智能电话、平板个人计算机(PC)、可穿戴装置、医疗保健装置或物联网(IOT)装置。此外，系统1000可被实现为服务器或个人计算机。
相机1100可根据用户的控制拍摄静止图像或运动图像，并且可存储拍摄的图像/运动图像的数据或将数据发送到显示器1200。音频处理器1300可处理包括在闪存装置1600a和1600b或网络的内容中的音频数据。调制解调器1400可调制和传输信号以发送/接收有线/无线数据，并且接收侧可将信号解调并重构为原始信号。I/O装置1700a和1700b可包括提供数字输入和/或输出功能的装置(诸如，通用串行总线(USB)或存储设备、数码相机、安全数字(SD)卡、数字多功能光盘(DVD)、网络适配器、触摸屏等)。
AP 1800可控制系统1000的总体操作。AP 1800可控制显示器1200显示存储在闪存装置1600a和1600b中的部分内容。当通过I/O装置1700a和1700b接收到用户输入时，AP1800可执行与用户输入对应的控制操作。AP 1800可包括作为用于人工智能(AI)数据操作的专用电路的加速器块，或者可包括与AP 1800分开的加速器芯片1820。DRAM 1500b还可安装在加速器块或加速器芯片1820。加速器是专业执行AP 1800的特定功能的功能块。加速器可包括作为专业执行图形数据处理的功能块的GPU、作为专业执行AI计算和推断的块的神经处理单元(NPU)和作为专业执行数据处理的块的数据处理单元(DPU)。
系统1000可包括多个DRAM 1500a和1500b。AP 1800可通过符合电子元件工业联合会(JEDEC)标准的命令和MRS的设置或者通过设置DRAM接口协议来控制DRAM 1500a和1500b执行通信，以便使用公司特定功能(诸如，低压/高速/可靠性和循环冗余校验(CRC)/纠错码(ECC)功能)。例如，AP 1800可通过符合JEDEC标准的接口(例如，LPDDR4和LPDDR5)与DRAM1500a进行通信，并且加速器块或加速器芯片1820可通过设置新的DRAM接口协议来执行通信，以便控制用于具有比DRAM 1500a的带宽更高的带宽的用于加速器的DRAM 1550b。
尽管图17中示出DRAM 1500a和1500b，但是示例实施例并不限于此，并且如果满足AP 1800或加速器芯片1820的带宽、响应速度和电压条件，则任何存储器(诸如，PRAM、SRAM、MRAM、RRAM、FRAM或混合RAM)可被使用。与I/O装置1700a和1700b或闪存1600a和1600b的延迟和带宽相比，DRAM 1500a和1500b具有相对更小的延迟和带宽。DRAM 1500a和1500b可在系统1000通电时被初始化，被加载有操作系统和应用程序数据，并可被用作操作系统和应用程序数据的临时存储位置或用作各种软件代码的执行空间。
在DRAM 1500a和1500b中，可执行加法/减法/乘法/除法运算、向量运算、地址运算或快速傅立叶变换(FFT)运算。此外，用于执行推断的功能可在DRAM 1500a和1500b中被执行。这里，可使用人工神经网络在深度学习算法中执行推断。深度学习算法可包括通过各种数据训练模型的训练步骤和使用训练模型识别数据的推断步骤。作为示例，由用户通过相机1100拍摄的图像可被信号处理并存储在DRAM 1500b中，并且加速器块或加速器芯片1820可执行识别存储在DRAM 1500b中的数据和使用推理中使用的功能的数据的AI数据操作。
系统1000可包括具有比DRAM 1500a和1500b的容量大的容量的多个存储设备或多个闪存1600a和1600b。加速器块或加速器芯片1820可通过使用闪存1600a和1600b来执行训练步骤和AI数据操作。在示例实施例中，闪存1600a和1600b可使用包括在存储器控制器1610中的操作装置来更有效地执行由AP 1800和/或加速器芯片1820执行的训练步骤和推断AI数据操作。闪存1600a和1600b可存储通过相机1100拍摄的照片或通过数据网络传输的数据。例如，闪存1600a和1600b可存储增强现实/虚拟现实、高清(HD)或超高清(UHD)内容。
系统1000可通过用于组件之间的高速操作的串行接口发送或接收信号。系统1000中包括的相机1100、显示器1200、音频处理器1300、调制解调器1400、DRAM 1500a和1500b、闪存1600a和1600b、I/O装置1700a和1700b和/或AP 1800可包括参照图1至图16所描述的非对称ODT电路。
虽然示例实施例已经被具体地示出和描述，但是将理解，在不脱离下面权利要求的精神和范围的情况下，可在其中进行形式和细节上的各种改变。

Claims (20)

1.一种经由信号线连接到外部装置的设备，所述设备包括：
片内终结ODT电路，被设置在第一ODT状态下；
多个信号引脚，所述多个信号引脚中的每个信号引脚连接到信号线；和
ODT控制电路，被配置为：
识别外部装置的第二ODT状态是否与第一ODT状态对应，和
基于所述设备是第一ODT状态和第二ODT状态不同的非对称ODT，向外部装置提供非对称ODT参数码，并在信号未通过信号线被传输时禁用ODT电路。
2.根据权利要求1所述的设备，其中，第一ODT状态基于通过信号线与电源电压相关地提供的第一终结电阻被设置，第二ODT状态基于通过信号线与接地电压相关地提供的第二终结电阻被设置。
3.根据权利要求1所述的设备，其中，第一ODT状态基于通过信号线与接地电压相关地提供的第一终结电阻被设置，第二ODT状态基于通过信号线与电源电压相关地提供的第二终结电阻被设置。
4.根据权利要求1所述的设备，还包括：
发射机，被配置为基于上拉驱动码和下拉驱动码通过信号线发送所述信号，
其中，发射机包括：
上拉电路，包括并联连接在电源电压和信号线之间并被配置为响应上拉驱动码的第一晶体管；和
下拉电路，包括并联连接在信号线和接地电压之间并被配置为响应下拉驱动码的第二晶体管。
5.根据权利要求4所述的设备，其中，ODT控制电路被配置为当发射机通过信号线发送所述信号时禁用ODT电路。
6.根据权利要求4所述的设备，其中，ODT控制电路被配置为生成被配置为控制ODT电路的ODT控制信号，
上拉电路的第一晶体管中的每个被配置为根据ODT控制信号导通或截止，以根据第一晶体管中的每个的导通或截止状态改变第一终结电阻，和
当ODT电路被禁用时，所有第一晶体管被截止。
7.根据权利要求4所述的设备，其中，ODT控制电路被配置为生成被配置为控制ODT电路的ODT控制信号，
下拉电路的第二晶体管中的每个被配置为根据ODT控制信号导通或截止，以根据第二晶体管中的每个的导通或截止状态改变第一终结电阻，和
基于ODT电路被禁用，所有第二晶体管被截止。
8.根据权利要求4所述的设备，其中，第一晶体管中的每个是第一晶体管类型。
9.根据权利要求1至8中任一项所述的设备，其中，所述多个信号引脚与时钟信号、命令信号、地址信号和数据信号相关。
10.根据权利要求9所述的设备，还包括：
接收机，被配置为通过连接到所述多个信号引脚中的与数据信号相关的信号引脚的信号线接收数据信号。
11.根据权利要求10所述的设备，其中，所述设备被配置为当接收机通过信号线接收信号时启用ODT电路。
12.一种电子设备，包括：
多个信号引脚，其中，所述设备通过信号线连接到外部装置，信号线连接到所述多个信号引脚中的信号引脚；
片内终结ODT电路，连接到信号线，ODT电路被设置为第一ODT状态；
模式寄存器，被配置为存储与ODT电路的第一操作条件对应的第一参数码和与ODT电路的第二操作条件对应的第二参数码；和
控制电路，被配置为在外部装置的第二ODT状态与第一ODT状态对应的对称ODT中使用第一参数码将ODT电路设置为第一操作条件，并在外部装置的第二ODT状态不同于第一ODT状态的非对称ODT中使用第二参数码将ODT电路设置为第二操作条件。
13.根据权利要求12所述的电子设备，其中，控制电路被配置为在信号根据ODT电路的第二操作条件未通过信号线被接收时禁用ODT电路。
14.根据权利要求12所述的电子设备，其中，第一参数码是默认参数码，和
第二参数码由外部装置提供。
15.根据权利要求12所述的电子设备，其中，第一ODT状态基于通过信号线与电源电压相关地提供的第一终结电阻被设置，第二ODT状态基于通过信号线与接地电压相关地提供的第二终结电阻被设置。
16.根据权利要求12所述的电子设备，其中，第一ODT状态基于通过信号线与接地电压相关地提供的第一终结电阻被设置，第二ODT状态基于通过信号线与电源电压相关地提供的第二终结电阻被设置。
17.根据权利要求12至16中任一项所述的电子设备，还包括：
接收机，连接到所述多个信号引脚中的与传输的时钟信号、命令信号、地址信号或数据信号相关的信号引脚。
18.根据权利要求17所述的电子设备，其中，控制电路被配置为当接收机通过信号引脚接收信号时启用ODT电路。
19.根据权利要求17所述的电子设备，还包括：
发射机，被配置为通过连接到所述多个信号引脚中的与数据信号相关的信号引脚的信号线发送数据信号，
其中，发射机包括：
上拉电路，包括并联连接在电源电压和信号线之间并被配置为响应上拉驱动码的第一晶体管；和
下拉电路，包括并联连接在信号线和接地电压之间并被配置为响应下拉驱动码的第二晶体管。
20.根据权利要求19所述的电子设备，其中，控制电路被配置为当发射机通过信号线发送数据信号时禁用ODT电路。
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