KR20240013635A - 데이터(dq) 리시버 오프셋을 조정하기 위한 오프셋 캘리브레이션 트레이닝 방법 및 메모리 장치 - Google Patents

Abstract

데이터(DQ) 리시버 오프셋을 조정하기 위한 오프셋 캘리브레이션 트레이닝 방법 및 메모리 장치가 개시된다. DQ 리시버 오프셋 캘리브레이션을 수행하는 방법은, 상기 DQ 리시버 오프셋 캘리브레이션에 대해 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 저장하는 단계; 상기 DQ 리시버 오프셋 캘리브레이션에 대해 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 저장하는 단계; 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제1 파라미터 코드에 기초하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계; 및 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제2 파라미터 코드에 기초하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계를 포함한다.

Description

데이터(DQ) 리시버 오프셋을 조정하기 위한 오프셋 캘리브레이션 트레이닝 방법 및 메모리 장치 {Method for training offset calibration of data(DQ) receiver and memory device thereof}

본 발명은 메모리 장치에 관한 것으로서, 더욱 상세하게는 데이터(DQ) 리시버 오프셋을 조정하기 위한 오프셋 캘리브레이션 트레이닝 방법 및 메모리 장치에 관한 것이다.

전자 시스템의 속도를 높이고, 데이터 용량을 늘리고, 적은 전력을 소비하게 하려는 요구가 증가함에 따라, 더 빠르게 억세스될 수 있고 더 많은 데이터를 저장하며 더 적은 전력을 사용하는 반도체 메모리가 지속적으로 개발되어 왔다. 반도체 메모리는 일반적으로 메모리 장치에 커맨드, 어드레스 및 클록을 제공하여 제어된다. 다양한 커맨드, 어드레스 및 클록은 예컨대, 메모리 콘트롤러에 의해 제공될 수 있다. 커맨드는 메모리 장치를 제어하여 다양한 메모리 동작, 예를 들어 메모리 장치로부터 데이터를 검색(retrieve)하기 위한 독출 동작 및 메모리 장치에 데이터를 저장하기 위한 기입 동작을 수행할 수 있다. 커맨드와 연관된 데이터는 메모리 장치에 의한 수신 및/또는 전송과 관련해서 알려진 타이밍으로 메모리 콘트롤러와 메모리 장치 사이에 제공될 수 있다.

메모리 콘트롤러에 의해 메모리 장치로 외부 클록들, 예컨대 시스템 클록과 데이터 클록이 제공될 수 있다. 시스템 클록은 커맨드 및 어드레스의 타이밍을 위해 사용되고, 데이터 클록은 메모리 장치에 제공되는 데이터 기입 타이밍과 메모리 장치에서 제공하는 데이터 독출 타이밍을 위해 사용될 수 있다. 메모리 장치는 또한 메모리 콘트롤러로 제공되는 데이터의 전송을 타이밍하기 위한 데이터 클록을 메모리 콘트롤러에 제공할 수 있다. 데이터 클록의 주파수는 시스템 클록의 주파수 보다 높을 수 있다. 예를 들어, 데이터 클록의 주파수는 시스템 클록 주파수의 정수 배 일 수 있다.

메모리 장치에 제공되는 외부 클록은 메모리 동작 중에 다양한 내부 회로의 타이밍을 제어하는 내부 클록을 생성하기 위해 사용될 수 있다. 메모리 동작 중 내부 회로의 타이밍이 중요할 수 있으며, 클록의 타이밍 편차는 오동작을 야기할 수 있다. 메모리 콘트롤러는 메모리 장치와의 인터페이스와 연관된 파라미터들에 대한 메모리 트레이닝을 수행할 수 있다. 예컨대, 임피던스 제어(ZQ) 캘리브레이션, 클록 트레이닝, 기입 레벨링, 데이터 리시버 오프셋 캘리브레이션 등에 대한 메모리 트레이닝이 수행될 수 있다.

메모리 콘트롤러와 메모리 장치 사이에 수행되는 데이터 리시버 오프셋 캘리브레이션 트레이닝은, 수천 Mbps의 풀-레이트(full-rate)로 토글하는 데이터 클록을 이용할 수 있다. 고속의 데이터 클록에 의하여, 데이터 리시버에 포함된 감지 증폭기를 기반으로 한 플립-플롭(sense amplifier-based flip-flop: SAFF)은 센싱 동작에 따른 전압 디벨롭(development) 시간 부족으로 인해 SAFF의 출력이 정상적으로 출력되지 않을 수 있다. 또한, SAFF의 입력 스테이지에는 킥백 노이즈(kickback noise)가 유발되기 때문에, 오프셋 캘리브레이션을 조정하기에 어려움이 있다.

이에 따라, 데이터(DQ) 리시버 오프셋 캘리브레이션을 조정하기 쉬운 트레이닝 방법 및 메모리 장치가 요구된다.

본 발명의 목적은 데이터(DQ) 리시버 오프셋을 조정하기 위한 오프셋 캘리브레이션 트레이닝 방법 및 메모리 장치를 제공하는 데 있다.

본 발명의 실시예들에 따른 메모리 장치의 데이터(DQ) 리시버 오프셋 캘리브레이션을 수행하는 방법은, 상기 DQ 리시버 오프셋 캘리브레이션에 대해 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 저장하는 단계; 상기 DQ 리시버 오프셋 캘리브레이션에 대해 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 저장하는 단계; 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제1 파라미터 코드에 기초하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계; 및 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제2 파라미터 코드에 기초하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계를 포함한다.

본 발명의 실시예들에 따른 메모리 장치는, 상기 메모리 장치의 데이터(DQ) 리시버 오프셋 캘리브레이션에 대한 제1 파라미터 코드 또는 제2 파리미터 코드를 저장하도록 구성되는 모드 레지스터, 상기 제1 파라미터 코드는 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되고, 상기 제2 파라미터 코드는 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되고; 및 오실레이터를 이용하여 오실레이터 신호를 발생하는 내부 클록 발생부를 포함하고, 상기 메모리 장치는 기입 데이터 클록을 이용하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 수행하고, 상기 오실레이터 신호를 이용하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 수행하도록 구성된다.

본 발명의 실시예들에 따른 메모리 장치의 데이터(DQ) 리시버 오프셋 캘리브레이션을 수행하는 방법은, 상기 DQ 리시버 오프셋 캘리브레이션에 대해 기입 데이터 클록을 이용하는 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 저장하는 단계; 상기 DQ 리시버 오프셋 캘리브레이션에 대해 오실레이터 신호를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 저장하는 단계, 상기 오실레이터 신호는 상기 기입 데이터 클록보다 낮은 클록 주파수를 갖고; 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제1 파라미터 코드에 기초하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계; 및 상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제2 파라미터 코드에 기초하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계를 포함한다.

본 발명의 메모리 장치는, 디폴트 DQ 리시버 오프셋 캘리브레이션 또는 옵션 DQ 리시버 오프셋 캘리브레이션을 선택적으로 수행하고, 옵션 DQ 리시버 캘리브레이션에서 풀-레이트의 기입 데이터 클록 대신에 저속의 오실레이터 신호를 이용함으로써 오프셋을 용이하게 조정할 수 있다.

도 1은 본 발명의 일실시예에 따른 장치의 블록 다이어그램이다.
도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.
도 3은 도 1의 장치의 파워-업 시퀀스를 나타내는 순서도이다.
도 4는 본 발명의 예시적인 데이터 리시버 오프셋 캘리브레이션 동작을 설명하는 타이밍 다이어그램이다.
도 5는 본 발명의 실시예들에 따른 데이터 클록 회로를 설명하는 도면이다.
도 6은 본 발명의 실시예들에 따른 데이터 입력 버퍼를 설명하는 회로 다이어그램이다.
도 7a 내지 도 9는 본 발명의 실시예들에 따른 데이터 클록 회로 및 데이터 입력 버퍼의 효과를 설명하는 도면들이다.
도 10은 본 발명의 실시예들에 따른 데이터 입력 버퍼를 설명하는 회로 다이어그램이다.
도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템(2000)의 블록 다이어그램이다.

도 1은 본 발명의 일실시예에 따른 장치(apparatus)의 블록 다이어그램이다.

도 1을 참조하면, 장치(100)은 제1 장치(110) 및 제2 장치(120)를 포함한다. 장치(100)는 개인용 컴퓨터(Personal Computor, PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.

제1 장치(110)는 집적 회로(IC), 시스템 온 칩(System on Chip, SoC), 어플리케이션 프로세서(Application Processor, AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 일 예로서, 제1 장치(110)는 메모리 콘트롤 기능을 수행하는 반도체 장치일 수 있으며, 또한 제1 장치(110)는 어플리케이션 프로세서(AP)에 포함되는 구성일 수 있다. 어플리케이션 프로세서(AP)는 메모리 콘트롤러, 램(RAM), 중앙 처리 유닛(Central Processing Unit, CPU), 그래픽 처리 유닛(Graphics Processing Unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다.

제2 장치(120)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 제2 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 제2 장치(120)는 고대역폭 메모리(high bandwidth memory, HBM)로 구현될 수도 있다.

한편, 제2 장치(120)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 예시적으로, 제2 장치(120)는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수 있다. 이하, 설명의 편의를 위하여, 제1 장치(110)는 메모리 콘트롤러로 지칭하고, 제2 장치(120)는 메모리 장치로 지칭할 것이다. 메모리 장치(120)는 단일 반도체 칩으로 도시하고 있으나, 실제로는 n (n 은 0이 아닌 정수, non-zero whole number)개의 메모리 장치들이 포함될 수 있다.

메모리 장치(120)는 커맨드/어드레스, 데이터 및 클록 버스(130)에 결합될 수 있다. 메모리 콘트롤러(110) 및 메모리 장치(120)은 여러 버스를 통해 통신할 수 있다. 예를 들어, 커맨드 및 어드레스(CA) 신호는 커맨드/어드레스 버스(130) 상에서 메모리 장치(120)에 의해 수신되고, 데이터(DQ)는 데이터 버스(130)를 통해 메모리 콘트롤러(110)와 메모리 장치(120) 사이에 제공된다. 다양한 클록 신호가 클록 버스(130)를 통해 메모리 콘트롤러와 메모리 장치(105) 사이에 제공될 수 있다. 클록 버스(130)는 메모리 장치(120)에 의해 수신되는 시스템 클록(CK_t 및 CK_c), 메모리 장치(120)에 의해 수신되는 데이터 클록(WCK_t 및 WCK_c) 및 메모리 장치(120)에 의해 제공되는 독출 클록을 메모리 콘트롤러(110)에 제공하기 위한 신호 라인들을 포함할 수 있다. 각각의 버스(130)는 신호가 제공되는 하나 이상의 신호 라인을 포함할 수 있다.

메모리 콘트롤러(110)에 의해 메모리 장치(120)에 제공되는 CK_t, CK_c 클록은 커맨드 및 어드레스의 제공 및 수신의 타이밍을 위해 사용된다. WCK_t 및 WCK_c 클록은 데이터 제공의 타이밍을 위해 사용된다. CK_t 및 CK_c 클록은 상보적(complementary)이고, WCK_t 및 WCK_c 클록은 상보적이다. 클록 신호는 제1 클록 신호의 상승 에지가 제2 클록 신호의 하강 에지와 동시에 발생하는 경우 및 제2 클록 신호의 상승 에지가 제1 클록 신호의 하강 에지와 동시에 발생하는 경우 상보적이다.

메모리 콘트롤러(110)에 의해 메모리 장치(120)에 제공되는 WCK_t 및 WCK_c 클록은 또한 메모리 콘트롤러(110)에 의해 메모리 장치(120)에 제공되는 CK_t 및 CK_c 클록에 동기화될 수 있다. 또한, WCK_t 및 WCK_c 클록은 CK_t 및 CK_c 클록보다 높은 클록 주파수를 가질 수 있다. 예를 들어, WCK_t 및 WCK_c 클록은 CK_t 및 CK_c 클록의 클록 주파수의 4 배인 클록 주파수를 갖는다. 이하, 설명의 편의를 위하여, CK_t 및 CK_c 클록은 CK 클록으로 지칭되고, WCK_t 및 WCK_c 클록은 WCK 클록으로 지칭될 수 있다.

메모리 콘트롤러(110)는 메모리 동작을 수행하기 위해 메모리 장치(120)에 커맨드를 제공할 수 있다. 메모리 커맨드의 비제한적인 예는 다양한 동작의 타이밍을 제어하기 위한 타이밍 커맨드, 메모리를 억세스하기 위한 억세스 커맨드, 예컨대, 독출 동작을 수행하기 위한 독출 커맨드 및 기입 동작을 수행하기 위한 기입 커맨드, 모드 레지스터 기입 및 독출 동작 수행을 위한 모드 레지스터 기입 및 독출 커맨드 및 다른 커맨드와 동작을 포함할 수 있다.

동작 시에, 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 독출 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 독출 커맨드 및 관련 어드레스를 수신하고, 독출 동작을 수행하여 관련 어드레스에 대응하는 메모리 위치로부터 독출 데이터(DQ)를 출력할 수 있다. 독출 데이터(DQ)는 독출 커맨드의 수신과 관련한 타이밍에 따라 메모리 장치(120)에 의해 메모리 콘트롤러(10)에 제공될 수 있다. 예를 들어, 타이밍은 독출 데이터(DQ)가 메모리 장치(120)에 의해 메모리 콘트롤러(110)로 제공될 때, 독출 커맨드 이후의 CK 클록의 클록 사이클 수(tCK로 참조됨)를 나타내는 독출 레이턴시(RL) 값에 기초할 수 있다. RL 값은 메모리 장치(120)에서 메모리 콘트롤러(110)에 의해 프로그래밍된다. 예를 들어, RL 값은 메모리 장치(120)의 각각의 모드 레지스터에 프로그래밍될 수 있다. 알려진 바와 같이, 각 메모리 장치(120)에 포함된 모드 레지스터는 다양한 동작 모드 설정을 위한 및/또는 메모리 동작을 위한 특징 선택을 위한 정보로 프로그래밍될 수 있다. 설정 중 하나는 RL 값에 대한 것일 수 있다.

동작 시에, 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 기입 커맨드 및 관련 어드레스가 제공될 때, 메모리 장치(120)는 기입 커맨드 및 관련 어드레스를 수신하고, 기입 동작을 수행하여 메모리 콘트롤러(110)로부터 기입 데이터(DQ)를 관련 어드레스에 대응하는 메모리 위치에 기입할 수 있다. 기입 데이터(DQ)는 기입 커맨드의 수신과 관련한 타이밍에 따라 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 제공된다. 예를 들어, 타이밍은 메모리 콘트롤러(110)에 의해 메모리 장치(120)로 기입 데이터(DQ)가 제공될 때, 기입 커맨드 이후의 CK 클록의 클록 사이클(tCK) 수를 나타내는 기입 레이턴시(WL) 값에 기초할 수 있다. WL 값은 메모리 장치(120)에서 메모리 콘트롤러(110)에 의해 프로그래밍될 수 있다. 예를 들어, WL 값은 메모리 장치(120)의 모드 레지스터에 프로그래밍될 수 있다.

기입 데이터(DQ)를 메모리 콘트롤러(110)로부터 수신하는 메모리 장치(120)의 준비 시에, 메모리 콘트롤러(110)는 활성 WCK 클록을 메모리 장치(120)에 제공할 수 있다. WCK 클록은 기입 데이터(DQ)를 수신하는 회로의 동작 타이밍을 위한 내부 클록 신호를 생성하기 위하여 메모리 장치(120)에 의해 사용될 수 있다. 기입 데이터(DQ)는 메모리 콘트롤러(110)에 의해 제공되고, 메모리 장치(120)는 WCK 클록에 따라 기입 데이터(DQ)를 수신하고, 기입 데이터(DQ)는 메모리 어드레스에 대응하는 메모리에 기입될 수 있다.

이러한 동작 타이밍들에 따른 메모리 동작을 정확하게 수행하기 위하여, 메모리 콘트롤러(110)는 메모리 장치(120)에 대하여 메모리 트레이닝을 수행하는 트레이닝 회로(112)를 포함할 수 있다. 트레이닝 회로(112)는 트레이닝 커맨드에 응답하여 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 장치(120)에서 메모리 코어를 제외한 나머지 주변 회로에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 트레이닝 회로(112)는 트레이닝 주체가 되어 메모리 코어 파라미터 및/또는 주변 회로 파라미터에 대한 최적의 파라미터를 결정할 수 있다. 본 실시예는 트레이닝 회로(112)가 메모리 콘트롤러(110)에 포함되는 것으로 설명하고 있으나, 다른 실시예에서 트레이닝 회로(112)는 메모리 장치(120)에 포함되어 메모리 장치(120)가 주체가 되어 메모리 트레이닝을 수행할 수도 있다.

메모리 장치(120)는 모드 레지스터(122, 이하 "MRS"라 칭함), 데이터 클록 회로(124) 및 데이터 입출력 회로(126)를 포함할 수 있다. MRS(122)는 메모리 장치(120)에 대한 동작 조건을 설정하기 위해, 메모리 장치(120)의 동작을 구성하는데 사용되는 정보를 저장할 수 있다. MRS(122)는 WCK 클록에 대한 타이밍 조절 및 모니터링하기 위한 정보를 저장할 수 있다. 예를 들어, 리시버 오프셋 캘리브레이션에 대한 타이밍 조절을 위한 정보를 저장할 수 있다.

데이터 클록 회로(124)는 WCK 클록의 듀티를 모니터링하여 타이밍 조절된 WCK 클록을 제공하기 위한 듀티 사이클 모니터링을 수행할 수 있다. 데이터 클록 회로(124)는 WCK 클록의 듀티 사이클 모니터링 결과에 기초하여 타이밍 조절된 WCK 클록을 생성할 수 있다. 데이터 클록 회로(124)는 WCK 클록에 대한 듀티 사이클 모니터링 결과를 메모리 콘트롤러(110)로 제공할 수 있다. WCK 클록에 대한 듀티 사이클 모니터링 결과는 메모리 콘트롤러(110)에서 발행한 모드 레지스터 독출 커맨드에 의해 메모리 콘트롤러(110)로 제공될 수 있다.

실시예에 따라, 메모리 장치(120)는 메모리 콘트롤러(110)에 대한 독출 데이터 제공의 타이밍을 위해 독출 데이터 클록을 메모리 콘트롤러(110)로 제공될 수 있다. 데이터 클록 회로(124)는 독출 데이터 클록의 듀티를 모니터링하여 타이밍 조절된 독출 데이터 클록을 제공하기 위한 듀티 사이클 모니터링을 수행할 수 있다.

데이터 입출력 회로(126)는 타이밍 조절된 독출 데이터 클록에 동기화되는 독출 데이터(DQ)를 메모리 콘트롤러(110)에 전송하고, 타이밍 조절된 WCK 클록에 동기화되는 기입 데이터(DQ)를 메모리 콘트롤러(110)로부터 수신할 수 있다. 데이터 입출력 회로(126)에 의해 송수신되는 데이터(DQ)는 8 비트의 데이터 폭을 포함할 수 있다. 실시에에 따라, 데이터 폭은 16 비트이고, 16 비트는 8 비트 데이터의 하위 바이트 및 8 비트 데이터의 상위 바이트로 분리될 수 있다.

도 2는 본 발명의 실시예들에 따른 메모리 장치를 설명하는 블록 다이어그램이다.

도 1 및 도 2를 참조하면, 메모리 장치(120)는 메모리 셀 어레이(200), 로우 디코더(202), 워드라인 드라이버(204), 칼럼 디코더(206), 읽기/쓰기 회로(208), 클록 버퍼(210), 제어 로직 회로(220), 어드레스 버퍼(230), MRS(122), 데이터 클록 회로(124) 및 데이터 입출력 회로(126)을 포함할 수 있다.

메모리 셀 어레이(200)는 로우들 및 칼럼들로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(200)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.

로우 디코더(202)는 메모리 셀 어레이(200)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(202)는 커맨드/어드레스 버스(130) 및 어드레스 버퍼(230)를 통해 수신된 로우 어드레스(ROW_ADDR)를 디코딩하여 로우 어드레스(ROW_ADDR)에 상응하는 어느 하나의 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화하는 워드라인 드라이버(204)에 연결할 수 있다. 칼럼 디코더(206)는 메모리 셀 어레이(200)의 복수의 비트라인들(BL) 중 소정의 비트라인들(BL)을 선택할 수 있다. 칼럼 디코더(206)는 어드레스 버퍼(230)로부터 수신된 칼럼 어드레스(COL_ADDR)를 디코딩하여 칼럼 선택 신호를 발생하고, 칼럼 선택 신호에 의해 선택된 비트라인들(BL)을 읽기/쓰기 회로(208)에 연결할 수 있다.

읽기/쓰기 회로(208)는 칼럼 선택 신호에 의해 선택된 비트라인들(BL)의 독출 데이터를 저장하는 독출 데이터 래치들과, 메모리 셀 어레이(200)에 기입 데이터를 기입하기 위한 기입 드라이버를 포함할 수 있다. 읽기/쓰기 회로(208)의 독출 데이터 래치들에 저장된 독출 데이터는 독출 데이터 경로(270)의 데이터 출력 드라이버를 통해 데이터(DQ) 버스에 제공될 수 있다. 기입 데이터는 데이터(DQ) 버스에 연결된 기입 데이터 경로(260)의 데이터 입력 버퍼를 통해, 그리고 읽기/쓰기 회로(208)의 기입 드라이버를 통해 메모리 셀 어레이(200)에 인가될 수 있다.

클록 버퍼(210)는 CK 클록을 수신하고 내부 클록 신호(ICK)를 생성할 수 있다. 내부 클록 신호(ICK)는 제어 로직 회로(220)로 제공되고, 내부 회로의 다양한 동작 타이밍을 위해 사용될 수 있다. 제어 로직 회로(220)는 커맨드/어드레스 버스(130)를 통해 커맨드(CMD)를 수신하고 메모리 장치(120)의 동작 타이밍 및/또는 메모리 동작을 제어하는 제어 신호들을 생성할 수 있다. 제어 로직 회로(220)는 제어 신호들을 이용하여 메모리 셀 어레이(200)로부터 데이터를 독출하고 메모리 셀 어레이(200)에 데이터를 기입할 수 있다.

MRS(122)는 메모리 장치(120)에 대한 동작 조건을 설정하기 위해, 메모리 장치(120)의 동작들을 구성하도록 제어 로직 회로(220)에 의해 사용되는 정보를 저장할 수 있다. MRS(122)는 메모리 장치(120)의 동작 조건을 설정하도록 사용되는 다양한 동작 및 제어 파라미터에 대한 파라미터 코드를 저장하는 레지스터를 포함할 수 있다. 파라미터 코드는 커맨드/어드레스 버스(130)를 통해 메모리 장치(120)에 수신될 수 있다.

MRS(122)는 DQ 리시버 오프셋 캘리브레이션에 대한 타이밍 조절을 위한 정보를 저장할 수 있다. MRS(122)는 DQ 리시버 오프셋 캘리브레이션에 대해 풀-레이트의 WCK 클록을 이용하는지를 식별하는 제1 파라미터 코드 또는 저속의 오실레이터 신호(OSC, 도 5)를 지원하는지를 식별하는 제2 파라미터 코드를 저장할 수 있다. 풀-레이트의 WCK 클록을 이용하는 DQ 리시버 오프셋 캘리브레이션은 디폴트 DQ 리시버 오프셋 캘리브레이션으로 표현되고, 저속의 오실레이터 신호(OSC)를 지원하는 DQ 리시버 오프셋 캘리브레이션은 옵션(option) DQ 리시버 오프셋 캘리브레이션으로 표현될 수 있다.

제어 로직 회로(220)는 MRS(122)에 의해 저장된 동작 및 제어 파라미터에 설정된 바와 같이 동작하도록 메모리 장치(120)의 회로들로 제공되는 제어 신호들을 생성할 수 있다. 제어 로직 회로(220)는 MRS(122)에 저장된 리시버 오프셋 캘리브레이션에 대한 타이밍 조절을 위한 정보에 기초하여 오프셋 캘리브레이션 제어 신호(OSCAL_EN)를 생성할 수 있다. 제어 로직 회로(220)는 디폴트 DQ 리시버 오프셋 캘리브레이션에 대해 풀-레이트의 WCK 클록을 이용할 때, MRS(122)에 저장된 제1 파라미터 코드에 기초하여 오프셋 캘리브레이션 제어 신호(OSCAL_EN)가 로직 로우레벨을 갖도록 설정할 수 있다. 제어 로직 회로(220)는 옵션 DQ 리시버 오프셋 캘리브레이션에 대해 저속의 오실레이터 신호(OSC)를 지원할 때, MRS(122)에 저장된 제2 파라미터 코드에 기초하여 오프셋 캘리브레이션 제어 신호(OSCAL_EN)가 로직 하이레벨을 갖도록 설정하고, 지원하지 않는 경우 오프셋 캘리브레이션 제어 신호(OSCAL_EN)를 로직 로우레벨로 설정할 수 있다. 로직 로우레벨의 오프셋 캘리브레이션 제어 신호(OSCAL_EN)는 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하기 위해 제공될 수 있다.

데이터 입출력 회로(126)는 데이터 입력 버퍼를 포함하는 기입 데이터 경로(260) 부분와 데이터 출력 드라이버를 포함하는 독출 데이터 경로(270) 부분으로 구분될 수 있다. 기입 데이터 경로(260)는 기입 데이터(DQ)를 수신하는 데이터 입력 버퍼들을 포함할 수 있다. 독출 데이터 경로(270)는 독출 데이터(DQ)를 전송하는 데이터 출력 버퍼들을 포함할 수 있다.

데이터 클록 회로(124)는 디폴트 DQ 리시버 오프셋 캘리브레이션일 때 WCK 클록을 이용하고, 옵션 DQ 리시버 오프셋 캘리브레이션일 때 저속의 오실레이터 신호(OSC)를 이용하도록 구성될 수 있다. 데이터 클록 회로(124)는 옵션 DQ 리시버 오프셋 캘리브레이션을 수행하기 전에 오실레이터를 이용하여 오실레이터 신호를 생성할 수 있다.

도 3은 도 1의 장치(100)의 파워-업 시퀀스를 나타내는 순서도이다.

도 1 및 도 3을 참조하면, 장치(100)로 전원이 공급되고 장치(100)가 파워업 될 수 있다(S100). 장치(100)가 파워업 되고 메모리 장치(120)를 구동하는 전원 전압(VDD, 도 6)의 레벨이 안정적으로 일정하게 유지되면, 메모리 장치(120)는 동작 가능한 상태가 될 수 있다. 이 때, 메모리 장치(120)는 빌트-인 셀프 테스트(Built-In Self Test: BIST)를 시작할 수 있다.

장치(100)가 파워-업 된 후, 메모리 콘트롤러(110)는 메모리 장치(120)의 초기화 및/또는 동작 특성에 맞도록 제어하기 위한 레지스터 제어 워드(Register Control Word: RCW)를 셋팅할 수 있다(S200). RCW는 메모리 콘트롤러(110)가 메모리 장치(120)와 정상적으로 상호 동작(interoperate)할 수 있도록 메모리 콘트롤러(110)를 구성(configure)하는 다양한 알고리즘들을 포함할 수 있다. 예컨대, RCW에는 메모리 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들이 설정될 수 있다. RCW 코드에 의해 메모리 장치(120)의 트레이닝이 수행될 수 있다.

메모리 장치(120)는 메모리 장치(120)의 복수개 동작 옵션들, 다양한 기능들, 특성들 그리고 모드들을 설정하는 MRS(122)를 셋팅할 수 있다(S300). MRS(122)에는 버스트 길이(BL), 카스 레이턴시(CL), 기입 레벨링(Write Leveling) 인에이블/디세이블, 데이터 터미널 기준 전압(VrefDQ) 트레이닝 등을 제어하기 위해 사용될 수 있다. 버스트 길이(BL)는 독출 및/또는 기입 커맨드에 대하여 억세스할 수 있는 칼럼 로케이션들의 최대 수를 셋팅하기 위해 제공될 수 있다. 카스 레이턴시(CL)는 독출 커맨드와 유효한 출력 데이터의 첫번째 비트 사이의 클록 사이클 지연을 정의하기 위해 제공될 수 있다. 기입 레벨링은 기입 동작 시 CK 클록과 WCK 클록 사이의 스큐 보상을 인에이블 또는 디세이블시키기 위해 제공될 수 있다. VrefDQ 트레이닝은 데이터(DQ) 단자들로 입력 또는 출력되는 데이터를 판독하는 기준 전압을 설정하기 위해 제공될 수 있다. VrefDQ 트레이닝은 데이터(DQ) 단자들에 연결되는 입출력 버퍼들을 구동하는 데이터 전원 전압(VDDQ)을 기준으로 트레이닝될 수 있다.

메모리 장치(120)는 메모리 콘트롤러(110)로부터 ZQ 캘리브레이션 커맨드를 입력받아 ZQ 엔진을 이용하여 ZQ 캘리브레이션 동작을 수행할 수 있다(S400). ZQ 엔진은 ZQ 단자에 연결된 ZQ 저항과 ZQ 엔진 내부의 풀-업 저항에 대한 풀-업 캘리브레이션을 수행하여 풀-업 캘리브레이션 코드를 생성하고, 내부의 풀-업 저항과 내부의 풀-다운 저항에 대한 풀-다운 캘리브레이션을 수행하여 풀-다운 캘리브레이션 코드를 생성할 수 있다. 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드는 입출력 버퍼들로 제공될 수 있다. 입출력 버퍼들은 풀-업 캘리브레이션 코드와 풀-다운 캘리브레이션 코드에 따라 터미네이션 저항값을 조절할 수 있다.

ZQ 캘리브레이션 동작(S400)이 수행된 후, 메모리 장치(120)에 대한 메모리 트레이닝이 수행될 수 있다(S500). 메모리 트레이닝은 예를 들어, 메모리 장치(120)의 기입 동작과 연관되는 클록 트레이닝, 기입 레벨링, 기입 디스큐, 기입 센터링, 데이터 리시버 오프셋 캘리브레이션 등과 같은 작업들을 포함할 수 있다.

클록 트레이닝은 CK 클록에 기초하여 메모리 콘트롤러(110)에서 전송되는 CA 신호들 또는 CA 패턴이 메모리 장치(120)에 의해서 정확하게 캡쳐되도록 트레이닝될 수 있다. 또한, 클록 트레이닝은 WCK 클록에 기초하여 메모리 콘트롤러(110)에서 전송되는 기입 데이터(DQ)가 메모리 장치(120)에 의해서 정확하게 캡쳐되도록 트레이닝될 수 있다. 기입 레벨링은 CK 클록에 기초하여 메모리 콘트롤러(110)에서 전송되는 WCK 클록을 샘플링하고 CK 클록과 WCK 클록 사이의 위상 관계를 검출하여 WCK 클록의 지연 시간을 조정하도록 트레이닝될 수 있다.

기입 디스큐는 데이터(DQ) 버스(130)를 통해 메모리 콘트롤러(110)에서 전송되는 다수의 데이터(DQ)들의 데이터 입력 시간 차이를 줄이기 위하여 트레이닝될 수 있다. 메모리 장치(120)는 기입 모드에서 기입 데이터(DQ)들 사이에 스큐가 증가되면 유효 데이터 윈도우가 감소되기 때문에, 유효 데이터 마진을 확보하기 위해 데이터 스큐를 보상하는 기입 데이터 디스큐 동작을 수행할 수 있다. 실시예에 따라, 메모리 장치(120)는 독출 모드에서 독출 데이터(DQ)들 사이에 스큐가 증가되면 유효 데이터 윈도우가 감소되기 때문에, 유효 데이터 마진을 확보하기 위해 데이터 스큐를 보상하는 독출 데이터 디스큐 동작을 수행할 수 있다.

기입 센터링은 데이터(DQ) 버스(130)를 통해 메모리 콘트롤러(110)에서 전송되는 기입 데이터(DQ)에 대하여 WCK 클록 에지가 기입 데이터(DQ) 윈도우에 센터링되도록 트레이닝될 수 있다. 실시예에 따라, 메모리 장치(120)는 독출 모드에서 메모리 콘트롤러(110)로 전송되는 독출 데이터(DQ)에 대하여 독출 데이터 클록 에지가 독출 데이터(DQ) 윈도우에 센터링되도록 트레이닝될 수 있다.

데이터(DQ) 리시버 오프셋 캘리브레이션은 DQ 리시버 오프셋 캘리브레이션에 대해 기입 데이터 클록을 이용하는 디폴트 DQ 리시버 오프셋 캘리브레이션과 오실레이터 신호(OSC)를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션을 포함할 수 있다. DQ 리시버 오프셋 캘리브레이션은 도 4에서 구체적으로 설명될 것이다.

메모리 장치(120)는 메모리 트레이닝을 완료하고, 최적화된 동작 파라미터를 파라미터 저장 영역에 저장할 수 있다. 파라미터 저장 영역은, 예컨대 확장된 모드 레지스터 세트(EMRS)이거나 별도의 파라미터 레지스터부, 또는 불휘발성 메모리 예컨대, 플래시 메모리, EPROM, EEPROM 등일 수 있다. 메모리 장치(120)는 파라미터 저장 영역에 저장된 최적화된 동작 파라미터로 셋팅된 환경에서 데이터를 기입하거나 독출할 수 있을 것이다.

도 4는 본 발명의 예시적인 데이터(DQ) 리시버 오프셋 캘리브레이션 동작을 설명하는 타이밍 다이어그램이다. 도 4의 DQ 리시버 오프셋 캘리브레이션 동작은 SAFF(도 6)의 입력 스테이지가 갖는 오프셋을 조정하기 위하여 수행된다. 이하의 실시예들에서 설명되는 타이밍 다이어그램들에서 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타내고, 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다. 설명의 편의를 위하여 데이터(DQ)와 DQ 용어는 혼용되어 사용 가능할 것이다.

도 4를 참조하면, T0 시점에서, WCK 클록과 CK 클록 사이의 동기화를 위해 CAS(WS_FS=1) 명령을 발행할 수 있다. CAS(WS_FS=1) 명령 후 WCK 클록은 풀-레이트로 토글링할 수 있다. 메모리 장치(120)는 다양한 데이터 전송 속도들, 예컨대, 1600, 2400, 3200, 6400, 7500 Mpbs 등 다양한 데이터 레이트들을 지원할 수 있다.

Tc1 및 Tc2 시점에서, 오프셋 캘리브레이션 트레이닝을 시작하기 위해 MRW-1 및 MRW-2 명령을 발행할 수 있다. 이 후, tOSCAL 시간 동안 오프셋 캘리브레이션을 완료할 수 있다. Td1 및 Td2 시점에서, 오프셋 캘리브레이션 트레이닝을 종료하기 위해 MRW-1 및 MRW-2 명령을 발행할 수 있다. tOSCAL 시간은 메모리 장치(120)에 규정된 리시버 오프셋 캘리브레이션 트레이닝 시간으로 정의될 수 있다. tOSCAL 시간은 오프셋 캘리브레이션을 수행하기에 충분히 긴 시간 예컨대, 수 us 정도로 설정될 수 있다.

높은 데이터 레이트에 대한 요구에 따라, 높은 클록 주파수에서 메모리 콘트롤러(110) 및 메모리 장치(120) 사이에 전송되는 DQ를 정확하게 캡쳐하는 것이 어렵다. 더욱이, 디폴트 DQ 리시버 오프셋 캘리브레이션 동작과 연관되는 SAFF는 고속의 WCK 클록으로 인하여 센싱 동작에 따른 전압 디벨롭 시간이 부족하여 SAFF의 출력이 정상적으로 출력되지 않는 문제점을 갖고 있다.

도 4의 타이밍 다이어그램에서, 401 파형과 같이 tOSCAL 시간 동안 풀-레이트로 토글링하는 고속의 WCK 클록을 이용하면, SAFF는 이상적인 오프셋 캘리브레이션 동작에서 벗어나 바람직하지 않는 트레이닝 결과를 초래할 수 있다. 결과적으로, 잘못된 트레이닝에 따른 오프셋 값은 SAFF의 오동작 및/또는 메모리 장치(120)에 원치 않는 성능을 야기할 수 있다. 이러한 메모리 장치(120) 기반의 시스템은 고장(failure)을 경험할 수 있다.

DQ 리시버 오프셋 캘리브레이션 최적화를 위하여, tOSCAL 시간 동안 WCK 클록은 풀-레이트의 높은 클록 주파수(401 파형) 대신에 상대적으로 낮은 클록 주파수(402 파형)를 갖도록 할 필요가 있다. 이하에서는, 402 파형과 같은 저속의 오실레이터 신호(OSC)를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션 동작들을 다양한 실시예들을 통해 구체적으로 설명하도록 한다.

도 5는 본 발명의 실시예들에 따른 데이터 클록 회로(124)를 설명하는 도면이다. 도 6은 도 5의 데이터 클록 회로(124)와 연결되는 데이터 입력 버퍼(예, SAFF)를 설명하는 회로 다이어그램이다.

도 5를 참조하면, 데이터 클록 회로(124)는 오프셋 캘리브레이션 제어부(510), 클록 버퍼(520) 및 분할기 회로(530)를 포함할 수 있다. 오프셋 캘리브레이션 제어부(510)는 제어 로직 회로(220)에서 제공되는 오프셋 캘리브레이션 제어 신호(OSCAL_EN)에 기초하여 고속의 제1 및 제2 내부 WCK 클록들(IWCK_c, IWCK_t) 또는 저속의 제1 및 제2 내부 WCK 클록들(IWCK_c, IWCK_t)을 선택적으로 출력할 수 있다. 오프셋 캘리브레이션 제어부(510)는 제1 선택부(511), 제2 선택부(512) 및 내부 클록 발생부(513)를 포함할 수 있다. 내부 클록 발생부(513)는 오실레이터 신호(OSC)를 출력하는 오실레이터를 포함하고, 도 4에서 설명된 402 파형과 같은 저속의 오실레이터 신호(OSC)를 생성하도록 구성될 수 있다.

제1 선택부(511)는 메모리 콘트롤러(110)에 의해 메모리 장치(120)에 제공되는 WCK_c 클록을 입력하는 제1 입력(I1), 기준 전압(VREFWCK)을 수신하는 제2 입력(I2), 그리고 제1 내부 WCK 클록(IWCK_c)을 출력하는 출력(O)을 갖는다. 제1 선택부(511)는 도 2의 제어 로직 회로(220)에서 제공되는 오프셋 캘리브레이션 제어 신호(OSCAL_EN)에 응답하여 WCK_c 클록 및 기준 전압(VREFWCK) 중 하나를 선택하여 제1 내부 WCK 클록(IWCK_c)으로 출력할 수 있다.

제2 선택부(512)는 메모리 콘트롤러(110)에 의해 메모리 장치(120)에 제공되는 WCK_t 클록을 입력하는 제1 입력(I1), 오실레이터 신호(OSC)를 수신하는 제2 입력(I2), 그리고 제2 내부 WCK 클록(IWCK_t)을 출력하는 출력(O)을 갖는다. 제2 선택부(512)는 오프셋 캘리브레이션 제어 신호(OSCAL_EN)에 응답하여 WCK_t 클록을 및 오실레이터 신호(OSC) 중 하나를 선택하여 제2 내부 WCK 클록(IWCK_t)으로 출력할 수 있다.

오프셋 캘리브레이션 제어부(510)는, 디폴트 DQ 리시버 오프셋 캘리브레이션을 수행할 때, 로직 로우레벨의 오프셋 캘리브레이션 제어 신호(OSCAL_EN)에 응답하여 제1 선택부(511)의 제1 입력(I1)의 WCK_c 클록을 제1 내부 WCK 클록(IWCK_c)로 출력하고 제2 선택부(512)의 제1 입력(I1)의 WCK_t 클록을 제2 내부 WCK 클록(IWCK_t)으로 출력할 수 있다.

오프셋 캘리브레이션 제어부(510)는, 저속의 오실레이터 신호(OSC)를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션을 수행할 때, 로직 하이레벨의 오프셋 캘리브레이션 제어 신호(OSCAL_EN)에 응답하여 제1 선택부(511)의 제2 입력(I2)의 기준 전압(VREFWCK)을 제1 내부 WCK 클록(IWCK_c)으로 출력하고 제2 선택부(512)의 제2 입력(I2)의 오실레이터 신호(OSC)를 제2 내부 WCK 클록(IWCK_t)으로 출력할 수 있다

클록 버퍼(320)는 제1 내부 WCK 클록(IWCK_c) 및 제2 내부 WCK 클록(IWCK_t)을 버퍼링하고, 버퍼링된 제1 및 제2 WCK 클록들을 분할기 회로(530)에 제공할 수 있다. IWCK_t 및 IWCK_c 클록은 상보적이다. 설명의 편의를 위하여, IWCK_t 및 IWCK_c 클록은 IWCK 클록으로 지칭될 수 있다.

분할기 회로(530)는 IWCK 클록으로부터 파생되는 멀티-페이즈 클록을 제공할 수 있다. 멀티-페이즈 클록은 서로에 대해 위상 관계를 가질 수 있다. 예시적으로, 분할기 회로(530)는 서로에 대해 90도(0도, 90도, 180도, 270도)의 위상 관계를 갖는 4개의 내부 클록 신호(WCK0, WCK90, WCK180, WCK270)를 생성할 수 있다. WCK0 클록과 WCK180 클록은 180도 위상 차를 갖고, WCK90 클록과 WCK270 클록은 180도 위상 차를 가질 수 있다. 설명의 편의를 위하여, 4개의 내부 클록 신호(WCK0, WCK90, WCK180, WCK270)는 멀티-페이즈 클록으로 혼용될 수 있다. 본 실시예는 이러한 특정 수의 내부 클록 신호, 위상 관계 및/또는 클록 주파수로 제한되는 것을 의도하지 않는다.

멀티-페이즈 클록(WCK0, WCK90, WCK180, WCK270)은 메모리 콘트롤러(110)로 부터 기입 데이터(DQ)를 수신하는 동작의 타이밍을 위하여, 클록 트리 및 드라이버 회로에 의해 데이터 입출력 회로(126)의 기입 데이터 경로(260)에 제공될 수 있다. 데이터 클록 회로(124)에서, 하위 및 상위 바이트를 포함하는 데이터 폭을 갖는 데이터에 대하여, 각 바이트에 관련하는 내부 클록 신호(WCK0, WCK90, WCK180, WCK270)에 대해 별도의 클록 경로가 제공될 수 있다. 설명의 편의를 위하여, 데이터 클록 회로(124)는 싱글 데이터(DQ)에 대해 내부 클록 신호(WCK0, WCK90, WCK180, WCK270)를 제공하여 DQ 리시버 오프셋 캘리브레이션 동작과 연계하여 설명될 수 있다.

내부 클록 신호(WCK0, WCK90, WCK180, WCK270)는 기입 데이터(DQ)를 수신하는 기입 데이터 경로(260)로 제공될 수 있다. 기입 데이터 경로(260)에는 내부 클록 신호(WCK0, WCK90, WCK180, WCK270) 각각과 기입 데이터(DQ)를 수신하는 제1 내지 제4 데이터 입력 버퍼들(541, 542, 543, 544)을 포함할 수 있다. 제1 데이터 입력 버퍼(541)는 WCK0 클록과 기입 데이터(DQ)를 수신하고, 제2 데이터 입력 버퍼(542)는 WCK90 클록과 기입 데이터(DQ)를 수신하고, 제3 데이터 입력 버퍼(543)는 WCK180 클록과 기입 데이터(DQ)를 수신하고, 제4 데이터 입력 버퍼(544)는 WCK270 클록과 기입 데이터(DQ)를 수신할 수 있다. 제1 내지 제4 데이터 입력 버퍼들(541, 542, 543, 544) 각각은 도 6에 도시된 SAFF로 구현될 수 있다. 도 6은 제1 내지 제4 데이터 입력 버퍼들(541, 542, 543, 544) 중에서 대표적으로 제1 데이터 입력 버퍼(541)의 SAFF 구성을 보여준다. 제1 데이터 입력 버퍼(541)의 SAFF 구성은 나머지 데이터 입력 버퍼들(542, 543, 544)에 동일하게 적용될 수 있다.

도 6을 참조하면, 제1 데이터 입력 버퍼(541)는 SAFF의 입력 스테이지를 보여주는데, 기입 데이터(DQ)와 기준 전압(VREF)을 비교하여 출력 신호들(OUT, OUTB)을 출력할 수 있다. SAFF의 입력 스테이지는 기입 데이터(DQ) 및 기준 전압(VREF) 각각을 수신하는 PMOS(P-type Metal Oxide Semiconductor) 트랜지스터(610, 620), WCK0 클록을 수신하는 PMOS 트랜지스터(600) 및 NMOS(N-type MOS) 트랜지스터들(630, 640)을 포함할 수 있다. PMOS 트랜지스터(600)는 전원 전압(VDD) 라인과 PMOS 트랜지스터들(610, 620)의 연결 노드(NA) 사이에 연결되고, NMOS 트랜지스터(630)은 PMOS 트랜지스터(610)와 접지 전압(VSS) 사이에 연결되고, NMOS 트랜지스터(640)은 PMOS 트랜지스터(620)와 접지 전압(VSS) 사이에 연결될 수 있다. PMOS 트랜지스터(620)와 NMOS 트랜지스터(640) 사이의 연결 노드에서 SAFF의 제1 출력 신호(OUT)가 출력되고, PMOS 트랜지스터(610)와 NMOS 트랜지스터(630) 사이의 연결 노드에서는 제2 출력 신호(OUTB)가 출력될 수 있다.

제1 데이터 입력 버퍼(541)에서, PMOS 트랜지스터(600) 및 NMOS 트랜지스터들(630, 640)로 수신되는 WCK0 클록은 디폴트 DQ 리시버 오프셋 캘리브레이션일 때는 고속의 풀-레이트 WCK_c 클록 및 WCK_t 클록와 동일하지만, 옵션 DQ 리시버 오프셋 캘리브레이션일 때는 내부 클록 발생부(513)에서 출력되는 저속의 오실레이터 신호(OSC)와 동일하다. 저속의 오실레이터 신호(OSC)를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션일 때의 SAFF는 디폴트 DQ 리시버 오프셋 캘리브레이션일 때보다 충분히 긴 전압 디벨롭 시간 동안 센싱 동작을 수행할 수 있다. 이에 따라, 제1 데이터 입력 버퍼(541)의 제1 출력 신호(OUT)와 제2 출력 신호(OUTB)는 정상적으로 출력될 수 있다.

한편, 도 6의 SAFF의 입력 스테이지에서, 기입 데이터(DQ)를 수신하는 경로 및 PMOS 트랜지스터(610) 그리고 기준 전압(VREF)을 수신하는 경로 및 PMOS 트랜지스터(620) 사이 편차에 기인하여 입력 오프셋이 존재할 수 있다. 그리고, PMOS 트랜지스터들(600, 610, 620)의 연결 노드(NA)와 기입 데이터(DQ) 및 기준 전압(VREF) 각각을 수신하는 PMOS 트랜지스터(610, 620)의 게이트 단자 사이에 존재하는 기생 커패시턴스(601, 602)로 인하여 킥백 노이즈가 유발될 수 있다. 이러한 입력 오프셋 및/또는 킥백 노이즈는 DQ 리시버 오프셋 캘리브레이션을 조정하기 어렵게 한다.

도 7a 내지 도 9는 본 발명의 실시예들에 따른 데이터 클록 회로와 연결되는 데이터 입력 버퍼의 효과를 설명하는 도면들이다. 도 7a 및 도 7b는 도 5의 데이터 입력 버퍼(541, 542, 543, 544)의 SAFF 입력 스테이지에서 유발되는 킥백 노이즈 신호를 설명하고, 도 8a 및 도 8b는 SAFF 입력 스테이지에서 상쇄되는 킥백 노이즈 신호를 설명하고, 도 9는 SAFF 입력 스테이지에서 검출되는 입력 오프셋 값을 설명하는 도면이다.

도 5, 도 6 및 도 7a를 참조하면, SAFF로 구현되는 데이터 입력 버퍼(541, 542, 543, 544) 모두에 WCK0 클록이 공통으로 수신되어 DQ 리시버 오프셋 캘리브레이션을 수행하는 경우를 보여준다. 도 6에서 도시된 바와 같이, WCK0 클록이 로직 하이레벨에서 로직 로우레벨로 천이하면, PMOS 트랜지스터(600)에 의해 NA 노드는 로직 로우레벨에서 로직 하이레벨로 천이할 수 있다. 이 때, 제1 데이터 입력 버퍼(541)는 기생 커패시턴스(601, 602)에 의해 PMOS 트랜지스터(610, 620)의 게이트 단자에 WCK0 클록에 대응하여 도 7b의 701 파형처럼 왜곡(즉, 커플링)된 킥백 노이즈 신호를 수신할 수 있고, 제3 데이터 입력 버퍼(543)는 기생 커패시턴스(601, 602)에 의해 PMOS 트랜지스터(610, 620)의 게이트 단자에 WCK0 클록에 대응하여 702 파형처럼 더욱 두드러진 왜곡(즉, 커플링)된 킥백 노이즈 신호를 수신할 수 있다. 도시되지는 않았지만, 제2 데이터 입력 버퍼(542) 및 제4 데이터 입력 버퍼(544) 각각의 입력 스테이지에서도 WCK0 클록에 대응하여 702 파형처럼 더욱 두드러진 왜곡(즉, 커플링)된 킥백 노이즈 신호를 수신할 수 있다.

도 8a를 참조하면, 데이터 입력 버퍼들(541, 542, 543, 544) 각각의 입력 스테이지에 WCK0, WCK90, WCK180, WCK270 클록 각각이 수신되어 리시버 오프셋 캘리브레이션을 수행하는 경우를 보여준다. 이 때, 제1 데이터 입력 버퍼(541)는 기생 커패시턴스(601, 602)에 의해 PMOS 트랜지스터(610, 620)의 게이트 단자에 WCK0 클록에 대응하여 도 8b의 801 파형처럼 왜곡(즉, 커플링)된 킥백 노이즈 신호를 수신할 수 있고, 제3 데이터 입력 버퍼(543)는 기생 커패시턴스(601, 602)에 의해 PMOS 트랜지스터(610, 620)의 게이트 단자에 WCK180 클록에 대응하여 도 8b의 802 파형처럼 왜곡(즉, 커플링)된 킥백 노이즈 신호를 수신할 수 있다. WCK0 클록과 WCK180 클록은 서로 반대의 위상을 갖기 때문에, 서로 반대 위상의 801 파형과 802 파형에 의해 제1 데이터 입력 버퍼(541) 및 제3 데이터 입력 버퍼(543)의 킥백 노이즈 신호가 상쇄될 수 있다. 도시되지는 않았지만, 제2 데이터 입력 버퍼(542) 및 제4 데이터 입력 버퍼(544) 각각의 입력 스테이지에서도 WCK90 클록 및 WCK270 클록에 대응하는 801 파형과 802 파형에 의해 킥백 노이즈 신호를 상쇄시킬 수 있다.

도 5, 도 6 및 도 9를 참조하면, 데이터 클록 회로(124) 및 데이터 입력 버퍼들(541, 542, 543, 544)과 연계하여 수행된 DQ 리시버 오프셋 캘리브레이션 결과(901, 902, 903)를 보여준다. 세로축은 SAFF 입력 스테이지에서 WCK 클록-투- 출력 신호(OUT, OUTB) 사이의 지연 시간(tCLK2Q)을 나타내고, 가로축은 데이터(DQ)와 기준 전압(VREF) 사이의 입력 오프셋 값을 나타낸다. 901 파형은 저주파수(예, 100 Mbps)의 WCK 클록일 때 디폴트 DQ 리시버 오프셋 캘리브레이션에서 검출된 입력 오프셋 값(V1)을 보여준다. 902 파형은 고주파수(예, 6400 Mbps)의 WCK 클록일 때, 그리고 903 파형은 고주파수(예, 7400 Mbps)의 WCK 클록일 때의 내부 클록 발생부(513)의 오실레이터 신호(OSC)를 이용한 DQ 리시버 오프셋 캘리브레이션에서 검출된 입력 오프셋 값들을 보여준다. 도 9에서, 고주파수(예, 6400Mbps, 7400 Mbps)의 WCK 클록에 대해서도 저속의 오실레이터 신호(OSC)를 이용하기 때문에, 입력 오프셋 값(V2, V3)을 검출할 수 있음을 볼 수 있다.

도 10은 본 발명의 실시예들에 따른 데이터 입력 버퍼를 설명하는 도면이다. 이하, 참조 번호에 붙은 첨자(예컨대, 541a의 a)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.

도 10을 참조하면, 데이터 입력 버퍼(541a)는 도 6의 데이터 입력 버퍼(541)와 비교하여 오프셋 제어 회로(1000)를 더 포함한다는 점에서 차이가 있다. 오프셋 제어 회로(1000)는 PMOS 트랜지스터들(610, 620)의 연결 노드(NA)와 제1 출력 신호(OUT) 라인 사이에, 그리고 연결 노드(NA)와 제2 출력 신호(OUTB) 라인 사이에 연결될 수 있다. 오프셋 제어 회로(1000)는 디폴트 DQ 리시버 오프셋 캘리브레이션 또는 옵션 DQ 리시버 오프셋 캘리브레이션에서 검출된 오프셋 값을 보상하도록 조정할 수 있다. 이에 따라, 기입 데이터(DQ)를 수신하는 경로 및 PMOS 트랜지스터(610) 그리고 기준 전압(VREF)을 수신하는 경로 및 PMOS 트랜지스터(620) 사이의 입력 오프셋이 제거될 수 있다.

도 11은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 전자 기기를 설명하기 위한 시스템(2000)의 블록 다이어그램이다.

도 11을 참조하면, 시스템(2000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(2000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(2000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.

카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.

AP(1800)는 시스템(2000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 콘트롤 블록(1810), 엑셀레이터 블록 또는 엑셀레이터 칩(1820) 및 인터페이스 블록(1830)을 포함할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다

시스템(2000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.

도 11에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(2000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.

DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.

시스템(2000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리들(1600a, 1600b)을 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 및 플래시 메모리 장치(1620)를 포함하고, 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.

시스템(2000)에서, DRAM들(1500a, 1500b)은 도 1 내지 도 10을 참조하여 설명된 메모리 장치를 포함할 수 있다. 메모리 장치는, 데이터(DQ) 리시버 오프셋 캘리브레이션에 대해 기입 데이터 클록을 이용하는 디폴트 DQ 리시버 오프셋 캘리브레이션 또는 오실레이터 신호를 이용하는 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하도록 구성된다. 옵션 DQ 리시버 오프셋 캘리브레이션을 수행할 때, 오실레이터 신호로부터 파생된 멀티-페이즈 클록(예, 서로에 대해 90도 위상 관계를 갖는 제1 내지 제4 내부 클록 신호들)에 응답하여 SAFF의 입력 스테이지에서 기준 전압과 데이터를 비교하도록 구성되어, 입력 오프셋 값을 검출하고 킥백 노이즈를 상쇄시킬 수 있다.

본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (10)

1. 메모리 장치의 데이터(DQ) 리시버 오프셋 캘리브레이션을 수행하는 방법에 있어서,
   상기 DQ 리시버 오프셋 캘리브레이션에 대해 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 저장하는 단계;
   상기 DQ 리시버 오프셋 캘리브레이션에 대해 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 저장하는 단계;
   상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제1 파라미터 코드에 기초하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계; 및
   상기 DQ 리시버 오프셋 캘리브레이션에 대한 상기 제2 파라미터 코드에 기초하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝하는 단계를 포함하는 방법.
2. 제1항에 있어서, 상기 방법은,
   상기 DQ 리시버 오프셋 캘리브레이션을 설정하기 위해 상기 제1 파라미터 코드 또는 상기 제2 파라미터 코드를 선택하는 단계를 더 포함하는 방법.
3. 제1항에 있어서,
   상기 디폴트 DQ 리시버 오프셋 캘리브레이션은 상기 메모리 장치로 제공되는 기입 데이터 클록을 이용하는 방법.
4. 제1항에 있어서,
   상기 옵션 DQ 리시버 오프셋 캘리브레이션은 오실레이터 신호를 이용하는 방법.
5. 제4항에 있어서,
   상기 오실레이터 신호는 상기 기입 데이터 클록보다 낮은 클록 주파수를 갖도록 설정되는 방법.
6. 제5항에 있어서, 상기 방법은
   상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝할 때, 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 수행하기 전에 상기 메모리 장치의 내부 클록 발생부를 이용하여 상기 오실레이터 신호를 생성하는 단계를 더 포함하는 방법.
7. 제4항에 있어서, 상기 방법은,
   상기 옵션 DQ 리시버 오프셋 캘리브레이션을 트레이닝할 때, 상기 메모리 장치의 분할기 회로를 이용하여 상기 오실레이터 신호로부터 파생된 멀티-페이즈 클록을 생성하는 단계를 더 포함하고,
   상기 멀티-페이즈 클록은 서로에 대해 90도 위상 관계를 갖는 제1 내지 제4 내부 클록 신호들을 포함하는 방법.
8. 제7항에 있어서, 상기 방법은,
   상기 제1 내지 제4 내부 클록 신호들 각각을 상기 메모리 장치로 제공되는 데이터(DQ)를 수신하는 제1 내지 제4 데이터 입력 버퍼들 각각으로 제공하는 단계를 더 포함하고,
   상기 제1 내지 제4 데이터 입력 버퍼들 각각은 상기 제1 내지 제4 내부 클록 각각에 응답하여 기준 전압과 상기 데이터(DQ)를 비교하는 감지 증폭기를 기반으로 한 플립-플롭(SAFF)를 포함하는 방법.
9. 제1항에 있어서, 상기 방법은,
   상기 디폴트 DQ 리시버 오프셋 캘리브레이션 또는 상기 옵션 DQ 리시버 오프셋 캘리브레이션에서 검출되는 오프셋 값을 보상하는 단계를 더 포함하는 방법.
10. 메모리 장치에 있어서,
    상기 메모리 장치의 데이터(DQ) 리시버 오프셋 캘리브레이션에 대한 제1 파라미터 코드 또는 제2 파리미터 코드를 저장하도록 구성되는 모드 레지스터, 상기 제1 파라미터 코드는 디폴트 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되고, 상기 제2 파라미터 코드는 옵션 DQ 리시버 오프셋 캘리브레이션을 설정하는데 사용되고; 및
    오실레이터를 이용하여 오실레이터 신호를 발생하는 내부 클록 발생부를 포함하고,
    상기 메모리 장치는 기입 데이터 클록을 이용하여 상기 디폴트 DQ 리시버 오프셋 캘리브레이션을 수행하고, 상기 오실레이터 신호를 이용하여 상기 옵션 DQ 리시버 오프셋 캘리브레이션을 수행하는 메모리 장치.

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