KR20220136015A - 비대칭 온-다이-터미네이션에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법 - Google Patents

비대칭 온-다이-터미네이션에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법 Download PDF

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Abstract

비대칭 온-다이-터미네이션에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법이 기술된다. 신호 라인을 통해 연결되는 제1 및 제2 장치들은 동작 성능에 따라 신호 라인에 대해 비대칭 ODT 상태들로 설정될 수 있다. 제1 장치는 비대칭 ODT 파라미터 코드를 제2 장치로 전송하고, 제2 장치는 수신된 비대칭 ODT 파라미터를 모드 레지스터에 업데이트한다. 신호 비-전송 시, 비대칭 ODT 상태 정보 및/또는 비대칭 ODT 파라미터 코드에 기초하여 제1 장치 및 제2 장치의 ODT 회로들이 디세이블된다.

Description

비대칭 온-다이-터미네이션에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 방법 {Apparatus, memory device and method for storing parameter codes for asymmetric on-die-termination(ODT)}
본 발명은 장치들(apparatuses) 및 방법들(methods)에 관한 것으로서, 더욱 상세하게는 비대칭 온-다이-터미네이션(ODT)에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 그것의 동작 방법에 관한 것이다.
반도체 장치는 고속으로 동작하는 신호의 입/출력(I/O) 인터페이스, 예컨대 시리얼 인터페이스에 송/수신기(Transmitter/Receiver)를 포함할 수 있다. 시리얼 인터페이스는 하나의 라인을 통해 다수의 비트들을 하나씩 순차적으로 전송할 수 있다. 전송되는 신호의 왜곡을 방지하여 신호 무결성(Signal Integrity)을 제공하기 위하여, 온-다이-테미네이션(ODT) 회로가 I/O 인터페이스에 포함될 수 있다. 송신기에서 수신기로 신호를 전송할 때, 수신기의 ODT 회로는 신호 라인에 터미네이션 저항을 제공할 수 있다.
송신기에서 출력되는 신호가 하프 전원 전압(VDDQ/2) 레벨에서 전원 전압(VDDQ) 레벨까지 하프 스윙할 때, 수신기의 ODT 회로는 전원 전압(VDDQ)에 연결된 풀-업 회로의 저항값으로 터미네이션 저항을 제공할 수 있다. 또는, 송신기에서 출력되는 신호가 접지 전압(VSSQ) 레벨에서 하프 전원 전압(VDDQ/2) 레벨까지 하프 스윙할 때, 수신기의 ODT 회로는 접지 전압(VSSQ)에 연결된 풀-다운 회로의 저항값으로 터미네이션 저항을 제공할 수 있다. 즉, 수신기의 ODT 회로는 송신기의 출력 신호 레벨에 대응하여 동일한 전압(예, 전원 전압(VDDQ) 또는 접지 전압(VSSQ))에 연결되도록 대칭적(symmetric)으로 구성될 수 있다.
그런데, 수신기는 동작 성능에 따라 ODT 회로가 송신기의 출력 신호에 대하여 서로 다른 전압에 연결되는 비대칭(asymmetric) ODT 회로를 구성할 수 있다. 이 때, 송/수신기는 동작 성능 및 전력 소모 등을 고려하여 비대칭 ODT를 제어할 필요가 있다.
본 발명의 목적은 비대칭 ODT에 대한 파라미터 코드들을 저장하는 장치, 메모리 장치 및 그것의 동작 방법에 제공하는 데 있다.
본 발명의 실시예들에 따른 장치는, 제1 온-다이 터미네이션(ODT) 상태로 설정되는 ODT 회로; 복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 전송하는 신호 라인과 연결되고, 상기 장치는 상기 신호 라인을 통하여 외부 장치와 연결되고; 및 상기 복수의 신호 핀들 중 상기 ODT 회로에 연결된 신호 핀 및 상기 신호 라인과 연결되는 상기 외부 장치의 ODT 상태를 요청하여 제2 ODT 상태를 수신하고, 상기 제1 ODT 상태와 상기 제2 ODT 상태가 동일한지 다른지를 체크하는 ODT 제어 회로를 포함하고, 상기 제1 ODT 상태와 상기 제2 ODT 상태가 다른 비대칭 ODT인 경우, 상기 장치는 상기 외부 장치로 비대칭 ODT 파라미터 코드를 제공하고, 상기 신호 라인으로 상기 신호가 전송되지 않을 때 상기 ODT 회로를 디세이블시킨다.
본 발명의 실시예들에 따른 장치는, 복수의 신호 핀들, 상기 복수의 신호 핀들 중 신호를 수신하는 신호 핀과 연결되는 신호 라인을 통하여 외부 장치와 연결되고; 상기 신호 라인에 연결되는 온-다이 터미네이션(ODT) 회로, 상기 ODT 회로는 제1 ODT 상태로 설정되고; 상기 ODT 회로의 동작 조건을 설정하기 위한 제1 파라미터 코드 및 제2 파라미터 코드를 저장하도록 구성되는 모드 레지스터, 상기 제1 파라미터 코드는 상기 신호 라인과 연결되는 상기 외부 장치의 제2 ODT 상태가 상기 제1 ODT 상태와 동일한 대칭 ODT일 때 제공되고, 상기 제2 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 다른 비대칭 ODT일 때 제공되고; 및 상기 제1 파라미터 코드를 사용하여 상기 ODT 회로를 제1 동작 조건으로 설정하고, 상기 제2 파라미터 코드를 사용하여 상기 ODT 회로를 제2 동작 조건으로 설정하는 제어 회로를 포함한다.
본 발명의 실시예들에 따른 장치의 현재 동작 조건을 설정하는 방법은, 하나의 동작 파라미터에 대해 제1 동작 조건을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 디폴트로 저장하는 단계; 상기 동작 파라미터에 대해 제2 동작 조건을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 업데이트하는 단계; 상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하는 단계; 및 상기 동작 파라미터에 대한 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하는 단계를 포함한다. 상기 동작 파라미터는 상기 장치의 온-다이 터미네이션(ODT) 회로와 관련되고, 상기 ODT 회로가 제1 ODT 상태로 설정되고 상기 ODT 회로에 연결된 신호 라인과 연결되는 외부 장치가 제2 ODT 상태로 설정될 때, 상기 제1 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 동일한 대칭 ODT일 때 제공되고, 상기 제2 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 다른 비대칭 ODT일 때 제공된다.
본 발명의 실시예들에 따른 온-다이 터미네이션(ODT) 상태를 체크하는 장치는, 제1 핀에 연결되고 제1 ODT 상태로 설정된 제1 ODT 회로를 포함하는 제1 장치; 및 제2 핀에 연결되고 제2 ODT 상태로 설정된 제2 ODT 회로를 포함하는 제2 장치를 포함하고, 상기 제2 핀은 신호 라인을 통해 상기 제1 핀과 연결된다. 상기 제1 ODT 상태와 상기 제2 ODT 상태가 다른 비대칭 ODT인 경우, 상기 신호 라인으로 신호가 전송되지 않을 때 상기 제1 ODT 회로 및 상기 제2 ODT 회로가 디세이블된다.
본 발명에 따르면, 제1 및 제2 장치들은 동작 성능에 따라 비대칭 ODT 상태들로 설정될 수 있다. 제1 장치는 제2 장치의 ODT 상태 정보가 자신의 ODT 상태와 다른 비대칭 ODT 상태일 때 비대칭 ODT 파라미터 코드를 제2 장치의 모드 레지스터에 저장할 수 있다. 제1 장치와 제2 장치 사이에 신호 비-전송 시, 비대칭 ODT 상태 정보 및/또는 비대칭 ODT 파라미터 코드에 기초하여 제1 장치 및 제2 장치의 ODT 회로들이 디세이블될 수 있다. 이에 따라, 신호 라인이 하이-임피던스 상태로 유지됨에 따라, 제1 및 제2 장치들의 동작 성능을 향상시키고 전력 소비를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 ODT 회로들을 포함하는 장치를 설명하는 블록 다이어그램이다.
도 2 및 도 3은 도 1의 ODT 회로들을 개념적으로 설명하는 도면들이다.
도 4는 도 1의 장치의 동작을 설명하는 도면이다.
도 5는 도 2의 ODT 회로들을 설명하는 회로 다이어그램이다.
도 6은 도 1의 ODT 회로들을 개념적으로 설명하는 도면이다.
도 7A 및 도 7B는 도 6의 ODT 회로들을 설명하는 회로 다이어그램들이다.
도 8은 도 1의 ODT 회로들을 개념적으로 설명하는 도면이다.
도 9A 및 도 9B는 도 8의 ODT 회로들을 설명하는 회로 다이어그램들이다.
도 10 및 도 11은 도 8의 ODT 회로들과 연관되는 제2 장치의 동작을 예시적으로 설명하는 도면들이다.
도 12는 도 1의 ODT 회로들을 개념적으로 설명하는 도면이다.
도 13은 도 12의 ODT 회로들을 설명하는 회로 다이어그램이다.
도 14는 본 발명의 실시예들에 따른 모드 레지스터 세트의 일부를 예시하는 도면이다.
도 15는 도 1의 ODT 회로들을 개념적으로 설명하는 도면이다.
도 16은 도 15의 ODT 회로들을 설명하는 회로 다이어그램이다.
도 17은 본 발명의 실시예들에 따른 비대칭 ODT 회로가 적용되는 시스템을 나타내는 블록도이다.
도 1은 본 발명의 실시예들에 따른 ODT 회로들을 포함하는 장치(apparatus)를 설명하는 블록 다이어그램이다.
도 1을 참조하면, 장치(100)는 제1 장치(110) 및 제2 장치(120)를 포함할 수 있다. 장치(100)는 개인용 컴퓨터(Personal Computor, PC) 또는 모바일 전자기기 내에 포함되도록 구현될 수 있다. 모바일 전자기기는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(Personal Digital Assistant), EDA(Enterprise Digital Assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(Portable Multimedia Player), PND(Personal Navigation Device 또는 Portable Navigation Device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(Mobile Internet Device(MID)), 웨어러블 컴퓨터, 사물 인터넷(Internet of Things(IoT)) 장치, 만물 인터넷(Internet of Everything(IoE)) 장치, 또는 드론(drone)으로 구현될 수 있다.
제1 장치(110)는 집적 회로(IC), 시스템 온 칩(System on Chip, SoC), 어플리케이션 프로세서(Application Processor, AP), 모바일 AP, 칩셋(chipset), 또는 칩들의 집합으로 구현될 수 있다. 일 예로서, 제1 장치(110)는 메모리 컨트롤 기능을 수행하는 반도체 장치일 수 있으며, 또한 제1 장치(110)는 어플리케이션 프로세서(AP)에 포함되는 구성일 수 있다. 어플리케이션 프로세서(AP)는 메모리 콘트롤러, 램(RAM), 중앙 처리 유닛(Central Processing Unit, CPU), 그래픽 처리 유닛(Graphics Processing Unit, GPU), 및/또는 모뎀(modem)을 포함할 수 있다.
제2 장치(120)는 휘발성 메모리 장치로 구현될 수 있다. 휘발성 메모리 장치는 RAM(Random Access Memory), DRAM(Dynamic RAM), 또는 SRAM(Static RAM)으로 구현될 수 있으나, 이에 한정되는 것은 아니다. 예시적으로, 제2 장치(120)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR(Low Power Double Data Rate) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, RDRAM(Rambus Dynamic Random Access Memory) 등에 해당할 수 있다. 또는, 제2 장치(120)는 고대역폭 메모리(high bandwidth memory, HBM)로 구현될 수도 있다.
한편, 제2 장치(120)는 불휘발성 메모리 장치로 구현될 수도 있을 것이다. 예시적으로, 제2 장치(120)는 PRAM(Phase change RAM), MRAM(Magnetic RAM) 및 RRAM(Resistive RAM) 등의 저항성 메모리로 구현될 수 있다.
제1 장치(110)와 제2 장치(120) 사이에는 신호 라인(130)을 통해 신호가 전송될 수 있다. 도면의 간결성을 위하여, 제1 장치(110)와 제2 장치(120) 사이에 하나의 신호 라인을 통하여 신호가 전송되는 것으로 도시하고 있으나, 실제로는 복수의 신호 라인들 또는 버스를 통해 전송될 수 있다. 제1 장치(110)와 제2 장치(120) 사이의 신호 라인(들)(130)은 커넥터들을 통하여 연결될 수 있다. 커넥터들은 핀들, 볼들, 신호 라인들, 또는 다른 하드웨어 컴포넌트들로서 구현될 수 있다.
신호 라인(130)으로 전송되는 신호는 예컨대, 클록 신호(CK), 커맨드 신호(CMD) 및/또는 어드레스 신호(ADDR)로 구성될 수 있으며 복수의 신호 라인(들)(130)을 통해 전송될 수 있다. 커맨드 신호(CMD)와 어드레스 호(ADDR)는 커맨드/어드레스(CA) 신호로 지칭될 수도 있다. 제2 장치(120)는 제1 장치(110)로부터 클록 신호(CK), 커맨드 신호(CMD) 및/또는 어드레스 신호(ADDR)를 수신하고, 수신된 클록 신호(CK), 커맨드 신호(CMD) 및/또는 어드레스 신호(ADDR)의 기능에 대응하는 내부 신호를 생성할 수 있다. 제2 장치(120)는 내부 신호에 의해 메모리 셀에 대응하는 로우 및 칼럼을 선택하는 것, 메모리 셀에 데이터를 기입하는 것, 또는 기입된 데이터를 독출하는 것과 같은 메모리 동작을 수행할 수 있다. 제1 장치(110)와 제2 장치(120) 사이에 송수신되는 기입 데이터와 독출 데이터는 도 8에서 데이터 신호(DQ)로서 설명될 것이다.
제1 장치(110)는 호스트(HOST)로부터의 기입/독출 요청에 응답하여 제2 장치(120)에 저장된 데이터를 독출하거나, 또는 제2 장치(120)에 데이터를 기입하도록 제2 장치(120)를 제어할 수 있다. 제1 장치(110)는 제2 장치(120)에 클록 신호(CK), 커맨드 신호(CMD) 및/또는 어드레스 신호(ADDR)를 제공함으로써, 제2 장치(120)에 대한 데이터 기입 및/또는 독출 동작을 제어할 수 있다. 제2 장치(120)가 제1 장치(110)로부터의 클록 신호(CK)를 이용하여 기입 데이터를 수신하는 점에서 클록 신호(CK)는 기입 클록 신호로 지칭될 수 있다.
제1 장치(110)는 신호 라인(130)의 터미네이션 상태를 체크할 수 있다. 제1 장치(110)는 신호 라인(130)의 터미네이션 상태 체크 시에 이용되는 ODT 제어 회로(112)와 신호 라인(130)에 연결된 ODT 회로(114)를 포함할 수 있다. ODT 제어 회로(112)는 제2 장치(120)에게 신호 라인(130)의 ODT 정보를 요청하고, 제2 장치(120)로부터 신호 라인(130)의 ODT 정보를 수신할 수 있다. ODT 제어 회로(112)는 수신된 ODT 정보에 포함된 제2 장치(120)의 ODT 상태와 제1 장치(110)의 ODT 회로(114)에 구현된 자신의 ODT 상태를 체크할 수 있다.
예시적으로, ODT 제어 회로(112)는 제1 장치(110)의 ODT 상태와 제2 장치(120)의 ODT 상태가 동일한지 아니면 다른지를 체크할 수 있다. ODT 제어 회로(112)는 제1 장치(110)의 ODT 상태와 제2 장치(120)의 ODT 상태가 동일하게 풀-업 회로의 저항값으로 또는 풀-다운 회로의 저항값으로 터미네이션되는지를 체크할 수 있다. 또는, ODT 제어 회로(112)는 제1 장치(110)의 ODT 상태와 제2 장치(120)의 ODT 상태가 서로 다르게 제1 장치(110)의 ODT 상태는 풀-업 회로의 저항값으로 터미네이션되고 제2 장치(120)의 ODT 상태는 풀-다운 회로의 저항값으로 터미네이션되는지 또는 제1 장치(110)의 ODT 상태는 풀-다운 회로의 저항값으로 터미네이션되고 제2 장치(120)의 ODT 상태는 풀-업 회로의 저항값으로 터미네이션되는지를 체크할 수 있다.
ODT 제어 회로(112)에서 제1 장치(110)의 ODT 상태와 제2 장치(120)의 ODT 상태가 서로 다르다고 확인되면, 제1 장치(110)는 비대칭 터미네이션 파라미터 코드를 제2 장치(120)로 제공할 수 있다. 비대칭 터미네이션 파라미터 코드는 신호 라인(130)을 통해 제2 장치(120)로 전송될 수 있다. ODT 제어 회로(112)는 제1 장치(110)의 ODT 상태와 제2 장치(120)의 ODT 상태가 서로 다르다는 것에 기초하여 제1 ODT 제어 신호(C1)를 생성하고, 제1 ODT 제어 신호(C1)를 ODT 회로(114)로 제공할 수 있다. ODT 회로(114)는 제1 ODT 제어 신호(C1)에 응답하여 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다.
제2 장치(120)는 모드 레지스터 세트(Mode Register Set, 121, 이하 'MRS'로 칭한다), 제어 회로(122) 및 ODT 회로(124)를 포함할 수 있다. MRS(121)는 제2 장치(120)의 동작 파라미터들, 옵션들, 다양한 기능들, 특성들 그리고 모드들을 셋팅하기 위해 프로그램될 수 있다. MRS(121)는 제2 장치(120)의 동작 조건을 설정하도록 사용되는 다양한 동작 및 제어 파라미터에 대한 파라미터 코드를 저장하는 레지스터를 포함할 수 있다. MRS(121)는 제1 장치(110)로부터 MRS 커맨드가 발행될 때 커맨드/어드레스 신호 라인들로 제공되는 적절한 비트 값들로 구성된 파라미터 코드를 저장할 수 있다. MRS(121)는 제1 장치(110)로부터 커맨드/어드레스 신호 라인들을 통해 전송되는 비대칭 터미네이션 파라미터 코드를 저장할 수 있다. 비대칭 터미네이션 파라미터 코드는 도 14에서 설명될 것이다.
제어 회로(122)는 신호 라인(130)을 통해 클록 신호(CK)를 수신하고 제2 장치(120)의 동작 타이밍을 제어할 수 있다. 제2 장치(120)의 동작 타이밍은 클록 신호(CK) 이외에 제2 장치(120)로 제공되는 신호, 예컨대, 스트로브 신호에 기반하여 제공될 수 있다. 제어 회로(122)는 신호 라인(130)을 통해 수신되는 커맨드 신호(CMD)를 수신하고, 커맨드 신호(CMD)에 대응하여 제2 장치(120) 내에서 다양한 메모리 동작을 수행하도록 하는 제어 신호들을 생성할 수 있다. 제어 회로(122)는 MRS(121)에 의해 저장된 비대칭 터미네이션 파라미터 코드에 기초하여 제2 ODT 제어 신호(C2)를 생성하고 제2 ODT 제어 신호(C2)를 ODT 회로(124)로 제공할 수 있다. ODT 회로(124)는 제2 ODT 제어 신호(C2)에 응답하여 ODT 인에이블 또는 디세이블 동작을 수행할 수 있다.
도 2 및 도 3은 도 1의 ODT 회로들을 개념적으로 설명하는 도면들이다. 이하, 참조 번호에 붙은 첨자(예컨대, 114a의 a, 114b의 b)는 동일한 기능을 하는 다수의 회로를 구분하기 위한 것이다.
도 2를 참조하면, 제1 장치(110)의 송신기(212)와 제2 장치(120)의 수신기(222)는 신호 라인(130)을 통해 서로 연결될 수 있다. 제1 장치(110)는 신호 라인(130)에 연결되는 ODT 회로(114a)를 포함하고, ODT 회로(114a)는 전원 전압(VDDQ) 라인에 연결되는 풀-업 회로로 구성될 수 있다. ODT 회로(114a)는 전원 전압(VDDQ) 라인과 신호 라인(130) 사이에 연결되는 풀-업 저항(RU) 및 풀-업 저항(RU)에 대응하여 배치되는 풀-업 스위치(SU)를 포함할 수 있다. 풀-업 스위치(SU)는 제1 ODT 제어 신호(C1a)에 응답하여 온 또는 오프될 수 있다. 제1 ODT 제어 신호(C1a)에 의해 풀-업 스위치(SU)가 온되면 ODT 회로(114a)는 ODT 인에이블되고, 풀-업 스위치(SU)가 오프되면 ODT 회로(114a)는 ODT 디세이블될 수 있다.
제2 장치(120)는 신호 라인(130)에 연결되는 ODT 회로(124a)를 포함하고, ODT 회로(124a)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성될 수 있다. ODT 회로(124a)는 신호 라인(130)과 접지 전압(VSSQ) 라인 사이에 연결되는 풀-다운 저항(RD) 및 풀-다운 저항(RD)에 대응하여 배치되는 풀-다운 스위치(SD)를 포함할 수 있다. 풀-다운 스위치(SD)는 제2 ODT 제어 신호(C2a)에 응답하여 온 또는 오프될 수 있다. 제2 ODT 제어 신호(C2a)에 의해 풀-다운 스위치(SD)가 온되면 ODT 회로(124a)는 ODT 인에이블되고, 풀-다운 스위치(SD)가 오프되면 ODT 회로(124a)는 ODT 디세이블될 수 있다.
제1 장치(110)의 ODT 회로(114a)는 전원 전압(VDDQ)에 연결되는 풀-업 회로로 구성되는데 반해, 제2 장치(120)의 ODT 회로(124a)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성됨에 따라, 제1 장치(110)는 ODT 상태 체크 동작을 통해 신호 라인(130)이 비대칭 ODT 상태임을 확인할 수 있다.
도 2에서는, 신호 라인(130)으로 신호가 전송되지 않을 때, 풀-업 스위치(SU) 및 풀-다운 스위치(SD)가 오프되어 제1 및 제2 장치들(110, 120)의 ODT 회로들(114a, 124a)이 디세이블된 상태를 보여준다. 이에 따라, 신호 비-전송 시, 신호 라인(130)은 하이-임피던스 상태를 유지할 수 있다.
도 3을 참조하면, 신호 라인(130)을 통해 제1 장치(110)에서 제2 장치(120)로 신호가 전송될 때, 제2 장치(120)의 풀-다운 스위치(SD)가 온되어 ODT 회로(124a)는 ODT 인에이블될 수 있다. ODT 회로(124a)의 풀-다운 저항(RD)은 신호 라인(130)의 터미네이션 저항으로 작용할 수 있다. 이 때, 제1 장치(110)의 ODT 회로(114a)는 ODT 디세이블일 것이다.
도 4는 도 1의 장치(100)의 동작을 설명하는 도면이다.
도 1 내지 도 4를 참조하면, 장치(100)는 초기화 동작(S400)을 수행한 후에 노멀 동작(S402)을 수행할 수 있다. 초기화 동작(S400)은 장치(100)가 파워-업 되면 제1 장치(110)와 제2 장치(120) 사이에 정해진 방식에 따라 초기 설정 동작을 수행할 수 있다. 초기화 동작(S400)에서 제2 장치(120)의 디폴트 동작 파라미터 코드가 MRS(121)에 설정될 수 있다.
초기화 동작(S400)에서, 제1 장치(110)는 제2 장치(120)와 정상적으로 상호 동작할 수 있도록 하기 위하여, 제2 장치(120)의 주파수, 타이밍, 구동, 상세 동작 파라미터 등을 나타내는 코드들을 설정할 수 있다. 예시적으로, 제2 장치(120)가 메모리 장치인 경우, 제1 장치(110)는 제2 장치(120)의 메모리 코어와 연계된 메모리 코어 파라미터 트레이닝 및/또는 메모리 코어를 제외한 나머지 주변 회로들에 대한 주변 회로 파라미터 트레이닝을 수행할 수 있다. 제1 장치(110)는 제2 장치(120)의 메모리 코어 파라미터들 및/또는 주변 회로 파라미터들에 대한 최적의 파라미터 코드를 결정할 수 있다.
초기화 동작(S400)에서 결정된 최적의 파라미터 코드가 제2 장치(120)로 제공되어 MRS(121)에 저장될 수 있다. 제2 장치(120)는 MRS(121)에 저장된 파라미터 코드에 의해 노멀 동작(S402)을 수행할 수 있다. 노멀 동작(S402)은 제1 장치(110)의 제어에 의해 제2 장치(120)에 대한 데이터 기입 및/또는 독출 동작을 수행할 때 제2 장치(120)의 MRS(121)에 저장된 파라미터 코드와 같이 동작하도록 수행될 수 있다.
초기화 동작(S400) 중에, 제1 장치(110)는 제2 장치(120)로 신호 라인(130) 및/또는 데이터 라인(830, 도 8)의 터미네이션 정보를 요청할 수 있다(S410). 예시적으로, 신호 라인(130) 및/또는 데이터 라인(830)에 연결된 제2 장치(120)의 ODT 회로(124a, 124c, 도 8)가 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성될 수 있다. 제2 장치(120)는 제1 장치(110)로 신호 라인(130) 및/또는 데이터 라인(830)의 풀-다운 터미네이션 정보를 제공할 수 있다.
제1 장치(110)는 제2 장치(120)로부터 신호 라인(130) 및/또는 데이터 라인(830)의 풀-다운 터미네이션 정보를 수신할 수 있다(S420). 예시적으로, 신호 라인(130) 및/또는 데이터 라인(830)에 연결된 제1 장치(110)의 ODT 회로(114a)는 전원 전압(VDDQ)에 연결되는 풀-업 회로로 구성될 수 있다. 제1 장치(110)는 자신의 ODT 회로(114a)와 제2 장치(120)의 ODT 회로(124a)가 서로 다른 전압에 연결된 비대칭 ODT 상태임을 확인할 수 있다.
제1 장치(110)는 제2 장치(120)로 비대칭 ODT 파라미터 코드를 전송할 수 있다(S430). 제2 장치(120)는 비대칭 ODT 파라미터 코드를 수신하여 MRS(121)에 저장할 수 있다(S440).
초기화 동작(S400) 후, 노멀 동작(S402)에서 제1 장치(110)와 제2 장치(120) 사이의 데이터 기입 및/또는 독출 동작을 수행하기 위하여 신호 라인(130) 및/또는 데이터 라인(830)을 통하여 클록 신호(CK), 커맨드/어드레스 신호(CA) 및/또는 데이터 신호(DQ)가 전송될 수 있다. 노멀 동작(S402) 중에 신호 라인(130) 및/또는 데이터 라인(830)으로 클록 신호(CK), 커맨드/어드레스 신호(CA) 및/또는 데이터 신호(DQ)가 전송되지 않는 비-전송 시(S450), 제1 장치(110)는 제1 ODT 제어 신호(C1a)를 이용하여 ODT 회로(114a)를 디세이블시키고(S451), 제2 장치(120)는 제2 ODT 제어 신호(C2a)를 이용하여 ODT 회로(124a)를 디세이블시킬 수 있다(S452).
도 5는 도 2의 ODT 회로들을 설명하는 회로 다이어그램이다.
도 2 및 도 5를 참조하면, 제1 장치(110)의 송신기(212)는 신호 라인(130)에 연결되는 풀-업 회로(212U) 및 풀-다운 회로(212D)를 포함할 수 있다. 풀-업 회로(212U)는 전원 전압(VDDQ) 라인과 신호 라인(130)에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(P1~Pn)을 포함할 수 있다. PMOS 트랜지스터들(P1~Pn) 각각은 대응하는 풀-업 드라이브 코드(PU[n:1])에 응답하여 온 또는 오프될 수 있다. 풀-업 드라이브 코드(PU[n:1])의 비트 값 "0"에 대응하는 PMOS 트랜지스터들(P1~Pn)이 온되어 신호 라인(130)은 로직 하이레벨로 구동될 수 있다. 온되는 PMOS 트랜지스터들(P1~Pn)의 수가 많으면 풀-업 회로(212U)의 구동 능력이 증가될 수 있다.
풀-다운 회로(212D)는 신호 라인(130)과 접지 전압(VSSQ) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(N1~Nn)을 포함할 수 있다. NMOS 트랜지스터들(N1~Nn) 각각은 대응하는 풀-다운 드라이브 코드(PD[n:1])에 응답하여 온 또는 오프될 수 있다. 풀-다운 드라이브 코드(PD[n:1])의 비트 값 "1"에 대응하는 NMOS 트랜지스터들(N1~Nn)이 온되어 신호 라인(130)은 로직 로우레벨로 구동될 수 있다. 온되는 NMOS 트랜지스터들(N1~Nn)의 수가 많으면 풀-다운 회로(212D)의 구동 능력이 증가될 수 있다.
제1 장치(110)의 송신기(212)는 풀-업 드라이브 코드(PU[n:1]) 및 풀-다운 드라이브 코드(PD[n:1])에 기초하여 신호 라인(130)으로 신호를 전송할 수 있다. 도 5에서는 풀-업 회로(212U)가 PMOS 트랜지스터들로 구성되고 풀-다운 회로(212D)가 NMOS 트랜지스터들로 구성되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀-업 회로(212U) 및 풀-다운 회로(212D) 각각은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 다른 예로서, 풀-업 회로(212U) 및 풀-다운 회로(212D) 각각은 NMOS 트랜지스터들과 PMOS 트랜지스터들을 함께 포함할 수도 있을 것이다.
제2 장치(120)는 신호 라인(130)으로 전송되는 신호를 수신할 수 있다. 수신기(222)가 신호를 수신할 때, 제2 장치(120)의 ODT 회로(124a)는 신호 라인(130)으로 터미네이션 저항을 제공할 수 있다. ODT 회로(124a)는 신호 라인(130)과 접지 전압(VSSQ) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(ON1~ONn)을 포함할 수 있다. NMOS 트랜지스터들(ON1~ONn) 각각은 대응하는 n 비트들의 제2 ODT 제어 신호(C2a[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(ON1~ONn)의 온/오프 상태에 따른 저항 값이 신호 라인(130)의 터미네이션 저항으로 제공될 수 있다.
송신기(212)가 신호 라인(130)으로 신호를 전송하지 않을 때, 풀-업 드라이브 코드(PU[n:1]) 및 풀-다운 드라이브 코드(PD[n:1])는 제공되지 않는다. 이 때, 풀-업 회로(212U)는 신호 라인(130)의 ODT 회로(114a)로 동작할 수 있다. 신호 비-전송 시, 풀-업 회로(212U)의 PMOS 트랜지스터들(P1~Pn) 모두는 n 비트들의 제1 ODT 제어 신호(C1a[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제1 장치(110)의 ODT 회로(114a)는 디세이블될 수 있다. 그리고, 제2 장치(120)의 ODT 회로(124a)의 NMOS 트랜지스터들(ON1~ONn) 모두도 n 비트들의 제2 ODT 제어 신호(C2a[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제2 장치(120)의 ODT 회로(124a)는 디세이블될 수 있다. 신호 비-전송 시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114a, 124a)이 디세이블됨에 따라, 신호 라인(130)은 하이-임피던스 상태를 유지할 수 있다.
도 6은 도 1의 ODT 회로들을 개념적으로 설명하는 도면이고, 도 7A 및 도 7B는 도 6의 ODT 회로들을 설명하는 회로 다이어그램들이다.
도 6을 참조하면, 제1 장치(110)의 송신기(612)와 제2 장치(120)의 수신기(622)는 신호 라인(130)을 통해 서로 연결될 수 있다. 제1 장치(110)는 신호 라인(130)에 연결되는 ODT 회로(114b)를 포함하고, ODT 회로(114b)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성될 수 있다. ODT 회로(114b)는 접지 전압(VSSQ) 라인과 신호 라인(130) 사이에 연결되는 풀-다운 저항(RD) 및 풀-다운 저항(RD)에 대응하여 배치되는 풀-다운 스위치(SD)를 포함할 수 있다. 풀-다운 스위치(SD)는 제1 ODT 제어 신호(C1b)에 응답하여 온 또는 오프될 수 있다. 제1 ODT 제어 신호(C1b)에 의해 풀-다운 스위치(SD)가 온되면 ODT 회로(114b)는 ODT 인에이블되고, 풀-다운 스위치(SD)가 오프되면 ODT 회로(114b)는 ODT 디세이블될 수 있다.
제2 장치(120)는 신호 라인(130)에 연결되는 ODT 회로(124b)를 포함하고, ODT 회로(124b)는 전원 전압(VDDQ) 라인에 연결되는 풀-업 회로로 구성될 수 있다. ODT 회로(124b)는 전원 전압(VDDQ) 라인과 신호 라인(130) 라인 사이에 연결되는 풀-업 저항(RU) 및 풀-업 저항(RU)에 대응하여 배치되는 풀-업 스위치(SU)를 포함할 수 있다. 풀-업 스위치(SU)는 제2 ODT 제어 신호(C2b)에 응답하여 온 또는 오프될 수 있다. 제2 ODT 제어 신호(C2b)에 의해 풀-업 스위치(SU)가 온되면 ODT 회로(124b)는 ODT 인에이블되고, 풀-업 스위치(SU)가 오프되면 ODT 회로(124b)는 ODT 디세이블될 수 있다.
제1 장치(110)의 ODT 회로(114b)는 접지 전압(VSSQ)에 연결되는 풀-다운 회로로 구성되는데 반해, 제2 장치(120)의 ODT 회로(124b)는 전원 전압(VDDQ) 라인에 연결되는 풀-다운 회로로 구성됨에 따라, 제1 장치(110)는 ODT 상태 체크 동작을 통해 신호 라인(130)이 비대칭 ODT 상태임을 확인할 수 있다.
도 6에서는, 신호 라인(130)으로 신호가 전송되지 않을 때, 풀-다운 스위치(SD) 및 풀-업 스위치(SU)가 오프되어 제1 및 제2 장치들(110, 120)의 ODT 회로들(114b, 124b)이 디세이블된 상태를 보여준다. 이에 따라, 신호 비-전송 시, 신호 라인(130)은 하이-임피던스 상태를 유지할 수 있다.
도 6 및 도 7a를 참조하면, 제1 장치(110)의 송신기(612)는 신호 라인(130)에 연결되는 풀-업 회로(612U) 및 풀-다운 회로(612D)를 포함할 수 있다. 풀-업 회로(612U)는 전원 전압(VDDQ) 라인과 신호 라인(130)에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(P1~Pn)을 포함할 수 있다. PMOS 트랜지스터들(P1~Pn) 각각은 대응하는 풀-업 드라이브 코드(PU[n:1])에 응답하여 온 또는 오프될 수 있다.
풀-다운 회로(612D)는 신호 라인(130)과 접지 전압(VSSQ) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(N1~Nn)을 포함할 수 있다. NMOS 트랜지스터들(N1~Nn) 각각은 대응하는 풀-다운 드라이브 코드(PD[n:1])에 응답하여 온 또는 오프될 수 있다. 풀-다운 드라이브 코드(PD[n:1])의 비트 값 "1"에 대응하는 NMOS 트랜지스터들(N1~Nn)이 온되어 신호 라인(130)은 로직 로우레벨로 구동될 수 있다.
제1 장치(110)의 송신기(612)는 풀-업 드라이브 코드(PU[n:1]) 및 풀-다운 드라이브 코드(PD[n:1])에 기초하여 신호 라인(130)으로 신호를 전송할 수 있다. 제2 장치(120)는 신호 라인(130)으로 전송되는 신호를 수신할 수 있다. 제2 장치(120)의 수신기(622)가 신호를 수신할 때, 제2 장치(120)의 ODT 회로(124b)는 신호 라인(130)으로 터미네이션 저항을 제공할 수 있다. ODT 회로(124b)는 전원 전압(VDDQ) 라인과 신호 라인(130) 사이에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(OP1~OPn)을 포함할 수 있다. PMOS 트랜지스터들(OP1~OPn) 각각은 대응하는 n 비트들의 제2 ODT 제어 신호(C2b[n:1])에 응답하여 온 또는 오프될 수 있다. PMOS 트랜지스터들(OP1~OPn)의 온/오프 상태에 따른 저항 값이 신호 라인(130)의 터미네이션 저항으로 제공될 수 있다.
송신기(612)가 신호 라인(130)으로 신호를 전송하지 않을 때, 풀-업 드라이브 코드(PU[n:1]) 및 풀-다운 드라이브 코드(PD[n:1])는 제공되지 않는다. 이 때, 풀-다운 회로(612D)는 신호 라인(130)의 ODT 회로(114b)로 동작할 수 있다. 신호 비-전송 시, 풀-다운 회로(612U)의 NMOS 트랜지스터들(N1~Nn) 모두는 n 비트들의 제1 ODT 제어 신호(C1b[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제1 장치(110)의 ODT 회로(114b)는 디세이블될 수 있다. 그리고, 제2 장치(120)의 ODT 회로(124b)의 PMOS 트랜지스터들(OP1~OPn) 모두도 n 비트들의 제2 ODT 제어 신호(C2b[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제2 장치(120)의 ODT 회로(124b)는 디세이블될 수 있다. 신호 비-전송 시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114b, 124b)이 디세이블됨에 따라, 신호 라인(130)은 하이-임피던스 상태를 유지할 수 있다.
도 7b를 참조하면, 제2 장치(120)는 도 7a와 비교하여, ODT 회로(124b)가 전원 전압(VDDQ) 라인과 신호 라인(130) 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(ON1~ONn)을 포함한다는 점에서 차이가 있다. 이하, 제1 장치(110)에 관해 도 7과 중복되는 설명은 생략한다.
제2 장치(120)의 수신기(622)가 신호 라인(130)을 통해 신호를 수신할 때, 제2 ODT 회로(124b)의 NMOS 트랜지스터들(ON1~ONn) 각각은 대응하는 n 비트들의 제2 ODT 제어 신호(C2b[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(ON1~ONn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
신호 라인(130)으로 신호가 전송되지 않을 때, 제2 ODT 회로(124b)의 NMOS 트랜지스터들(ON1~ONn) 모두는 n 비트들의 제2 ODT 제어 신호(C2b[n:1])에 응답하여 오프되고, 제2 ODT 회로(124b)는 디세이블될 수 있다. 그리고 제1 장치(110)의 ODT 회로(114b)로 동작하는 풀-다운 회로(612U)의 NMOS 트랜지스터들(N1~Nn) 모두도 n 비트들의 제1 ODT 제어 신호(C1b[n:1])에 응답하여 오프되고, ODT 회로(114b)는 디세이블될 수 있다. 비-전송 시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114b, 124b)이 디세이블됨에 따라, 신호 라인(130)은 하이-임피던스 상태를 유지할 수 있다.
도 8은 도 1의 ODT 회로들을 개념적으로 설명하는 도면이고, 도 9A 및 도 9B는 도 8의 ODT 회로들을 설명하는 회로 다이어그램들이다.
도 8을 참조하면, 제1 장치(110)와 제2 장치(120)는 데이터 신호(DQ)를 전송하는 데이터 라인(830)을 통해 서로 연결될 수 있다. 제1 장치(110)는 제1 핀(810)을 통해 데이터 신호(DQ)를 송수신하고, 제2 장치(120)는 제2 핀(820)을 통해 데이터 신호(DQ)를 송수신할 수 있다. 예를 들어, 데이터 신호(DQ)는 복수의 데이터 신호 라인들을 통해 전송될 수 있다. 이 경우, 제1 핀(810) 및 제2 핀(820)은 복수의 데이터 신호들에 대응하는 복수개의 핀들을 포함할 수 있다.
제1 장치(110)는 제1 핀(810)을 통해 제2 장치(120)로부터 데이터 신호(DQ)를 수신하는 수신기(812)와 제2 장치(120)로 데이터 신호(DQ)를 전송하는 송신기(814)를 포함할 수 있다. 수신기(812)는 제1 장치(110)의 데이터 입력 버퍼로서 기능하고, 송신기(814)는 제1 장치(110)의 데이터 출력 버퍼로서 기능할 수 있다.
제1 장치(110)는 제1 핀(810) 및 데이터 라인(830)에 연결되는 ODT 회로(114c)를 포함하고, ODT 회로(114c)는 전원 전압(VDDQ) 라인에 연결되는 풀-업 회로로 구성될 수 있다. ODT 회로(114c)는 전원 전압(VDDQ) 라인과 데이터 라인(830) 사이에 연결되는 풀-업 저항(RU) 및 풀-업 저항(RU)에 대응하여 배치되는 풀-업 스위치(SU)를 포함할 수 있다. 풀-업 스위치(SU)는 제1 ODT 제어 신호(C1c)에 응답하여 온 또는 오프될 수 있다. 제1 ODT 제어 신호(C1c)에 의해 풀-업 스위치(SU)가 온되면 ODT 회로(114c)는 ODT 인에이블되고, 풀-업 스위치(SU)가 오프되면 ODT 회로(114c)는 ODT 디세이블될 수 있다.
제2 장치(120)는 제2 핀(820)을 통해 제1 장치(110)로부터 데이터 신호(DQ)를 수신하는 수신기(822)와 제1 장치(110)로 데이터 신호(DQ)를 전송하는 송신기(824)를 포함할 수 있다. 수신기(822)는 제2 장치(120)의 데이터 입력 버퍼로서 기능하고, 송신기(824)는 제2 장치(120)의 데이터 출력 버퍼로서 기능할 수 있다.
제2 장치(120)는 제2 핀(820) 및 데이터 라인(830)에 연결되는 ODT 회로(124c)를 포함하고, ODT 회로(124c)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성될 수 있다. ODT 회로(124c)는 데이터 라인(830)과 접지 전압(VSSQ) 라인 사이에 연결되는 풀-다운 저항(RD) 및 풀-다운 저항(RD)에 대응하여 배치되는 풀-다운 스위치(SD)를 포함할 수 있다. 풀-다운 스위치(SD)는 제2 ODT 제어 신호(C2c)에 응답하여 온 또는 오프될 수 있다. 제2 ODT 제어 신호(C2c)에 의해 풀-다운 스위치(SD)가 온되면 ODT 회로(124c)는 ODT 인에이블되고, 풀-다운 스위치(SD)가 오프되면 ODT 회로(124c)는 ODT 디세이블될 수 있다.
제1 장치(110)의 ODT 회로(114c)는 전원 전압(VDDQ)에 연결되는 풀-업 회로로 구성되는데 반해, 제2 장치(120)의 ODT 회로(124c)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성됨에 따라, 제1 장치(110)는 도 4에서 설명된 ODT 상태 체크 동작을 통해 데이터 라인(830)이 비대칭 ODT 상태임을 확인할 수 있다.
도8에서는, 데이터 라인(830)으로 데이터 신호(DQ)가 전송되지 않을 때, 풀-업 스위치(SU) 및 풀-다운 스위치(SD)가 오프되어 제1 및 제2 장치들(110, 120)의 ODT 회로들(114c, 124c)이 디세이블된 상태를 보여준다. 이에 따라, 데이터 비-전송 시, 데이터 라인(830)은 하이-임피던스 상태를 유지할 수 있다.
도 8 및 도 9a를 참조하면, 제1 장치(110)의 송신기(814)는 제1 핀(810) 및 데이터 라인(830)에 연결되는 풀-업 회로(814U) 및 풀-다운 회로(814D)를 포함할 수 있다. 풀-업 회로(814U)는 전원 전압(VDDQ) 라인과 데이터 라인(830)에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(P1~Pn)을 포함할 수 있다. PMOS 트랜지스터들(P1~Pn) 각각은 대응하는 제1 풀-업 드라이브 코드(PU1[n:1])에 응답하여 온 또는 오프될 수 있다. 제1 풀-업 드라이브 코드(PU1[n:1])의 비트 값 "0"에 대응하는 PMOS 트랜지스터들(P1~Pn)이 온되어 데이터 라인(830)은 로직 하이레벨로 구동될 수 있다. 온되는 PMOS 트랜지스터들(P1~Pn)의 수가 많으면 풀-업 회로(814U)의 구동 능력이 증가될 수 있다.
풀-다운 회로(814D)는 데이터 라인(830)과 접지 전압(VSSQ) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(N1~Nn)을 포함할 수 있다. NMOS 트랜지스터들(N1~Nn) 각각은 대응하는 제1 풀-다운 드라이브 코드(PD1[n:1])에 응답하여 온 또는 오프될 수 있다. 제1 풀-다운 드라이브 코드(PD1[n:1])의 비트 값 "1"에 대응하는 NMOS 트랜지스터들(N1~Nn)이 온되어 신호 라인(130)은 로직 로우레벨로 구동될 수 있다. 온되는 NMOS 트랜지스터들(N1~Nn)의 수가 많으면 풀-다운 회로(814D)의 구동 능력이 증가될 수 있다.
제1 장치(110)의 송신기(814)는 제1 풀-업 드라이브 코드(PU1[n:1]) 및 제2 풀-다운 드라이브 코드(PD1[n:1])에 기초하여 데이터 라인(830)으로 데이터 신호(DQ)를 전송할 수 있다. 도 9A에서는 풀-업 회로(814U)가 PMOS 트랜지스터들로 구성되고 풀-다운 회로(814D)가 NMOS 트랜지스터들로 구성되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀-업 회로(814U) 및 풀-다운 회로(814D) 각각은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 다른 예로서, 풀-업 회로(814U) 및 풀-다운 회로(814D) 각각은 NMOS 트랜지스터들과 PMOS 트랜지스터들을 함께 포함할 수도 있을 것이다.
제1 장치(110)는 데이터 라인(830)으로 전송되는 데이터 신호(DQ)를 제1 핀(810)을 통해 수신할 수 있다. 이 때, 제1 풀-업 드라이브 코드(PU1[n:1]) 및 제1 풀-다운 드라이브 코드(PD1[n:1])는 제공되지 않는다. 제1 장치(110)의 수신기(812)가 데이터 신호(DQ)를 수신할 때, 제1 장치(110)의 송신기(814)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다. 송신기(814)의 풀-업 회로(814U)는 데이터 라인(830)의 ODT 회로(114c)로 동작할 수 있다. 풀-업 회로(814U)의 PMOS 트랜지스터들(P1~Pn) 각각은 대응하는 n 비트들의 제1 ODT 제어 신호(C1c[n:1])에 응답하여 온 또는 오프될 수 있다. PMOS 트랜지스터들(P1~Pn)의 온/오프 상태에 따른 터미네이션 저항 값이 데이터 라인(830)으로 제공될 수 있다.
제2 장치(120)의 송신기(824)는 데이터 라인(830) 및 제2 핀(820)에 연결되는 풀-업 회로(824U) 및 풀-다운 회로(824D)를 포함할 수 있다. 풀-업 회로(824U)는 전원 전압(VDDQ) 라인과 데이터 라인(830)에 연결되고 병렬하게 배치되는 다수개의 PMOS 트랜지스터들(UP1~UPn)을 포함할 수 있다. PMOS 트랜지스터들(UP1~UPn) 각각은 대응하는 제2 풀-업 드라이브 코드(PU2[n:1])에 응답하여 온 또는 오프될 수 있다. 제2 풀-업 드라이브 코드(PU2[n:1])의 비트 값 "0"에 대응하는 PMOS 트랜지스터들(UP1~UPn)이 온되어 데이터 라인(830)은 로직 하이레벨로 구동될 수 있다. 온되는 PMOS 트랜지스터들(UP1~UPn)의 수가 많으면 풀-업 회로(824U)의 구동 능력이 증가될 수 있다.
풀-다운 회로(824D)는 데이터 라인(830)과 접지 전압(VSSQ) 라인 사이에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(DN1~DNn)을 포함할 수 있다. NMOS 트랜지스터들(DN1~DNn) 각각은 대응하는 제2 풀-다운 드라이브 코드(PD2[n:1])에 응답하여 온 또는 오프될 수 있다. 제2 풀-다운 드라이브 코드(PD2[n:1])의 비트 값 "1"에 대응하는 NMOS 트랜지스터들(DN1~DNn)이 온되어 데이터 라인(830)은 로직 로우레벨로 구동될 수 있다. 온되는 NMOS 트랜지스터들(DN1~DNn)의 수가 많으면 풀-다운 회로(824D)의 구동 능력이 증가될 수 있다.
제2 장치(120)의 송신기(824)는 제2 풀-업 드라이브 코드(PU2[n:1]) 및 제2 풀-다운 드라이브 코드(PD2[n:1])에 기초하여 데이터 라인(830)으로 데이터 신호(DQ)를 전송할 수 있다. 도 9a에서는 풀-업 회로(824U)가 PMOS 트랜지스터들로 구성되고 풀-다운 회로(824D)가 NMOS 트랜지스터들로 구성되는 것으로 도시되었으나, 본 발명의 실시예는 이에 국한될 필요가 없다. 일 예로서, 풀-업 회로(824U) 및 풀-다운 회로(824D) 각각은 NMOS 트랜지스터들 또는 PMOS 트랜지스터들로 구성될 수 있다. 다른 예로서, 풀-업 회로(824U) 및 풀-다운 회로(824D) 각각은 NMOS 트랜지스터들과 PMOS 트랜지스터들을 함께 포함할 수도 있을 것이다.
제2 장치(120)는 데이터 라인(830)으로 전송되는 데이터 신호(DQ)를 제2 핀(820)을 통해 수신할 수 있다. 이 때, 제2 풀-업 드라이브 코드(PU2[n:1]) 및 제2 풀-다운 드라이브 코드(PD2[n:1])는 제공되지 않는다. 제2 장치(120)의 수신기(822)가 데이터 신호(DQ)를 수신할 때, 제2 장치(120)의 송신기(824)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다. 송신기(824)의 풀-다운 회로(824D)는 데이터 라인(830)의 ODT 회로(124c)로 동작할 수 있다. 풀-다운 회로(824D)의 NMOS 트랜지스터들(DN1~DNn) 각각은 대응하는 n 비트들의 제2 ODT 제어 신호(C2c[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(DN1~DNn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
데이터 라인(830)으로 데이터 신호(DQ)가 전송되지 않을 때, 제1 장치(110)의 풀-업 회로(814U)의 PMOS 트랜지스터들(P1~Pn) 모두는 n 비트들의 제1 ODT 제어 신호(C1c[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제1 장치(110)의 ODT 회로(114c)는 디세이블될 수 있다. 그리고, 제2 장치(120)의 ODT 회로(124c)의 풀-다운 회로(824D)의 NMOS 트랜지스터들(DN1~DNn) 모두도 n 비트들의 제2 ODT 제어 신호(C2c[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제2 장치(120)의 ODT 회로(124c)는 디세이블될 수 있다. 비-전송 시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114c, 124c)이 디세이블됨에 따라, 데이터 라인(830)은 하이-임피던스 상태를 유지할 수 있다.
도 8 및 도 9b를 참조하면, 제2 장치(120)는 도 9a와 비교하여, 풀-업 회로(824U)는 전원 전압(VDDQ) 라인과 데이터 라인(830)에 연결되고 병렬하게 배치되는 다수개의 NMOS 트랜지스터들(UN1~UNn)을 포함한다는 점에서 차이가 있다. 이하, 제1 및 제2 장치들(110, 120)에 관해 도 9a와 중복되는 설명은 생략한다.
데이터 라인(830)으로 데이터 신호(DQ)가 전송되지 않을 때, 제1 장치(110)의 ODT 회로(114c)로 동작하는 풀-업 회로(814U)의 PMOS 트랜지스터들(P1~Pn) 모두는 n 비트들의 제1 ODT 제어 신호(C1c[n:1])에 응답하여 오프되고, 제1 ODT 회로(114c)는 디세이블될 수 있다. 제2 장치(120)의 ODT 회로(124c)로 동작하는 풀-업 회로(824U)의 NMOS 트랜지스터들(UN1~UNn) 모두도 n 비트들의 제2 ODT 제어 신호(C2c[n:1])에 응답하여 오프되고, ODT 회로(124c)는 디세이블될 수 있다. 이에 따라, 데이터 비-전송 시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114c, 124c)이 디세이블됨에 따라, 데이터 라인(830)은 하이-임피던스 상태를 유지할 수 있다.
도 10 및 도 11은 도 8의 ODT 회로들과 연관되는 제2 장치(120)의 동작을 예시적으로 설명하는 도면들이다. 도 10은 제2 장치(120)에 대한 독출 동작을 설명하고, 도 11은 제2 장치(120)에 대한 기입 동작을 설명하는 도면이다. 도 10 및 도 11에서 설명되는 타이밍 다이어그램들에서 가로 축과 세로 축은 시간과 전압 레벨을 각각 나타내고, 반드시 일정한 비율로 도시된 것은 아니라는 것을 밝혀둔다.
도 1, 도 8 및 도 10을 참조하면, T1 시점에서, 제1 장치(110)는 제2 장치(120)에 대한 독출 동작을 위하여, 독출 커맨드(RD)를 발행하여 신호 라인(130, 도 1)을 통해 제2 장치(120)로 제공할 수 있다. 제2 장치(120)는 독출 커맨드(RD)를 수신하고, 제어 회로(122)는 독출 커맨드(RD)에 대응하여 제2 장치(120) 내에서 다양한 메모리 동작을 수행하도록 하는 제어 신호들을 생성할 수 있다. 이 때, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114c, 124c)은 디세이블 상태이다. 이에 따라, 제1 장치(110)의 제1 핀(810) 및 제2 장치(120)의 제2 핀(820)은 하이-임피던스 상태(Hi-Z)로 설정될 수 있다. 독출 커맨드(RD)에 따른 데이터 신호(DQ)가 데이터 라인(830)으로 전송되기 전에, 제1 핀(810) 및 제2 핀(820) 사이의 데이터 라인(830)은 하이-임피던스 상태(Hi-Z)를 유지할 수 있다.
T2 시점에서, 제1 장치(110)는 제2 장치(120)로부터 독출 커맨드(RD)에 따른 데이터 신호(DQ)를 수신하기 위하여, ODT 회로(114c)를 인에이블시킬 수 있다. 이에 따라, 제1 장치(110)의 제1 핀(810)은 하이-임피던스 상태(Hi-Z)에서 예컨대, 전원 전압(VDDQ) 레벨로 변동되고 ODT 회로(114c)의 터미네이션 저항이 제공될 수 있다.
T3 시점에서부터 T4 시점까지, 제2 장치(120)는 제2 핀(820)으로 독출 커맨드(RD)에 따른 데이터 신호(DQ)를 출력하기 전에 독출 프리앰블 길이에 해당하는 구간 동안, 예컨대 로직 로우 레벨을 갖는 데이터 신호(DQ)를 프리 구동할 수 있다.
T4 시점에서부터 T6 시점까지, 제2 장치(120)는 독출 커맨드(RD)에 따른 데이터 신호(DQ)를 제2 핀(820) 및 데이터 라인(830)으로 전송할 수 있다. T5 시점에서, 제1 장치(110)는 데이터 라인(830)으로 전송된 제2 장치(120)의 데이터 신호(DQ)를 제1 핀(810)을 통해 수신할 수 있다.
T6 시점에서, 제2 장치(120)는 독출 커맨드(RD)에 따른 데이터 신호(DQ) 전송을 완료할 수 있다. 제2 장치(120)의 ODT 회로(124c)의 디세이블 상태에 의해 제2 핀(820)은 하이-임피던스 상태(Hi-Z)로 변동될 수 있다.
T7 시점에서, 제1 장치(110)는 제2 장치(120)로부터 독출 커맨드(RD)에 따른 데이터 신호(DQ) 수신을 완료하고 ODT 회로(114c)를 디세이블시킬 수 있다. 제1 장치(110)의 제1 핀(810)은 하이-임피던스 상태(Hi-Z)로 변동될 수 있다. 독출 커맨드(RD)에 따른 데이터 신호(DQ) 전송이 완료되면, 제1 핀(810) 및 제2 핀(820) 사이의 데이터 라인(830)은 하이-임피던스 상태(Hi-Z)를 유지할 수 있다.
도 1, 도 8 및 도 11을 참조하면, Ta 시점에서, 제1 장치(110)는 제2 장치(120)에 대한 기입 동작을 위하여, 기입 커맨드(WR)를 발행하여 신호 라인(130, 도 1)을 통해 제2 장치(120)로 제공할 수 있다. 제2 장치(120)는 기입 커맨드(WR)를 수신하고, 제어 회로(122)는 기입 커맨드(WR)에 대응하여 제2 장치(120) 내에서 다양한 메모리 동작을 수행하도록 하는 제어 신호들을 생성할 수 있다. 이 때, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114c, 124c)은 디세이블 상태이다. 이에 따라, 제1 장치(110)의 제1 핀(810) 및 제2 장치(120)의 제2 핀(820)은 하이-임피던스 상태(Hi-Z)로 설정될 수 있다. 기입 커맨드(WR)에 따른 데이터 신호(DQ)가 데이터 라인(830)으로 전송되기 전에, 제1 핀(810) 및 제2 핀(820) 사이의 데이터 라인(830)은 하이-임피던스 상태(Hi-Z)를 유지할 수 있다.
Tb 시점에서, 제2 장치(120)는 제1 장치(110)로부터 기입 커맨드(WR)에 따른 데이터 신호(DQ)를 수신하기 위하여, ODT 회로(124c)를 인에이블시킬 수 있다. 이에 따라, 제2 장치(120)의 제2 핀(820)은 하이-임피던스 상태(Hi-Z)에서 예컨대, 접지 전압(VSSQ) 레벨로 변동되고 ODT 회로(124c)의 터미네이션 저항이 제공될 수 있다.
Tc 시점에서, 제1 장치(110)는 기입 커맨드(WR)에 따른 데이터 신호(DQ)를 제1 핀(810) 및 데이터 라인(830)으로 전송할 수 있다. Td 시점에서, 제2 장치(120)는 데이터 라인(830)으로 전송된 제1 장치(110)의 데이터 신호(DQ)를 제2 핀(820)을 통해 수신할 수 있다.
Te 시점에서, 제1 장치(110)는 기입 커맨드(WR)에 따른 데이터 신호(DQ) 전송을 완료할 수 있다. 제1 장치(110)의 ODT 회로(114c)의 디세이블 상태에 의해 제1 핀(810)은 하이-임피던스 상태(Hi-Z)로 변동될 수 있다.
Tf 시점에서, 제2 장치(120)는 제1 장치(110)로부터 기입 커맨드(WR)에 따른 데이터 신호(DQ) 수신을 완료하고 ODT 회로(124c)를 디세이블시킬 수 있다. 제2 장치(120)의 제2 핀(820)은 하이-임피던스 상태(Hi-Z)로 변동될 수 있다. 기입 커맨드(WR)에 따른 데이터 신호(DQ) 전송이 완료되면, 제1 핀(810) 및 제2 핀(820) 사이의 데이터 라인(830)은 하이-임피던스 상태(Hi-Z)를 유지할 수 있다.
도 12는 도 1의 ODT 회로들을 개념적으로 설명하는 도면이고, 도 13은 도 12의 ODT 회로들을 설명하는 회로 다이어그램이다. 도 12는 도 8과 비교하여, 제1 장치(110)의 ODT 회로(114d)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성되고 제2 장치(120)의 ODT 회로(124d)는 전원 전압(VDDQ)에 연결되는 풀-업 회로로 구성된다는 점에서 차이가 있다. 이하, 제1 및 제2 장치들(110, 120)에 관해 도 8 및 도 9a와 중복되는 설명은 생략한다.
도 12를 참조하면, 제1 장치(110)의 ODT 회로(114d)는 데이터 라인(830)과 접지 전압(VSSQ) 라인 사이에 연결되는 풀-다운 저항(RD) 및 풀-다운 저항(RD)에 대응하여 배치되는 풀-다운 스위치(SD)를 포함할 수 있다. 풀-다운 스위치(SD)는 제1 ODT 제어 신호(C1d)에 응답하여 온 또는 오프될 수 있다. 제1 ODT 제어 신호(C1d)에 의해 풀-다운 스위치(SD)가 온되면 ODT 회로(114d)는 ODT 인에이블되고, 풀-다운 스위치(SD)가 오프되면 ODT 회로(114d)는 ODT 디세이블될 수 있다.
제2 장치(120)의 ODT 회로(124d)는 전원 전압(VDDQ) 라인과 데이터 라인(830) 사이에 연결되는 풀-업 저항(RU) 및 풀-업 저항(RU)에 대응하여 배치되는 풀-업 스위치(SU)를 포함할 수 있다. 풀-업 스위치(SU)는 제2 ODT 제어 신호(C2d)에 응답하여 온 또는 오프될 수 있다. 제2 ODT 제어 신호(C2d)에 의해 풀-업 스위치(SU)가 온되면 ODT 회로(124d)는 ODT 인에이블되고, 풀-업 스위치(SU)가 오프되면 ODT 회로(124d)는 ODT 디세이블될 수 있다.
제1 장치(110)의 ODT 회로(114d)는 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로로 구성되는데 반해, 제2 장치(120)의 ODT 회로(124d)는 전원 전압(VDDQ)에 연결되는 풀-업 회로로 구성됨에 따라, 제1 장치(110)는 도 4에서 설명된 ODT 상태 체크 동작을 통해 데이터 라인(830)이 비대칭 ODT 상태임을 확인할 수 있다.
도 12에서는, 데이터 라인(830)으로 데이터 신호(DQ)가 전송되지 않을 때, 풀-업 스위치(SU) 및 풀-다운 스위치(SD)가 오프되어 제1 및 제2 장치들(110, 120)의 ODT 회로들(114d, 124d)이 디세이블된 상태를 보여준다. 이에 따라, 데이터 비-전송 시, 데이터 라인(830)은 하이-임피던스 상태를 유지할 수 있다.
도 12 및 도 13을 참조하면, 제1 장치(110)의 송신기(814)는 제1 풀-업 드라이브 코드(PU1[n:1]) 및 제2 풀-다운 드라이브 코드(PD1[n:1])에 기초하여 데이터 신호(DQ)를 생성하고, 데이터 신호(DQ)를 데이터 라인(830)을 통해 제2 장치(120)로 전송할 수 있다. 제2 장치(120)의 수신기(822)는 제2 핀(820)을 통해 데이터 신호(DQ)를 수신할 수 있다. 제2 장치(120)의 수신기(822)가 데이터 신호(DQ)를 수신할 때, 제2 장치(120)의 송신기(824)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다. 송신기(824)의 풀-업 회로(824U)는 데이터 라인(830)의 ODT 회로(124d)로 동작할 수 있다. 풀-업 회로(824U)의 PMOS 트랜지스터들(UP1~UPn) 각각은 대응하는 n 비트들의 제2 ODT 제어 신호(C2d[n:1])에 응답하여 온 또는 오프될 수 있다. PMOS 트랜지스터들(UP1~UPn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
제2 장치(120)의 송신기(824)는 제2 풀-업 드라이브 코드(PU2[n:1]) 및 제2 풀-다운 드라이브 코드(PD2[n:1])에 기초하여 데이터 신호(DQ)를 생성하고, 데이터 신호(DQ)를 데이터 라인(830)을 통해 제1 장치(110)로 전송할 수 있다. 제1 장치(110)의 수신기(812)는 제1 핀(810)을 통해 데이터 신호(DQ)를 수신할 수 있다. 제1 장치(110)의 수신기(812)가 데이터 신호(DQ)를 수신할 때, 제1 장치(110)의 송신기(814)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다. 송신기(814)의 풀-다운 회로(814D)는 데이터 라인(830)의 ODT 회로(114d)로 동작할 수 있다. 풀-다운 회로(814D)의 NMOS 트랜지스터들(N1~Nn) 각각은 대응하는 n 비트들의 제1 ODT 제어 신호(C1d[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(N1~Nn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
제1 장치(110) 및 제2 장치(120) 사이의 데이터 라인(830)으로 데이터 신호(DQ)가 전송되지 않을 때, 제1 장치(110)의 송신기(814)의 풀-다운 회로(814D)의 NMOS 트랜지스터들(N1~Nn) 모두는 n 비트들의 제1 ODT 제어 신호(C1d[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제1 장치(110)의 ODT 회로(114d)는 디세이블될 수 있다. 그리고, 제2 장치(120)의 송신기(824)의 풀-업 회로(824U)의 PMOS 트랜지스터들(UP1~UPn) 모두도 n 비트들의 제2 ODT 제어 신호(C2d[n:1])에 응답하여 오프될 수 있다. 이에 따라, 제2 장치(120)의 ODT 회로(124d)도 디세이블될 수 있다. 데이터 비-전송시, 제1 및 제2 장치들(110, 120)의 ODT 회로들(114d, 124d)이 디세이블됨에 따라, 데이터 라인(830)은 하이-임피던스 상태를 유지할 수 있다.
도 14는 본 발명의 실시예들에 따른 모드 레지스터 세트(MRS, 121)의 일부를 예시하는 도면이다.
도 1, 도 8 및 도 14를 참조하면, MRS(121)는 제1 모드 레지스터(1410) 및 제2 모드 레지스터(1420)를 포함할 수 있다. 제1 및 제2 모드 레지스터들(1410, 1420)은 각각의 모드 레지스터 주소에 의해 식별될 수 있다. 제1 모드 레지스터(1410)는 제1 모드 레지스터 주소(MR1)에 의해 식별되고, 제2 모드 레지스터(1420)는 제2 모드 레지스터 주소(MR2)에 의해 식별될 수 있다. 제1 및 제2 모드 레지스터들(1410, 1420)은 ODT 파라미터 코드를 저장할 수 있다.
제1 모드 레지스터(1410)는 OP0 레지스터의 셋팅에 기초하여 신호(예컨대, 클록 신호(CK, WCK) 또는 커맨드/어드레스 신호(CA))에 대한 ODT 파라미터 코드를 저장할 수 있다. 제1 모드 레지스터(1410)는 OP0 레지스터의 셋팅에 의해 신호가 대칭 ODT상태에 있는지 비대칭 ODT 상태에 있는지를 나타낼 수 있다.
제2 모드 레지스터(1420)는 OP1 레지스터의 셋팅에 기초하여 데이터 신호(DQ)에 대한 ODT 파라미터 코드를 저장할 수 있다. 제2 모드 레지스터(1420)는 OP1 레지스터의 셋팅에 의해 데이터 신호(DQ)가 대칭 ODT상태에 있는지 비대칭 ODT 상태에 있는지를 나타낼 수 있다.
도 15는 도 1의 ODT 회로들을 개념적으로 설명하는 도면이고, 도 16은 도 15의 ODT 회로들을 설명하는 회로 다이어그램이다. 도 15는 도 8과 비교하여, 제1 장치(110)는 전원 전압(VDDQ)에 연결되는 제1 ODT 회로(114e) 및 접지 전압(VSSQ) 라인에 연결되는 제2 ODT 회로(114f)를 포함하고, 제2 장치(120)는 전원 전압(VDDQ)에 연결되는 제3 ODT 회로(124e) 및 접지 전압(VSSQ) 라인에 연결되는 제4 ODT 회로(124f)를 포함한다는 점에서 차이가 있다.
도 15를 참조하면, 제1 장치(110)의 제1 및 제2 ODT 회로들(114e, 114f)은 전원 전압(VDDQ)에 연결되는 풀-업 회로와 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로를 선택적으로 이용할 수 있다. 제2 장치(120)의 제3 및 제4 ODT 회로들(124e, 124f)은 전원 전압(VDDQ)에 연결되는 풀-업 회로와 접지 전압(VSSQ) 라인에 연결되는 풀-다운 회로를 선택적으로 이용할 수 있다.
도 14의 MRS(121)에 설정된 데이터 신호(DQ)에 대한 ODT 파라미터 코드가 디폴트 대칭 ODT상태인 경우, 제1 장치(110)의 제1 ODT 회로(114e)와 제2 장치(120)의 제3 ODT 회로(124e)가 선택되어 동일한 전압, 즉 전원 전압(VDDQ)에 터미네이션될 수 있다. 또는 제1 장치(110)의 제2 ODT 회로(114f)와 제2 장치(120)의 제4 ODT 회로(124f)가 선택되어 동일한 전압, 즉 접지 전압(VSSQ)에 터미네이션될 수 있다.
도 14의 MRS(121)에 설정된 데이터 신호(DQ)에 대한 ODT 파라미터 코드가 비대칭 ODT상태인 경우, 제1 장치(110)의 제1 ODT 회로(114e)와 제2 장치(120)의 제4 ODT 회로(124f)가 선택되어 다른 전압에 터미네이션될 수 있다. 또는 제1 장치(110)의 제2 ODT 회로(114f)와 제2 장치(120)의 제3 ODT 회로(124e)가 선택되어 다른 전압에 터미네이션될 수 있다.
도 15 및 도 16을 참조하면, 제1 장치(110)의 송신기(1514)는 제1 풀-업 드라이브 코드(PU1[n:1]) 및 제2 풀-다운 드라이브 코드(PD1[n:1])에 기초하여 데이터 신호(DQ)를 생성하고, 데이터 신호(DQ)를 데이터 라인(830)을 통해 제2 장치(120)로 전송할 수 있다. 제2 장치(120)의 수신기(1522)는 제2 핀(820)을 통해 데이터 신호(DQ)를 수신할 수 있다. 제2 장치(120)의 수신기(1522)가 데이터 신호(DQ)를 수신할 때, 제2 장치(120)의 송신기(1524)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다.
제2 장치(120)의 송신기(1524)에서, 풀-업 회로(1524U)는 제2 장치(120)의 제3 ODT 회로(124e)로 동작할 수 있다. 풀-업 회로(1524U)의 PMOS 트랜지스터들(UP1~UPn) 각각은 대응하는 n 비트들의ODT 제어 신호(C2e[n:1])에 응답하여 온 또는 오프될 수 있다. PMOS 트랜지스터들(UP1~UPn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다. 풀-다운 회로(1524D)는 제2 장치(120)의 제4 ODT 회로(124f)로 동작할 수 있다. 풀-다운 회로(1524D)의 NMOS 트랜지스터들(DN1~DNn) 각각은 대응하는 n 비트들의ODT 제어 신호(C2f[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(DN1~DNn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
제2 장치(120)의 송신기(1524)는 제2 풀-업 드라이브 코드(PU2[n:1]) 및 제2 풀-다운 드라이브 코드(PD2[n:1])에 기초하여 데이터 신호(DQ)를 생성하고, 데이터 신호(DQ)를 데이터 라인(830)을 통해 제1 장치(110)로 전송할 수 있다. 제1 장치(110)의 수신기(1512)는 제1 핀(810)을 통해 데이터 신호(DQ)를 수신할 수 있다. 제1 장치(110)의 수신기(1512)가 데이터 신호(DQ)를 수신할 때, 제1 장치(110)의 송신기(1514)는 데이터 라인(830)으로 터미네이션 저항을 제공할 수 있다.
제1 장치(110)의 송신기(1514)에서, 풀-업 회로(1514U)는 제1 장치(110)의 제1 ODT 회로(114e)로 동작할 수 있다. 풀-업 회로(1521U)의 PMOS 트랜지스터들(P1~Pn) 각각은 대응하는 n 비트들의ODT 제어 신호(C1e[n:1])에 응답하여 온 또는 오프될 수 있다. PMOS 트랜지스터들(P1~Pn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다. 풀-다운 회로(1514D)는 제1 장치(110)의 제2 ODT 회로(114f)로 동작할 수 있다. 풀-다운 회로(1514D)의 NMOS 트랜지스터들(N1~Nn) 각각은 대응하는 n 비트들의ODT 제어 신호(C1f[n:1])에 응답하여 온 또는 오프될 수 있다. NMOS 트랜지스터들(N1~Nn)의 온/오프 상태에 따른 터미네이션 저항 값이 신호 라인(130)으로 제공될 수 있다.
도 17은 본 발명의 실시예들에 따른 비대칭 ODT 회로가 적용되는 시스템(1000)을 나타내는 블록도이다.
도 17을 참조하면, 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및 어플리케이션 프로세서(Application Processor, 1800, 이하 "AP"라고 칭함)를 포함할 수 있다. 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기(mobile phone), 스마트폰(smart phone), 태블릿 PC(tablet personal computer), 웨어러블 기기, 헬스케어 기기, 또는 IOT(Internet Of Things) 기기로 구현될 수 있다. 또한, 시스템(1000)은 서버(Server), 또는 개인용 컴퓨터(Personal Computer)로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영하고, 쵤영한 이미지/영상 데이터를 저장하거나 디스플레이(1200)로 전송할 수 있다. 오디오 처리부(1300)는 플래시 메모리 장치들(1600a, 1600b)나 네트워크의 컨텐츠에 포함된 오디오 데이터를 처리할 수 있다. 모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하고, 수신측에서 원래의 신호로 복구하기 위해 복조할 수 있다. I/O 디바이스들(1700a, 1700b)는 USB(Universal Serial Bus)나 스토리지, 디지털 카메라, SD(Secure Digital) 카드, DVD(Digital Versatile Disc), 네트워크 어댑터(Network adapter), 터치 스크린 등과 같은 디지털 입력 및/또는 출력 기능을 제공하는 기기들을 포함할 수 있다.
AP(1800)는 시스템(1000)의 전반적인 동작을 제어할 수 있다. AP(1800)는 플래시 메모리 장치들(1600a, 1600b)에 저장된 컨텐츠의 일부가 디스플레이(1200)에 표시되도록 디스플레이(1200)를 제어할 수 있다. AP(1800)는 I/O 디바이스들(1700a, 1700b)을 통하여 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다. AP(1800)는 AI(Artifitial Intelligence) 데이터 연산을 위한 전용 회로인 엑셀레이터(Accelerator) 블록을 포함하거나, AP(1800)와 별개로 엑셀레이터 칩(1820)을 구비할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)에 추가적으로 DRAM(1500b)이 장착될 수 있다. 엑셀레이터는 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로, 엑셀레이터는 그래픽 데이터 처리를 전문적으로 수행하는 기능 블럭인 GPU, AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit)를 포함할 수 있다
시스템(1000)은 복수의 DRAM들(1500a, 1500b)을 포함할 수 있다. AP(1800)는 JEDEC(Joint Electron Device Engineering Council) 표준 규격에 맞는 커맨드와 모드 레지스터(MRS) 셋팅을 통하여 DRAM들(1500a, 1500b)을 제어하거나, 저전압/고속/신뢰성 등 업체 고유 기능 및 CRC(Cyclic Redundancy Check)/ECC(Error Correction Code) 기능을 사용하기 위하여 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어 AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC 표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있으며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)는 DRAM(1500a)보다 높은 대역폭을 가지는 엑셀레이터용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수 있다.
도 17에서는 DRAM들(1500a, 1500b)만을 도시하였으나, 이에 한정되지 않고 AP(1800)이나 엑셀레이터 칩(1820) 대역폭과 반응 속도, 전압 조건들을 만족한다면 PRAM이나 SRAM, MRAM, RRAM, FRAM 또는 Hybrid RAM의 메모리 등 어떤 메모리라도 사용 가능하다. DRAM들(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리들(1600a, 1600b) 보다 상대적으로 작은 레이턴시(latency)와 대역폭(bandwidth)를 가지고 있다. DRAM들(1500a, 1500b)은 시스템(1000)의 파워 온 시점에 초기화되고, 운영 체제와 어플리케이션 데이터가 로딩되어 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM들(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙 연산과 벡터 연산, 어드레스 연산, 또는 FFT(Fast Fourier Transform) 연산이 수행될 수 있다. 또한, DRAM들(1500a, 1500b) 내에서는 인퍼런스(inference)에 사용되는 수행을 위한 함수 기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호 처리되어 DRAM(1500b) 내에 저장이 되며, 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
시스템(1000)은 DRAM들(1500a, 1500b) 보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리들(1600a, 1600b)을 포함할 수 있다. 엑셀레이터 블록 또는 엑셀레이터 칩(1820)은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다. 일 실시예로, 플래시 메모리들(1600a, 1600b)은 메모리 콘트롤러(1610) 내에 구비된 연산 장치를 사용하여 AP(1800) 및/내지 엑셀레이터 칩(1820)이 수행하는 트레이닝(training) 단계과 인퍼런스 AI 데이터 연산을 보다 효율적으로 수행할 수 있다. 플래시 메모리들(1600a, 1600b)은 카메라(1100)를 통하여 찍은 사진을 저장하거나, 데이터 네트워크로 전송 받은 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
시스템(1000)은 구성 요소들 간의 고속 동작을 위하여 시리얼 인터페이스를 통해 신호를 전송하거나 수신할 수 있다. 시스템(1000) 내 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM들(1500a, 1500b), 플래시 메모리들(1600a, 1600b), I/O 디바이스들(1700a, 1700b) 및/또는 AP(1800)는, 도 1 내지 도 16을 참조하여 설명된 비대칭 ODT 회로를 포함할 수 있다.
본 발명은 도면에 도시된 제한된 수의 실시예들과 관련하여 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변경들 및 변형들, 그리고 균등한 다른 실시예들이 가능하다는 점을 인식할 것이다. 따라서, 첨부된 청구항들은 본 발명의 진정한 사상 및 범위 내에 속하는 바와 같은 모든 그러한 변경들 및 변형들을 커버하는 것을 의도한다.

Claims (20)

  1. 장치로서,
    제1 ODT 상태로 설정되는 온-다이 터미네이션(ODT) 회로;
    복수의 신호 핀들, 상기 복수의 신호 핀들 각각은 신호를 전송하는 신호 라인과 연결되고, 상기 장치는 상기 신호 라인을 통하여 외부 장치와 연결되고; 및
    상기 복수의 신호 핀들 중 상기 ODT 회로에 연결된 신호 핀 및 상기 신호 라인과 연결되는 상기 외부 장치의 ODT 상태를 요청하여 제2 ODT 상태를 수신하고, 상기 제1 ODT 상태와 상기 제2 ODT 상태가 동일한지 다른지를 체크하는 ODT 제어 회로를 포함하고,
    상기 제1 ODT 상태와 상기 제2 ODT 상태가 다른 비대칭 ODT인 경우, 상기 장치는 상기 외부 장치로 비대칭 ODT 파라미터 코드를 제공하고, 상기 신호 라인으로 상기 신호가 전송되지 않을 때 상기 ODT 회로를 디세이블시키는 장치.
  2. 제1항에 있어서,
    상기 비대칭 ODT는, 상기 제1 ODT 상태는 전원 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태이고 상기 제2 ODT 상태는 접지 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태로 설정되는 장치.
  3. 제1항에 있어서,
    상기 비대칭 ODT는, 상기 제1 ODT 상태는 접지 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태이고 상기 제2 ODT 상태는 전원 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태로 설정되는 장치.
  4. 제1항에 있어서,
    상기 장치는,
    상기 신호 라인에 연결되고 풀-업 드라이브 코드 및 풀-다운 드라이브 코드에 기초하여 상기 신호 라인으로 상기 신호를 전송하는 송신기를 더 포함하고,
    상기 송신기는,
    전원 전압과 상기 신호 라인 사이에 병렬 연결되고 상기 풀-업 드라이브 코드에 응답하는 제1 트랜지스터들로 구성되는 풀-업 회로; 및
    상기 신호 라인과 접지 전압 사이에 병렬 연결되고 상기 풀-다운 드라이브 코드에 응답하는 제2 트랜지스터들로 구성되는 풀-다운 회로를 포함하는 장치.
  5. 제4항에 있어서,
    상기 장치는 상기 송신기가 상기 신호 라인으로 상기 신호를 전송할 때 상기 ODT 회로를 디세이블시키는 장치.
  6. 제4항에 있어서,
    상기 ODT 제어 회로는 상기 ODT 회로를 제어하는 ODT 제어 신호들을 생성하고,
    상기 풀-업 회로의 상기 제1 트랜지스터들 각각은 상기 ODT 제어 신호들에 응답하여 온 또는 오프되고, 상기 제1 트랜지스터들의 온 또는 오프 상태에 따른 저항값을 상기 신호 라인의 상기 터미네이션 저항으로 제공하는 상기 ODT 회로로 동작하도록 구성되고,
    상기 ODT 회로의 디세이블 시, 상기 제1 트랜지스터들 모두 오프되는 장치.
  7. 제4항에 있어서,
    상기 ODT 제어 회로는 상기 ODT 회로를 제어하는 ODT 제어 신호들을 생성하고,
    상기 풀-다운 회로의 상기 제2 트랜지스터들 각각은 상기 ODT 제어 신호들에 응답하여 온 또는 오프되고, 상기 제2 트랜지스터들의 온 또는 오프 상태에 따른 저항값을 상기 신호 라인의 상기 터미네이션 저항으로 제공하는 상기 ODT 회로로 동작하도록 구성되고,
    상기 ODT 회로의 디세이블 시, 상기 제2 트랜지스터들 모두 오프되는 장치.
  8. 제4항에 있어서,
    상기 제1 및 제2 트랜지스터들은 동종의 또는 이종의 트랜지스터들로 구성되는 장치.
  9. 제1항에 있어서,
    상기 복수의 신호 핀들은 상기 외부 장치에 대한 클록 신호, 커맨드 신호, 어드레스 신호 또는 데이터 신호와 관련되는 장치.
  10. 제9항에 있어서,
    상기 장치는,
    상기 상기 복수의 신호 핀들 중 상기 데이터 신호와 관련된 신호 핀과 연결되는 상기 신호 라인으로 상기 데이터 신호를 수신되는 수신기를 더 포함하는 장치.
  11. 제10항에 있어서,
    상기 장치는 상기 수신기가 상기 신호 라인으로 상기 신호를 수신할 때 상기 ODT 회로를 인에이블시키는 장치.
  12. 장치에 있어서,
    복수의 신호 핀들, 상기 복수의 신호 핀들 중 신호를 수신하는 신호 핀과 연결되는 신호 라인을 통하여 외부 장치와 연결되고;
    상기 신호 라인에 연결되는 온-다이 터미네이션(ODT) 회로, 상기 ODT 회로는 제1 ODT 상태로 설정되고;
    상기 ODT 회로의 동작 조건을 설정하기 위한 제1 파라미터 코드 및 제2 파라미터 코드를 저장하도록 구성되는 모드 레지스터, 상기 제1 파라미터 코드는 상기 신호 라인과 연결되는 상기 외부 장치의 제2 ODT 상태가 상기 제1 ODT 상태와 동일한 대칭 ODT일 때 제공되고, 상기 제2 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 다른 비대칭 ODT일 때 제공되고; 및
    상기 제1 파라미터 코드를 사용하여 상기 ODT 회로를 제1 동작 조건으로 설정하고, 상기 제2 파라미터 코드를 사용하여 상기 ODT 회로를 제2 동작 조건으로 설정하는 제어 회로를 포함하는 장치.
  13. 제12항에 있어서,
    상기 제어 회로는 상기 ODT 회로의 상기 제2 동작 조건에 따라 상기 신호 라인으로 상기 신호가 수신되지 않을 때 상기 ODT 회로를 디세이블시키는 장치.
  14. 제12항에 있어서,
    상기 제1 파라미터 코드는 상기 장치에서 디폴트로 제공되고,
    상기 제2 파라미터 코드는 상기 외부 장치로부터 제공되는 장치.
  15. 제12항에 있어서,
    상기 비대칭 ODT는, 상기 제1 ODT 상태는 전원 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태이고 상기 제2 ODT 상태는 접지 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태로 설정되는 장치.
  16. 제12항에 있어서,
    상기 비대칭 ODT는, 상기 제1 ODT 상태는 접지 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태이고 상기 제2 ODT 상태는 전원 전압과 관련하여 상기 신호 라인으로 터미네이션 저항을 제공하는 상태로 설정되는 장치.
  17. 제12항에 있어서,
    상기 장치는 상기 복수의 신호 핀들 중 상기 외부 장치로부터 전송되는 클록 신호, 커맨드 신호, 어드레스 신호 또는 데이터 신호와 관련된 신호 핀과 연결되는 수신기를 더 포함하는 장치.
  18. 제17항에 있어서,
    상기 제어 회로는 상기 수신기가 상기 신호 핀을 통해 해당 신호를 수신할 때 상기 ODT 회로를 인에이블시키는 장치.
  19. 장치의 현재 동작 조건을 설정하는 방법에 있어서,
    하나의 동작 파라미터에 대해 제1 동작 조건을 설정하는데 사용되는 제1 파라미터 코드를 모드 레지스터에 디폴트로 저장하는 단계;
    상기 동작 파라미터에 대해 제2 동작 조건을 설정하는데 사용되는 제2 파라미터 코드를 상기 모드 레지스터에 업데이트하는 단계;
    상기 동작 파라미터에 대한 상기 제1 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제1 동작 조건으로 설정하는 단계; 및
    상기 동작 파라미터에 대한 상기 제2 파라미터 코드를 사용하여 상기 현재 동작 조건을 상기 제2 동작 조건으로 설정하는 단계를 포함하고,
    상기 동작 파라미터는 상기 장치의 온-다이 터미네이션(ODT) 회로와 관련되고,
    상기 ODT 회로가 제1 ODT 상태로 설정되고 상기 ODT 회로에 연결된 신호 라인과 연결되는 외부 장치가 제2 ODT 상태로 설정될 때, 상기 제1 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 동일한 대칭 ODT일 때 제공되고, 상기 제2 파라미터 코드는 상기 외부 장치의 상기 제2 ODT 상태가 상기 제1 ODT 상태와 다른 비대칭 ODT일 때 제공되는 방법.
  20. 제19항에 있어서,
    상기 현재 동작 조건은 상기 장치의 파워-업 후 초기화 동작에서 설정되는 방법.
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