KR102404059B1 - 인터페이스 회로 및 인터페이스 장치 - Google Patents

인터페이스 회로 및 인터페이스 장치 Download PDF

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Abstract

본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 출력 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 상기 출력 노드에 연결되며 상기 제1 제어 신호와 다른 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되는 제3 커패시터, 및 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되는 제4 커패시터를 포함한다.

Description

인터페이스 회로 및 인터페이스 장치{INTERFACE CIRCUIT AND INTERFACE DEVICE}
본 발명은 인터페이스 회로 및 인터페이스 장치에 관한 것이다.
전자 기기에 포함되는 복수의 집적회로 칩들은 인터페이스 회로를 통해 서로 데이터를 주고받을 수 있다. 전자 기기에서 처리하는 데이터의 용량이 점점 증가함에 따라, 집적회로 칩들 사이에서 고속의 데이터 통신을 제공할 수 있는 인터페이스 회로들이 제안되고 있다. 또한 전자 기기에 포함되는 집적회로 칩들의 개수가 늘어나고 종류가 다양해짐에 따라, 인터페이스 회로의 동작을 개선하기 위한 다양한 방법에 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 본 발명의 기술적 사상이 이루고자 하는 과제 중 하나는, 출력 신호의 슬루율(Slew Rate)을 조절하여 데이터를 고속으로 송신하고 신호의 아이 마진(Eye margin)을 개선할 수 있을 뿐만 아니라, EMI(Electro-Magnetic Interference)를 최소화할 수 있는 인터페이스 회로 및 인터페이스 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자, 상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항, 상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항, 상기 출력 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터, 상기 출력 노드에 연결되며 상기 제1 제어 신호와 다른 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터, 상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되는 제3 커패시터, 및 상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되는 제4 커패시터를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 장치는, 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 및 상기 제1 스위치 소자와 상기 제2 스위치 소자가 연결되는 출력단에 연결되는 제1 커패시터와 제2 커패시터를 각각 포함하는 복수의 인터페이스 회로들, 및 상기 제1 스위치 소자와 상기 제2 스위치 소자를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전시켜 상기 출력 신호의 슬루율을 조절하는 컨트롤러를 포함한다.
본 발명의 일 실시예에 따른 인터페이스 회로는, 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 턴-온 및 턴-오프되는 제1 스위치 소자, 상기 제1 전원 전압보다 작은 제2 전원 전압을 입력받으며, 상기 제1 입력 신호와 다른 제2 입력 신호에 의해 턴-온 및 턴-오프되는 제2 스위치 소자, 상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 연결되는 출력 노드에 연결되는 제1단, 및 제1 제어 신호를 입력받는 제2단을 갖는 제1 커패시터, 및 상기 출력 노드에 연결되는 제1단, 및 상기 제1 제어 신호와 다른 제2 제어 신호를 입력받는 제2단을 갖는 제2 커패시터를 포함하며, 상기 출력 노드에서 출력되는 출력 신호가 증가하면 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나가 로우 레벨에서 하이 레벨로 증가하고, 상기 출력 신호가 감소하면 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나가 상기 하이 레벨에서 상기 로우 레벨로 감소한다.
본 발명의 일 실시예에 따르면, 인터페이스 회로의 출력단에 커패시터를 연결하고, 인터페이스 회로에 포함되는 제1 스위치 소자와 제2 스위치 소자의 온/오프 동작에 따라 커패시터를 충전 또는 방전시킴으로써 인터페이스 회로가 출력하는 출력 신호의 슬루율을 조절할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 본 발명의 일 실시예에 따른 인터페이스 회로를 포함하는 전자 기기를 간단하게 나타낸 도면들이다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 5는 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 18은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 23은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다.
도 24 및 도 25는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 26은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다.
도 27 내지 도 30은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 31은 본 발명의 일 실시예에 따른 인터페이스 회로를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 인터페이스 회로를 포함하는 전자 기기를 간단하게 나타낸 블록도이다.
도 1을 참조하면, 전자 기기(10)는 애플리케이션 프로세서(20)와 디스플레이 드라이버(30)를 포함할 수 있다. 애플리케이션 프로세서(20)의 인터페이스 장치(21)는 디스플레이 드라이버(30)의 인터페이스 장치(31)와 데이터를 주고받을 수 있다. 인터페이스 장치들(21, 31) 각각은, 복수의 인터페이스 회로들을 포함할 수 있다.
인터페이스 장치들(21, 31)은 소정의 프로토콜에 따라서 서로 데이터를 주고받을 수 있다. 일례로, 애플리케이션 프로세서(20)의 인터페이스 장치(21)와, 디스플레이 드라이버(30)의 인터페이스 장치(31)는 MIPI(Mobile Industry Processor Interace) 표준에서 정의하는 프로토콜에 따라 데이터를 주고받을 수 있다. 인터페이스 장치들(21, 31) 각각은 송신 회로와 수신 회로를 포함할 수 있다.
다음으로 도 2를 참조하면, 전자 기기(40)에서 애플리케이션 프로세서(50)는 이미지 센서(60)와 데이터를 주고받을 수 있다. 애플리케이션 프로세서(50)의 인터페이스 장치(51)와, 이미지 센서(60)의 인터페이스 장치(61)는 서로 데이터를 주고받을 수 있다. 도 1을 참조하여 설명한 바와 유사하게, 인터페이스 장치들(51, 61)은 데이터를 주고받기 위한 복수의 인터페이스 회로들을 포함할 수 있다.
본 발명의 일 실시예에 따른 인터페이스 장치들(21, 31, 51, 61) 중 적어도 하나에 포함되는 인터페이스 회로는, 출력 신호의 슬루율을 조절하는 기능을 가질 수 있다. 출력 신호의 슬루율은 애플리케이션 프로세서(20, 50), 디스플레이 드라이버(30), 이미지 센서(60)에 포함되는 컨트롤러들이 인터페이스 장치들(21, 31, 51, 61)에 입력하는 제어 신호에 의해 결정될 수 있다. 일 실시예에서, 컨트롤러들은 고속의 데이터 전송이 필요하다고 판단되는 경우, 출력 신호의 슬루율을 증가시킬 수 있다. 또한 컨트롤러들은, 고속의 데이터 전송이 필요없고 EMI 특성을 개선할 필요가 있는 경우 등에 출력 신호의 슬루율을 감소시킬 수도 있다.
도 3 및 도 4는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 3은 차동 신호 방식으로 데이터와 클럭 신호를 전송하는 인터페이스 장치(70)의 동작을 설명하기 위한 도면일 수 있다. 예를 들어 도 3을 참조하여 설명하는 일 실시예는, MIPI 표준에 따른 D-phy 인터페이스에 적용될 수 있다. 도 3을 참조하면, 복수의 송신기들(TX0-TX9)이 복수의 전송 패드들(TP0-TP9)을 통해 데이터(DN0-DN3, DP0-DP3)와 클럭 신호(CLKN, CLKP)를 출력할 수 있다.
전송 패드들(TP0-TP9)은 복수의 데이터 레인들(L0-L9)을 통해 복수의 수신 패드들(RP0-RP9)에 연결될 수 있으며, 수신 패드들(RP0-RP9)은 복수의 수신기들(RX0-RX4)에 연결될 수 있다. 일례로 수신기들(RX0-RX4) 각각은 수신 패드들(RP0-RP9) 중 한 쌍에 연결될 수 있으며, 수신기들(RX0-RX4)은 차동 신호 방식으로 데이터들(D0-D3) 및 클럭 신호(CLK)를 생성할 수 있다. 따라서, 도 3에 도시한 일 실시예에서는, 차동 신호 방식으로 데이터를 전송하기 위해, 10개의 전송 패드들(TP0-TP9)과 10개의 데이터 레인들(L0-L9) 및 10개의 수신 패드들(RP0-RP9)이 필요할 수 있다. 실시예들에 따라, 전기적 차폐 효과를 달성하기 위한 더미 패드들이 송신 패드들(TP0-TP9) 및 수신 패드들(RP0-RP9)에 추가될 수도 있다. 일례로 도 3에 도시한 인터페이스 장치(70)은 애플리케이션 프로세서와 디스플레이 드라이버, 이미지 센서 등에 적용될 수 있다.
다음으로 도 4는 싱글-엔디드 신호 방식으로 데이터를 전송하는 인터페이스 장치(80)의 동작을 설명하기 위해 제공되는 도면일 수 있다. 예를 들어 도 3을 참조하여 설명하는 일 실시예는, MIPI 표준에 따른 C-phy 인터페이스에 적용될 수 있다. 도 4를 참조하면, 복수의 송신기들(TX0-TX8)이 복수의 전송 패드들(TP0-TP8)을 통해 데이터(A0-C0, A1-C1, A2-C2)를 출력할 수 있다. 싱글-엔디드 신호 방식으로 이미지 데이터를 출력하므로, 도 4에 도시한 일 실시예에 따른 인터페이스에서는 클럭 신호를 출력하기 위한 데이터 레인이 별도로 존재하지 않을 수 있다.
전송 패드들(TP0-TP8)은 복수의 데이터 레인들(L0-L8)을 통해 복수의 수신 패드들(RP0-RP8)에 연결될 수 있으며, 수신 패드들(RP0-RP8)은 복수의 수신기들(RX0-RX8)에 연결될 수 있다. 전송 패드들(TP0-TP8)은 데이터(A0-C0, A1-C1, A2-C2)에 따라 복수의 그룹들(TP0-TP2, TP3-TP5, TP6-TP8)로 구분될 수 있으며, 수신 패드들(RP0-RP8) 역시 복수의 그룹들(RP0-RP2, RP3-RP5, RP6-RP8)로 구분될 수 있다. 수신기들(RX0-RX8) 각각은 그룹들(RP0-RP2, RP3-RP5, RP6-RP8) 각각에 포함되는 수신 패드들(RP0-RP8) 중 한 쌍을 입력받을 수 있다. 일례로, 제1 수신기(RX0)는 신호 A0와 신호 B0의 차이를 출력할 수 있으며, 제2 수신기(RX1)는 신호 B0와 신호 C0의 차이를 출력할 수 있다. 또한 제3 수신기(RX2)는 신호 C0와 신호 A0의 차이를 출력할 수 있다.
도 4에 도시한 일 실시예에서는, 싱글-엔디드 신호 방식으로 데이터를 전송하기 위해, 9개의 전송 패드들(TP0-TP8)과 9개의 데이터 레인들(L0-L8) 및 9개의 수신 패드들(RP0-RP8)이 필요할 수 있다. 다만 싱글-엔디드 신호 방식에서도, 실시예들에 따라, 전기적 차폐 효과를 달성하기 위한 더미 패드들이 추가될 수도 있다. 도 4에 도시한 인터페이스 장치(80) 역시 애플리케이션 프로세서와 디스플레이 드라이버, 이미지 센서 등에 적용될 수 있다.
인터페이스 장치들(70, 80)이 전송하는 데이터의 용량이 점점 증가하고, 시스템에서 요구하는 데이터 전송 속도가 증가함에 따라 인터페이스 장치들(70, 80) 이 출력하는 신호의 노이즈 특성이 열화될 수 있다. 본 발명의 실시예들에서는, 인터페이스 장치들(70, 80)의 출력단에 커패시터를 연결하고 커패시터의 충전 및 방전을 제어함으로써 인터페이스 장치들(70, 80)의 노이즈 특성을 개선할 수 있다. 또한 인터페이스 장치들(70, 80)의 동작에 따라 커패시터의 충전 및 방전을 제어함으로써 인터페이스 장치들(70, 80)의 슬루율을 조절하여 최적의 특성으로 인터페이스 장치들(70, 80)을 동작시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(50)는 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제1 커패시터(C1), 제2 커패시터(C2), 제3 커패시터(C3), 제4 커패시터(C4), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2)는 제1 전원 노드(101)와 제2 전원 노드(102) 사이에서 서로 직렬로 연결될 수 있다.
제1 스위치 소자(SW1)는 제1 저항(R1)을 통해 제1 전원 노드(101)에 연결되며, 제2 스위치 소자(SW2)는 제2 저항(R2)을 통해 제2 전원 노드(102)에 연결될 수 있다. 제1 전원 노드(101)를 통해 제1 전원 전압(VDD)이 공급되고, 제2 전원 노드(102)를 통해 제2 전원 전압(VSS)이 공급될 수 있다. 일 실시예로, 제1 전원 전압(VDD)은 제2 전원 전압(VSS)보다 클 수 있다.
도 5에 도시한 일 실시예에서, 제1 저항(R1)과 제1 스위치 소자(SW1) 사이의 노드는 제1 노드(N1)로, 제2 저항(R2)과 제2 스위치 소자(SW2) 사이의 노드는 제2 노드(N2)로 정의될 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2) 사이에는 출력 노드(N3)가 정의될 수 있다. 출력 노드(N3)로 출력되는 출력 신호(OUT)는, 제1 스위치 소자(SW1)를 제어하는 제1 입력 신호(IN1) 및 제2 스위치 소자(SW2)를 제어하는 제2 입력 신호(IN2)에 의해 결정될 수 있다.
출력 노드(N3)에는 제1 커패시터(C1)와 제2 커패시터(C2)가 연결될 수 있다. 제1 커패시터(C1)는 제1 제어 신호(CTR1)에 의해 충전 및 방전될 수 있으며, 제2 커패시터(C2)는 제2 제어 신호(CTR2)에 의해 충전 및 방전될 수 있다. 한편, 제1 노드(N1)에 제3 커패시터(C3)가 연결되고, 제2 노드(N2)에 제4 커패시터(C4)가 연결될 수 있다. 제3 커패시터(C3)는 제3 제어 신호(CTR3)에 의해 충전 및 방전되고, 제4 커패시터(C4)는 제4 제어 신호(CTR4)에 의해 충전 및 방전될 수 있다.
본 발명의 일 실시예에서, 제1 내지 제4 커패시터들(C1-C4)은 MOS 커패시터 등으로 구현될 수 있다. 제1 내지 제4 커패시터들(C1-C4)이 MOS 커패시터일 경우, 제1 내지 제4 제어 신호들(CTR1-CTR4)은 제1 내지 제4 커패시터들(C1-C4)의 게이트 단자들에 각각 입력될 수 있다.
제1 내지 제4 커패시터들(C1-C4)의 커패시턴스 값은 다양하게 선택될 수 있다. 일례로, 제1 및 제2 커패시터들(C1, C2)의 커패시턴스 값은 제3 및 제4 커패시터들(C3, C4)의 커패시턴스 값보다 클 수 있다. 예를 들어, 제1 및 제2 커패시터들(C1, C2)의 커패시턴스 값은 제3 및 제4 커패시터들(C3, C4)의 커패시턴스 값의 2배 이상 10배 이하일 수 있다. 일 실시예에서, 제1 및 제2 커패시터들(C1, C2)의 커패시턴스 값은 제3 및 제4 커패시터들(C3, C4)의 커패시턴스 값의 5배 내외일 수 있다. 또한, 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 동일한 커패시턴스 값을 가질 수 있으며, 제3 커패시터(C3)와 제4 커패시터(C4)는 동일한 커패시턴스 값을 가질 수 있다.
인터페이스 회로(100)가 차동 신호 방식으로 데이터를 송신하는 경우, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가질 수 있다. 출력 신호(OUT)는 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-오프되면 하이(high) 레벨을 가질 수 있다. 또한 출력 신호(OUT)는 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 로우(low) 레벨을 가질 수 있다.
출력 신호(OUT)가 하이 레벨에서 로우 레벨로 감소하거나, 로우 레벨에서 하이 레벨로 증가할 때, 출력 신호(OUT)의 슬루율은 제1 입력 신호(IN1)와 제2 입력 신호(IN2)의 크기, 각 소자들 및 노드들(101, 102, N1-N3)에 존재하는 기생 성분 등에 영향을 받을 수 있다. 본 발명의 일 실시예에서는 제1 내지 제4 커패시터들(C1-C4)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 증가시키거나 감소시킬 수 잇다.
인터페이스 회로(100)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에는, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 반드시 서로 반대되는 위상을 갖지 않을 수도 있다. 적어도 일부의 시간에서 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 같은 값을 가질 수 있으며, 출력 신호(OUT)는 하이 레벨, 로우 레벨, 및 그 사이의 미드 레벨 중 하나를 가질 수 있다.
인터페이스 회로(100)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에도, 제1 내지 제4 커패시터들(C1-C4)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 증가 또는 감소시킬 수 있다. 일 실시예에서, 제1 내지 제4 커패시터들(C1-C4) 중 적어도 하나는, 인터페이스 회로(100)가 차동 신호 방식으로 동작할 때와 싱글 엔디드 신호 방식으로 동작할 때 서로 다른 방식으로 제어될 수 있다. 일례로, 인터페이스 회로(100)가 차동 신호 방식으로 동작할 때 제2 커패시터(C2)는 제1 입력 신호(IN1)를 제2 제어 신호(CTR2)로서 입력받을 수 있으며, 인터페이스 회로(100)가 싱글 엔디드 신호 방식으로 동작할 때 제2 커패시터(C2)는 제1 입력 신호(IN1)와 다른 신호를 제2 제어 신호(CTR2)로서 입력받을 수 있다.
한편, 도 5에 도시한 일 실시예에 따른 인터페이스 회로(100)를 단위 회로로 정의할 경우, 실제로 구현되는 인터페이스 장치에서는 출력 신호(OUT)를 내보내는 하나의 출력 패드에 복수의 단위 회로들이 연결될 수도 있다. 일례로, 하나의 출력 패드에는 하나 이상의 제1 단위 회로와 하나 이상의 제2 단위 회로가 연결될 수 있다. 일례로 제1 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1-C4)의 값은, 제2 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1-C4)의 값과 서로 같거나 또는 서로 다를 수도 있다.
일 실시예에서, 하나의 출력 패드에는 5개의 제1 단위 회로들과 2개의 제2 단위 회로들이 연결될 수 있다. 일례로, 제1 단위 회로들 각각에 포함되는 제1 저항(R1)과 제1 스위치 소자(SW1)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제1 저항(R1)과 제1 스위치 소자(SW1)의 턴-온 저항의 합의 1/2일 수 있다. 유사하게, 제1 단위 회로들 각각에 포함되는 제2 저항(R2)과 제2 스위치 소자(SW2)의 턴-온 저항의 합은, 제2 단위 회로들 각각에 포함되는 제2 저항(R2)과 제2 스위치 소자(SW2)의 턴-온 저항의 합의 1/2일 수 있다. 실제 동작에서는, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2)를 적절히 제어하여 필요한 저항 값을 설정할 수 있다.
일 실시예에서, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 각각의 크기는 상기와 같은 저항 조건에 따라 결정될 수 있다. 일례로, 제1 단위 회로들과 제2 단위 회로들 각각에 포함되는 제1 스위치 소자와 제2 스위치 소자들 각각의 게이트 길이가 같다고 가정하면, 제1 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제1 스위치 소자의 게이트 폭의 2배일 수 있다. 상기 예시에서 게이트 폭은, 게이트 길이와 교차하는 방향에서 정의될 수 있다. 유사하게, 제1 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭은, 제2 단위 회로들에 포함되는 제2 스위치 소자의 게이트 폭의 2배일 수 있다.
상기와 같은 제1 단위 회로들 및 제2 단위 회로들의 개수를 가정하면, 제1 단위 회로에 포함되는 제1 커패시터(C1)는, 제2 단위 회로에 포함되는 제1 커패시터(C1)의 약 2배의 용량을 가질 수 있다. 또한, 제1 단위 회로에 포함되는 제2 커패시터(C2)는, 제2 단위 회로에 포함되는 제2 커패시터(C2)의 약 2배의 용량을 가질 수 있다.
싱글 엔디드 신호 방식으로 동작하는 C-Phy 인터페이스의 경우, 앞서 도 4를 참조하여 설명한 바와 같이 데이터를 전송하기 위해 최소 3개의 출력 패드들이 필요할 수 있다. 3개의 출력 패드들에서 출력되는 출력 신호들은 서로 같은 값을 갖지 않으며, 앞서 설명한 바와 같이 하이 레벨, 로우 레벨 및 미드 레벨 중 어느 하나를 가질 수 있다. 일례로, 출력 패드를 통해 출력되는 출력 신호(OUT)에 따라, 출력 패드에 연결된 복수의 단위 회로들 중 실제로 동작하는 단위 회로들의 개수가 달라질 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 6 및 도 7을 참조하여 설명하는 일 실시예에서, 인터페이스 회로(110)는 차동 신호 방식으로 동작할 수 있다. 도 7에 도시한 바와 같이, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 하이 레벨을 갖고, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 로우 레벨을 가질 수 있다.
도 6에 도시한 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 다시 말해, 제1 커패시터(C1)에 입력되는 제1 제어 신호 및 제2 커패시터(C2)에 입력되는 제2 제어 신호는 제1 입력 신호(IN1)와 같을 수 있다. 따라서 도 6에 도시한 바와 같이 등가 회로가 정의될 수 있다.
한편 제3 커패시터(C3)에 입력되는 제3 제어 신호(CTR3)와, 제4 커패시터(C4)에 입력되는 제4 제어 신호(CTR4)는 각각 소정의 정전압 신호일 수 있다. 도 7을 참조하면 제3 제어 신호(CTR3)의 크기는 제1 정전압(V1)을 갖고, 제4 제어 신호(CTR4)의 크기는 제2 정전압(V2)을 가질 수 있다. 제1 정전압(V1)과 제2 정전압(V2)의 크기는 다양하게 결정될 수 있다. 일례로 제1 정전압(V1)과 제2 정전압(V2)의 크기는 같을 수 있다. 제1 정전압(V1)과 제2 정전압(V2)이 서로 다른 크기를 가질 수도 있으며, 제1 정전압(V1)이 제2 정전압(V2)보다 크거나, 또는 제1 정전압(V1)이 제2 정전압(V2)보다 작을 수도 있다.
도 6 및 도 7을 함께 참조하면, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)는 턴-오프될 수 있다. 또한 제1 스위치 소자(SW1)가 턴-온될 때 제1 커패시터(C1)와 제2 커패시터(C2)가 충전될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 충전됨에 따라 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 빠르게 증가할 수 있다.
한편, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 제1 입력 신호(IN1)에 의해 제1 커패시터(C1)와 제2 커패시터(C2)는 방전될 수 있으며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 빠르게 감소할 수 있다. 따라서, 도 6 및 도 7을 참조하여 설명한 실시예에서는, 출력 신호(OUT)의 슬루율이 증가할 수 있다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 8 및 도 9를 참조하여 설명하는 일 실시예에서, 인터페이스 회로(120)는 싱글 엔디드 신호 방식으로 동작할 수 있다. 도 9를 참조하면, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가하며, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 또한, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 어느 하나가 턴-온 또는 턴-오프 됨에 따라 출력 신호(OUT)가 하이 레벨과 로우 레벨 사이의 미드 레벨을 가질 수도 있다. 일례로, 아래의 표 1과 같이 출력 신호(OUT)가 결정될 수 있다.
제1 입력 신호(IN1) 제2 입력 신호(IN2) 출력 신호(OUT)
LOW -> HIGH HIGH -> LOW LOW -> HIGH
HIGH -> LOW LOW -> HIGH HIGH -> LOW
LOW HIGH -> LOW LOW -> MID
LOW LOW -> HIGH MID -> LOW
LOW -> HIGH LOW MID -> HIGH
HIGH -> LOW LOW HIGH -> MID
인터페이스 회로(120)에서 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 다시 말해, 제1 커패시터(C1)에 입력되는 제1 제어 신호가 제1 입력 신호(IN1)와 같을 수 있다. 따라서 도 8에 도시한 바와 같이 인터페이스 회로(110)의 등가 회로가 표현될 수 있다.
도 9를 참조하면, 제2 커패시터(C2)에 입력되는 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)와 상보적 관계를 가질 수 있다. 제1 커패시터(C1)에 입력되는 제1 입력 신호(IN1)를 제1 제어 신호로서 입력하고, 제2 커패시터(C2)에는 제2 입력 신호(IN2)와 상보적 관계를 갖는 신호를 제2 제어 신호(CTR2)로 입력함으로써, 출력 신호(OUT)의 슬루율을 증가시킬 수 있다.
도 9를 참조하면, 출력 신호(OUT)의 변화량이 제1 값이면, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2) 중 하나만 증가 또는 감소할 수 있으며, 출력 신호(OUT)의 변화량이 제2 값이면 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)가 동시에 증가 또는 감소할 수 있다. 제1 값은 하이 레벨과 미드 레벨의 차이, 및 미드 레벨과 로우 레벨의 차이일 수 있으며, 제2 값은 하이 레벨과 로우 레벨의 차이일 수 있다.
일례로, 출력 신호(OUT)가 로우 레벨에서 미드 레벨로 증가하면 제2 제어 신호(CTR2)만 증가할 수 있으며, 출력 신호(OUT)가 미드 레벨에서 하이 레벨로 증가하면 제1 제어 신호(CTR1)만 증가할 수 있다. 출력 신호(OUT)가 하이 레벨에서 미드 레벨로 감소하면 제1 제어 신호(CTR1)만 감소할 수 있으며, 출력 신호(OUT)가 미드 레벨에서 로우 레벨로 감소하면 제2 제어 신호(CTR2)만 감소할 수 있다. 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 증가하면 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)가 동시에 증가하며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 감소하면 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)가 동시에 감소할 수 있다.
제3 커패시터(C3)에 입력되는 제3 제어 신호(CTR3), 제4 커패시터(C4)에 입력되는 제4 제어 신호(CTR4)는 각각 소정의 정전압 신호일 수 있다. 도 9를 참조하면, 제3 제어 신호(CTR3)의 크기는 제1 정전압(V1)을 갖고, 제4 제어 신호(CTR4)의 크기는 제2 정전압(V2)을 가질 수 있다. 앞서 도 6 및 도 7을 참조하여 설명한 바와 같이, 제1 정전압(V1)과 제2 정전압(V2)의 크기는 다양하게 결정될 수 있다.
도 8 및 도 9를 함께 참조하면, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제1 커패시터(C1)가 충전되어 출력 신호(OUT)를 빠르게 증가시킬 수 있다. 또한 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 제2 커패시터(C2)가 방전되어 출력 신호(OUT)가 빠르게 감소할 수 있다. 따라서, 출력 신호(OUT)의 슬루율이 증가할 수 있다.
도 10 및 도 11은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 10 및 도 11을 참조하여 설명하는 일 실시예에서, 인터페이스 회로(130)는 차동 신호 방식으로 동작할 수 있다. 인터페이스 회로(130)에서 제1 내지 제4 커패시터들(C1-C4)은 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 다시 말해, 제1 내지 제4 커패시터들(C1-C4)에 입력되는 제1 내지 제4 제어 신호들은 제1 입력 신호(IN1)와 같을 수 있다. 따라서 도 10에 도시한 바와 같이 인터페이스 회로(130)의 등가 회로가 표현될 수 있다.
제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)는 턴-오프될 수 있다. 또한 제1 스위치 소자(SW1)가 턴-온될 때 제1 내지 제4 커패시터들(C1-C4)이 충전될 수 있다. 제1 내지 제4 커패시터들(C1-C4)이 충전되므로, 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 빠르게 증가할 수 있다.
한편, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 제1 입력 신호(IN1)에 의해 제1 내지 제4 커패시터들(C1-C4)이 방전될 수 있으며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 빠르게 감소할 수 있다. 따라서, 도 10 및 도 11을 참조하여 설명한 실시예에서, 출력 신호(OUT)의 슬루율이 증가할 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 12 및 도 13을 참조하여 설명하는 일 실시예에서, 인터페이스 회로(140)는 싱글 엔디드 신호 방식으로 동작할 수 있다. 출력 신호(OUT)는 앞서 설명한 표 1과 같이 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 결정될 수 있다.
도 12를 참조하면, 인터페이스 회로(140)에서 제1 커패시터(C1)와 제3 커패시터(C3)는 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 또한, 제2 커패시터(C2)와 제4 커패시터(C4)는 제2 제어 신호(CTR2)를 공통으로 입력받아 동시에 충전 또는 방전될 수 있다. 따라서 도 12에 도시한 바와 같이 인터페이스 회로(140)의 등가 회로가 표현될 수 있다. 도 13을 참조하면, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)와 상보적 관계를 가질 수 있다.
제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제1 커패시터(C1)와 제3 커패시터(C3)가 충전되어 출력 신호(OUT)를 빠르게 증가시킬 수 있다. 또한 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 제2 커패시터(C2) 및 제4 커패시터(C4)가 방전되어 출력 신호(OUT)가 빠르게 감소할 수 있다. 따라서, 출력 신호(OUT)의 슬루율이 증가할 수 있다.
도 14 및 도 15는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 14 및 도 15를 참조하여 설명하는 일 실시예에서, 출력 신호(OUT)는 차동 신호일 수 있으며, 제1 내지 제4 커패시터들(C1-C4)은 제2 입력 신호(IN2)에 의해 충전 및 방전될 수 있다. 다시 말해, 제1 내지 제4 커패시터들(C1-C4)에 입력되는 제1 내지 제4 제어 신호들은 제2 입력 신호(IN2)와 같을 수 있다. 따라서 도 14에 도시한 바와 같이 인터페이스 회로(150)의 등가 회로가 표현될 수 있다.
제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)는 턴-오프될 수 있다. 또한 제1 스위치 소자(SW1)가 턴-온될 때 제1 내지 제4 커패시터들(C1-C4)이 방전될 수 있다. 제1 내지 제4 커패시터들(C1-C4)이 방전되므로, 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 증가하는 속도가 감소할 수 있다.
한편, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 이때 제1 입력 신호(IN1)에 의해 제1 내지 제4 커패시터들(C1-C4)이 충전될 수 있으며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 천천히 감소할 수 있다. 따라서, 도 14 및 도 15를 참조하여 설명한 실시예에서는, 출력 신호(OUT)의 슬루율이 감소할 수 있다. 출력 신호(OUT)의 슬루율이 감소함에 따라, 인터페이스 회로(150)에서 발생하는 노이즈 성분, 예를 들어 EMI(Electro-Magnetic Interference) 등을 감소시킬 수 있다.
도 16 및 도 17은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 16 및 도 17을 참조하여 설명하는 일 실시예에서, 출력 신호(OUT)는 하이 레벨, 로우 레벨, 및 미드 레벨을 갖는 싱글 엔디드 신호일 수 있다. 도 16을 참조하면, 제1 커패시터(C1)와 제3 커패시터(C3)는 제1 제어 신호(CTR1)를 공통으로 입력받으며, 제2 커패시터(C2)와 제4 커패시터(C4)는 제2 입력 신호(IN2)를 공통으로 입력받을 수 있다. 따라서 도 16에 도시한 바와 같이 인터페이스 회로(160)의 등가 회로가 표현될 수 있다.
출력 신호(OUT)가 싱글 엔디드 신호이므로, 제1 입력 신호(IN1)와 제2 입력 신호(IN2) 및 출력 신호(OUT)의 관계는 앞서 표 1을 참조하여 설명한 바와 같을 수 있다. 또한 도 17을 참조하면, 제1 입력 신호(IN1)와 제1 제어 신호(CTR1)는 서로 상보적 관계를 가질 수 있다. 따라서, 제1 스위치 소자(SW1)가 턴-온될 때 제1 커패시터(C1)와 제3 커패시터(C3)는 방전되고, 제1 스위치 소자(SW1)가 턴-오프될 때 제2 커패시터(C2)와 제4 커패시터(C4)는 충전될 수 있다.
한편, 제2 입력 신호(IN2)가 제2 커패시터(C2)와 제4 커패시터(C4)에 입력되므로, 제2 스위치 소자(SW2)가 턴-온되면 제2 커패시터(C2)와 제4 커패시터(C4)가 충전되고, 제2 스위치 소자(SW2)가 턴-오프되면 제2 커패시터(C2)와 제4 커패시터(C4)가 방전될 수 있다. 따라서, 도 17에 도시한 바와 같이, 출력 신호(OUT)의 슬루율이 감소할 수 있다. 앞서 설명한 바와 같이, 출력 신호(OUT)의 슬루율이 감소함에 따라, 인터페이스 회로(150)에서 발생하는 노이즈 성분, 예를 들어 EMI(Electro-Magnetic Interference) 등을 감소시킬 수 있다.
도 6 내지 도 17을 참조하여 설명한 실시예들은, 도 5에 도시한 인터페이스 회로(100)의 동작에 대한 설명일 수 있다. 일례로, 도 5에 도시한 일 실시예에 따른 인터페이스 회로(100)가 차동 신호 방식으로 출력 신호(OUT)를 출력하는 경우, 출력 신호(OUT)의 슬루율을 증가시키기 위해 도 6 또는 도 10에 도시한 바와 같이 인터페이스 회로(100)를 동작시킬 수 있다. 일례로, 제1 입력 신호(IN1)를 제1 제어 신호(CTR1) 및 제2 제어 신호(CTR2)로서 인터페이스 회로(100)에 입력하고, 제3 제어 신호(CTR3)와 제4 제어 신호(CTR4)로 정전압을 입력함으로써, 도 6에 도시한 바와 같이 인터페이스 회로(100)를 동작시킬 수 있다. 또한, 제1 입력 신호(IN1)를 제1 내지 제4 제어 신호들(CTR1-CTR4)로서 인터페이스 회로(100)에 입력함으로써 도 10에 도시한 바와 같이 인터페이스 회로(100)를 동작시킬 수 있다.
또한 일 실시예에서 인터페이스 회로(100)가 싱글 엔디드 신호 방식으로 출력 신호(OUT)를 출력하는 경우, 출력 신호(OUT)의 슬루율을 증가시키기 위해 도 8 또는 도 12에 도시한 바와 같이 인터페이스 회로(100)를 동작시킬 수 있다. 일례로, 제1 입력 신호(IN1)를 제1 제어 신호(CTR1)로서 인터페이스 회로(100)에 입력하고, 제2 입력 신호(IN2)의 상보 신호를 제2 제어 신호(CTR2)로서 인터페이스 회로(100)에 입력하며, 제3 제어 신호(CTR3)와 제4 제어 신호(CTR4)로 정전압을 입력함으로써, 도 8에 도시한 바와 같이 인터페이스 회로(100)를 동작시킬 수 있다. 또한, 제1 입력 신호(IN1)를 제1 제어 신호(CTR1) 및 제3 제어 신호(CTR3)로서 인터페이스 회로(100)에 입력하고, 제2 입력 신호(IN2)의 상보 신호를 제2 제어 신호(CTR2) 및 제4 제어 신호(CTR4)로서 인터페이스 회로(100)에 입력함으로써 도 12에 도시한 바와 같이 인터페이스 회로(100)를 구현할 수 있다.
다시 말해, 도 6 내지 도 17을 참조하여 설명한 실시예들에 따른 인터페이스 회로들(110-160)은, 도 5에 도시한 일 실시예에 따른 인터페이스 회로(100)에서 제1 내지 제4 제어 신호들(CTR1-CTR4)을 조절함으로써 얻을 수 있는 등가 회로들일 수 있다. 따라서 본 발명의 일 실시예에서는, 도 5에 도시한 바와 같이 구현된 인터페이스 회로(100)에서 제1 및 제2 입력 신호들(IN1, IN2)과 제1 내지 제4 제어 신호들(CTR1-CTR4)을 적절히 선택함으로써, 도 6 내지 도 17을 참조하여 설명한 실시예들에 따른 다양한 방식들로 인터페이스 회로(100)를 동작시킬 수 있다.
또한 다른 예시로서, 도 6 내지 도 17을 참조하여 설명한 실시예들 각각은, 서로 별개의 회로로 구현되는 인터페이스 회로들(110-160)일 수도 있다. 일례로, 제1 커패시터(C1)와 제2 커패시터(C2)의 일단을 제1 스위치 소자(SW1)의 게이트에 물리적으로 연결하여 도 6에 도시한 바와 같은 인터페이스 회로(110)를 구현할 수 있다. 또한, 제1 커패시터(C1)와 제3 커패시터(C3)의 일단을 제1 스위치 소자(SW1)의 게이트에 물리적으로 연결하고, 제2 커패시터(C2)와 제4 커패시터(C4)에는 제2 입력 신호(IN2)의 상보 신호인 제2 제어 신호(CTR2)를 입력하여 도 12에 도시한 바와 같은 인터페이스 회로(140)를 구현할 수도 있다.
도 18은 본 발명의 일 실시예에 따른 인터페이스 회로를 간단하게 나타낸 회로도이다.
도 18을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 회로(50)는 제1 스위치 소자(SW1), 제2 스위치 소자(SW2), 제1 커패시터(C1), 제2 커패시터(C2), 제1 저항(R1) 및 제2 저항(R2) 등을 포함할 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2)는 제1 전원 노드(201)와 제2 전원 노드(202) 사이에서 서로 직렬로 연결될 수 있다.
도 18에 도시한 일 실시예에서 출력 노드(ON)로 출력되는 출력 신호(OUT)는, 제1 스위치 소자(SW1)를 제어하는 제1 입력 신호(IN1) 및 제2 스위치 소자(SW2)를 제어하는 제2 입력 신호(IN2)에 의해 결정될 수 있다. 일례로, 제1 스위치 소자(SW1)가 턴-온되면 출력 신호(OUT)가 증가하고, 제2 스위치 소자(SW2)가 턴-온되면 출력 신호가 감소할 수 있다.
출력 노드(ON)에는 제1 커패시터(C1)와 제2 커패시터(C2)가 연결될 수 있다. 제1 커패시터(C1)는 제1 제어 신호(CTR1)에 의해 충전 및 방전될 수 있으며, 제2 커패시터(C2)는 제2 제어 신호(CTR2)에 의해 충전 및 방전될 수 있다.
본 발명의 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2)는 MOS 커패시터 등으로 구현될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 MOS 커패시터일 경우, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)는 제1 커패시터(C1)와 제2 커패시터(C2)의 게이트 단자에 각각 입력될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)는 동일한 커패시턴스 값을 가질 수 있다. 또는, 제1 커패시터(C1)의 커패시턴스 값이 제2 커패시터(C2)의 커패시턴스 값과 다를 수도 있다.
인터페이스 회로(200)가 차동 신호 방식으로 데이터를 송신하는 경우, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 서로 반대 위상을 가질 수 있으며, 출력 신호는 하이 레벨과 로우 레벨 사이에서 스윙할 수 있다. 본 발명의 일 실시예에서는, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 감소하거나 로우 레벨에서 하이 레벨로 증가할 때, 제1 커패시터(C1)와 제2 커패시터(C2)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 증가시키거나 감소시킬 수 있다.
인터페이스 회로(100)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에는, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 반드시 서로 반대되는 위상을 갖지 않을 수도 있으며, 출력 신호(OUT)는 하이 레벨과 로우 레벨 외에 하이 레벨보다 작고 로우 레벨보다 큰 적어도 하나의 미드 레벨을 가질 수 있다. 적어도 일부 시간에서 제1 입력 신호(IN1)와 제2 입력 신호(IN2)는 같은 값을 가질 수 있다.
인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 데이터를 송신하는 경우에도, 제1 커패시터(C1)와 제2 커패시터(C2)의 충전 및 방전을 제어함으로써 출력 신호(OUT)의 슬루율을 증가 또는 감소시킬 수 있다. 일 실시예에서, 제1 커패시터(C1)와 제2 커패시터(C2) 중 적어도 하나는, 인터페이스 회로(200)가 차동 신호 방식으로 동작할 때와 싱글 엔디드 신호 방식으로 동작할 때 서로 다른 방식으로 제어될 수 있다. 일례로, 인터페이스 회로(200)가 차동 신호 방식으로 동작할 때 제2 커패시터(C2)는 제1 입력 신호(IN1)를 제2 제어 신호(CTR2)로서 입력받을 수 있으며, 인터페이스 회로(200)가 싱글 엔디드 신호 방식으로 동작할 때 제2 커패시터(C2)는 제2 입력 신호(IN2)의 상보 신호를 제2 제어 신호(CTR2)로서 입력받을 수 있다.
한편, 앞서 도 5를 참조하여 설명한 바와 같이, 인터페이스 회로(200)는 단위 회로로 정의될 수 있으며, 실제로 구현되는 인터페이스 장치에서 출력 신호(OUT)를 내보내는 하나의 출력 패드에는 복수의 단위 회로들이 연결될 수도 있다. 일례로, 하나의 출력 패드에는 하나 이상의 제1 단위 회로와 하나 이상의 제2 단위 회로가 연결될 수 있다. 일례로 제1 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1, C2)의 값은, 제2 단위 회로에 포함되는 저항들(R1, R2) 및 커패시터들(C1, C2)의 값과 서로 같거나 또는 서로 다를 수도 있다. 또한 인터페이스 장치가 신호를 전송하는 방식에 따라, 각 출력 패드에 연결된 단위 회로들 중 실제로 동작하는 단위 회로의 개수가 달라질 수 있다.
도 19 및 도 20은 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 19 및 도 20을 참조하여 설명하는 일 실시예에서, 인터페이스 회로(210)는 차동 신호 방식으로 출력 신호(OUT)를 출력할 수 있다. 따라서, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 하이 레벨로 증가하고, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 로우 레벨로 감소할 수 있다.
제1 커패시터(C1)와 제2 커패시터(C2)는 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 예시로서, 제1 입력 신호(IN1)가 제1 제어 신호 및 제2 제어 신호로서 제1 커패시터(C1)와 제2 커패시터(C2)에 입력될 수 있다. 따라서 도 19에 도시한 바와 같이 인터페이스 회로(210)의 등가 회로가 표현될 수 있다.
도 20을 참조하면, 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-온될 때, 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)는 턴-오프될 수 있다. 또한 제1 스위치 소자(SW1)가 턴-온될 때 제1 커패시터(C1)와 제2 커패시터(C2)가 충전될 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)가 충전됨에 따라 출력 신호(OUT)가 로우 레벨에서 하이 레벨로 빠르게 증가할 수 있다.
또한 제1 입력 신호(IN1)에 의해 제1 스위치 소자(SW1)가 턴-오프되고 제2 입력 신호(IN2)에 의해 제2 스위치 소자(SW2)가 턴-온되면, 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 이때 제1 입력 신호(IN1)에 의해 제1 커패시터(C1)와 제2 커패시터(C2)는 방전될 수 있으며, 출력 신호(OUT)가 하이 레벨에서 로우 레벨로 빠르게 감소할 수 있다. 따라서 출력 신호(OUT)의 슬루율이 증가할 수 있다.
도 21 및 도 22는 본 발명의 일 실시예에 따른 인터페이스 회로의 동작을 설명하기 위해 제공되는 도면들이다.
도 21 및 도 22를 참조하여 설명하는 일 실시예에서, 인터페이스 회로(220)는 싱글 엔디드 신호 방식으로 동작할 수 있다. 도 22를 참조하면, 제1 스위치 소자(SW1)가 턴-온되고 제2 스위치 소자(SW2)가 턴-오프되면 출력 신호(OUT)는 로우 레벨에서 하이 레벨로 증가하며, 제1 스위치 소자(SW1)가 턴-오프되고 제2 스위치 소자(SW2)가 턴-온되면 출력 신호(OUT)는 하이 레벨에서 로우 레벨로 감소할 수 있다. 또한, 제1 스위치 소자(SW1) 및 제2 스위치 소자(SW2) 중 어느 하나가 턴-온 또는 턴-오프 됨에 따라 출력 신호(OUT)가 하이 레벨과 로우 레벨 사이의 미드 레벨을 가질 수도 있다. 앞서 표 1을 참조하여 설명한 바와 같이 제1 입력 신호(IN1)와 제2 입력 신호(IN2) 및 출력 신호(OUT)의 관계가 정의될 수 있다.
인터페이스 회로(220)에서 제1 커패시터(C1)는 제1 입력 신호(IN1)에 의해 충전 및 방전될 수 있다. 다시 말해, 제1 커패시터(C1)에 입력되는 제1 제어 신호가 제1 입력 신호(IN1)와 같을 수 있다. 제2 커패시터(C2)에는 별도의 제2 제어 신호(CTR2)가 입력될 수 있다. 따라서 도 21에 도시한 바와 같이 인터페이스 회로(220)의 등가 회로가 표현될 수 있다. 일례로 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)와 상보적 관계를 가질 수 있다. 제1 입력 신호(IN1)로 제1 커패시터(C1)를 충전 및 방전하고, 제2 입력 신호(IN2)의 상보 신호로 제2 커패시터(C2)를 충전 및 방전하여 도 22에 도시한 바와 같이 출력 신호(OUT)의 슬루율을 증가시킬 수 있다.
도 19 내지 도 22를 참조하여 설명한 실시예들은 도 18에 도시한 인터페이스 회로(200)의 동작에 대한 설명일 수 있다. 다시 말해, 도 19에 도시한 인터페이스 회로(210)와 도 21에 도시한 인터페이스 회로(220) 각각은, 도 18에 도시한 인터페이스 회로(200)의 동작에 따른 등가 회로일 수 있다.
또한 도 19 내지 도 22를 참조하여 설명한 바와 달리, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)를 적절히 선택하여 출력 신호(OUT)의 슬루율을 감소시킬 수도 있다. 일례로, 출력 신호(OUT)가 차동 신호인 경우, 제2 입력 신호(IN2)를 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)로 선택함으로써 출력 신호(OUT)의 슬루율을 감소시킬 수 있다. 출력 신호(OUT)가 싱글 엔디드 신호인 경우, 제1 입력 신호(IN1)의 상보 신호를 제1 제어 신호(CTR1)로 선택하고, 제2 입력 신호(IN2)를 제2 제어 신호(CTR2)로 선택하여 출력 신호(OUT)의 슬루율을 감소시킬 수 있다. 출력 신호(OUT)의 슬루율을 감소시킴으로써 인터페이스 회로(200)에서 발생하는 노이즈를 줄이고, 소모 전력을 절감할 수 있다.
도 23은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다. 도 24 및 도 25는 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
도 23을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(300)는 차동 신호 방식으로 동작할 수 있다. 인터페이스 장치(300)는 제1 출력 신호(DN0)를 출력하는 제1 회로(310)와 제2 출력 신호(DP0)를 출력하는 제2 회로(320)를 포함할 수 있다. 제1 출력 신호(DN0)와 제2 출력 신호(DP0)는 서로 반대 위상을 가질 수 있으며, 제1 데이터 레인(L0)과 제2 데이터 레인(L1)을 통해 출력 패드들(TP0, TP1)로부터 수신 패드들(RP0, RP1)로 전송될 수 있다. 제1 수신 패드(RP0)와 제2 수신 패드(RP1) 각각에는 종단 저항(RT) 및 종단 커패시터(CT)를 포함하는 종단 회로가 연결될 수 있다. 리시버(RX0)는 제1 출력 신호(DN0)와 제2 출력 신호(DP0)를 이용하여 수신 데이터(D0)를 생성할 수 있다.
제1 회로(310)와 제2 회로(320)는 서로 같은 구조를 가질 수 있다. 제1 회로(310)를 예시로 설명하면, 제1 회로(310)는 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2) 각각의 동작은, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)에 의해 제어되며, 출력 노드(ON1)와 출력 패드(TP0)를 통해 제1 출력 신호(DN0)가 출력될 수 있다. 도 23에 도시한 일 실시예와 달리, 제1 회로(310)는 제3 커패시터(C3)와 제4 커패시터(C4)를 더 포함할 수도 있다. 일례로 제3 커패시터(C3)는 제1 저항(R1)과 제1 스위치 소자(SW1) 사이에 연결되어 정전압 또는 별도의 제어 신호를 입력받을 수 있으며, 제4 커패시터(C4)는 제2 저항(R2)과 제2 스위치 소자(SW2) 사이에 연결되어 정전압 또는 별도의 제어 신호를 입력받을 수 있다.
이하, 도 24 및 도 25를 함께 참조하여 인터페이스 장치(300)의 동작을 설명하기로 한다.
먼저 도 24는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 슬루율을 증가시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 도 24를 참조하면, 제1 입력 신호(IN1)와 제2 입력 신호(IN2)가 서로 반대 위상을 가지며, 제3 입력 신호(IN3)와 제4 입력 신호(IN4)가 서로 반대 위상을 가질 수 있다. 제1 입력 신호(IN1)와 제4 입력 신호(IN4)는 서로 같은 위상을 가질 수 있다. 따라서, 제1 출력 신호(OUT1)와 제2 출력 신호(OUT2)가 서로 반대 위상을 가질 수 있다.
일례로, 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)로, 제1 입력 신호(IN1)가 선택될 수 있다. 따라서, 제1 스위치 소자(SW1)가 턴-온되면 제1 커패시터(C1)가 충전되고, 제1 출력 신호(DN0)가 빠르게 증가할 수 있다. 또한, 제2 스위치 소자(SW2)가 턴-온되면 제2 커패시터(C2)가 방전되고, 제1 출력 신호(DN0)가 빠르게 감소할 수 있다.
또한 제2 회로(120)에 입력되는 제3 제어 신호(CTR3)와 제4 제어 신호(CTR4)로, 제3 입력 신호(IN3)가 선택될 수 있다. 따라서, 제2 회로(320)D에서 제3 스위치 소자(SW3)가 턴-온되면 제2 출력 신호(DP0)가 빠르게 증가하고, 제4 스위치 소자(SW4)가 턴-온되면 제2 출력 신호(DP0)가 빠르게 감소할 수 있다. 상기 설명한 바와 같이 커패시터들(C1-C4)을 제어함으로써 도 24에 도시한 바와 같이 아이 마진(Eye Margin)을 증가시킬 수 있다. 또한, 리시버(RX0)가 출력하는 수신 데이터(D0)가 하이 레벨 또는 로우 레벨을 갖는 시간을 충분히 확보할 수 있으며, 수신 측에서 수신 데이터(D0)를 정확하게 검출할 수 있다.
도 25는 제1 출력 신호(OUT1) 및 제2 출력 신호(OUT2)의 슬루율을 감소시키는 실시예를 설명하기 위해 제공되는 파형도일 수 있다. 도 25를 참조하면, 입력 신호들(IN1-IN4)은 도 24를 참조하여 설명한 바와 같을 수 있다.
일례로, 제1 회로(310)에 입력되는 제1 제어 신호(CTR1)와 제2 제어 신호(CTR2)로, 제2 입력 신호(IN2)가 선택될 있다. 제1 스위치 소자(SW1)가 턴-온되면 제1 커패시터(C1)가 방전되고, 제1 출력 신호(DN0)가 천천히 증가할 수 있다. 또한, 제2 스위치 소자(SW2)가 턴-온되면 제2 커패시터(C2)가 충전되고, 제1 출력 신호(DN0)가 천천히 감소할 수 있다.
또한, 제2 회로(320)에 입력되는 제3 제어 신호(CTR3)와 제4 제어 신호(CTR4)로, 제4 입력 신호(IN4)가 선택될 수 있다. 따라서, 제3 스위치 소자(M3)가 턴-온되면 제2 출력 신호(DP0)가 천천히 증가하고, 제4 스위치 소자(M4)가 턴-온되면 제2 출력 신호(DP0)가 천천히 감소할 수 있다. 따라서 도 25에 도시한 바와 같이 출력 신호들(DN0, DP0)의 아이 마진 및 슬루율이 줄어들 수 있다.
결과적으로, 본 발명의 일 실시예에 따른 인터페이스 장치(300)는 출력 신호들(DN0, DP0)의 슬루율을 의도적으로 증가시키거나 또는 감소시킬 수도 있다. 상기 설명한 바와 같이 슬루율을 의도적으로 감소시킴으로써 고속의 데이터 통신이 필요없는 경우에, 인터페이스 장치(300)의 동작이 인접한 다른 구성 요소들, 예를 들어 RF 모듈, GPS 모듈 등의 성능에 미치는 간섭을 최소화할 수 있다.
도 26은 본 발명의 일 실시예에 따른 인터페이스 장치를 간단하게 나타낸 도면이다. 도 27 내지 도 30은 본 발명의 일 실시예에 따른 인터페이스 장치의 동작을 설명하기 위해 제공되는 도면들이다.
먼저 도 27을 참조하면, 본 발명의 일 실시예에 따른 인터페이스 장치(400)는 제1 출력 신호(A0)를 출력하는 제1 회로(410)와, 제2 출력 신호(B0)를 출력하는 제2 회로(420), 및 제3 출력 신호(C0)를 출력하는 제3 회로(430)를 포함할 수 있다. 도 27에 도시한 일 실시예에 따른 인터페이스 장치(400)는 MIPI 표준에 따른 C-Phy 인터페이스에 따른 통신을 지원할 수 있다. 제1 내지 제3 출력 신호들(A0-C0)은 하이 레벨, 로우 레벨, 미드 레벨 중 어느 하나를 가질 수 있으며, 제1 내지 제3 출력 신호들(A0-C0)은 서로 같은 레벨을 갖지 않을 수 있다.
제1 출력 신호(A0)는 제1 데이터 레인(L0)를 따라 제1 수신 패드(RP0)에 입력되며, 제2 출력 신호(B0)는 제2 데이터 레인(L1)를 따라 제2 수신 패드(RP1)에 입력되고, 제3 출력 신호(C0)는 제3 데이터 레인(L2)을 통해 제3 수신 패드(RP2)에 입력될 수 있다. 수신 패드들(RP0-RP2) 각각에는 종단 회로가 연결되며, 종단 회로는 종단 저항(RT) 및 종단 커패시터(CT)를 포함할 수 있다.
제1 내지 제3 리시버들(RX0-RX2) 각각은 제1 내지 제3 출력 신호들(A0-C0)을 이용하여 제1 내지 제3 수신 데이터들(AB0, BC0, CA0)을 생성할 수 있다. 제1 리시버(RX0)는 제1 출력 신호(A0)와 제2 출력 신호(B0)의 차이를 이용하여 제1 수신 데이터(AB0)를 생성하고, 제2 리시버(RX1)는 제2 출력 신호(B0)와 제3 출력 신호(C0)의 차이를 이용하여 제2 수신 데이터(BC0)를 생성할 수 있다. 제3 리시버(RX2)는 제3 출력 신호(C0)와 제1 출력 신호(A0)의 차이를 이용하여 제3 수신 데이터(CA0)를 생성할 수 있다. 일 실시예로, 수신 측에서는 제1 내지 제3 수신 데이터들(AB0, BC0, CA0)을 3개의 비트를 갖는 상태 정보로 변환하고, 상태 정보의 변화를 이용하여 심볼 정보를 생성할 수 있다.
제1 회로(410), 제2 회로(420), 및 제3 회로(430)는 서로 같은 구조를 가질 수 있다. 제1 회로(410)를 예시로 설명하면, 제1 회로(410)는 제1 스위치 소자(SW1)와 제2 스위치 소자(SW2), 제1 저항(R1), 제2 저항(R2), 제1 커패시터(C1), 제2 커패시터(C2) 등을 포함할 수 있다. 제1 커패시터(C1)와 제2 커패시터(C2)는 출력 노드(ON1)에 연결될 수 있다. 제1 커패시터(C1)는 제1 제어 신호(CTR1)에 의해 충전 및 방전되고, 제2 커패시터(C2)는 제2 제어 신호(CTR2)에 의해 충전 및 방전될 수 있다.
이하, 도 27 내지 도 30을 함께 참조하여 인터페이스 장치(400)의 동작을 설명하기로 한다.
도 27 및 도 28은 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 증가시킬 수 있는 동작 실시예에 해당할 수 있다. 도 27을 참조하면, 제1 내지 제3 출력 신호들(A0-C0) 각각의 크기는 하이 레벨, 로우 레벨, 미드 레벨 중 하나로 결정되며, 제1 내지 제3 출력 신호들(A0-C0)이 동시에 같은 레벨을 갖지 않을 수 있다.
도 28은 도 27에 도시한 제1 내지 제3 출력 신호들(A0-C0)에 대응하는 입력 신호들(IN1-IN6) 및 제어 신호들(CTR1-CTR6)을 나타낸 도면이다. 제1 회로(410)를 예시로 설명하면, 제1 제어 신호(CTR1)와 제1 입력 신호(IN1)는 같은 신호일 수 있으며, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)의 상보 신호일 수 있다. 이와 같이 제1 및 제2 제어 신호들(CTR1, CTR2)을 선택함으로써, 제1 출력 신호(A0)의 슬루율을 증가시킬 수 있다. 마찬가지로, 제2 회로(420)에서 제3 제어 신호(CTR3)는 제3 입력 신호(IN3)와 같은 신호이고, 제4 제어 신호(CTR4)는 제4 입력 신호(IN4)의 상보 신호일 수 있다.
한편, 도 29 및 도 30은 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 감소시킬 수 있는 동작 실시예에 해당할 수 있다. 도 29를 참조하면, 제1 내지 제3 출력 신호들(A0-C0) 각각의 크기는 하이 레벨, 로우 레벨, 미드 레벨 중 하나로 결정되며, 제1 내지 제3 출력 신호들(A0-C0)이 동시에 같은 레벨을 갖지 않을 수 있다.
도 30은 도 29에 도시한 제1 내지 제3 출력 신호들(A0-C0)에 대응하는 입력 신호들(IN1-IN6) 및 제어 신호들(CTR1-CTR6)을 나타낸 도면이다. 제1 회로(410)를 예시로 설명하면, 제1 제어 신호(CTR1)는 제1 입력 신호(IN1)의 상보 신호일 수 있으며, 제2 제어 신호(CTR2)는 제2 입력 신호(IN2)와 같은 신호일 수 있다. 이와 같이 제1 및 제2 제어 신호들(CTR1, CTR2)을 선택함으로써, 제1 출력 신호(A0)의 슬루율을 감소시킬 수 있다. 마찬가지로, 제2 회로(420)에서 제3 제어 신호(CTR3)는 제3 입력 신호(IN3)의 상보 신호이고, 제4 제어 신호(CTR4)는 제4 입력 신호(IN4)와 같은 신호일 수 있다.
도 27 및 도 28을 참조하여 설명한 바와 같이 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 증가시켜 인터페이스 장치(400)의 동작 성능을 개선할 수 있다. 또는 도 29 및 도 30을 참조하여 설명한 바와 같이 제1 내지 제3 출력 신호들(A0-C0)의 슬루율을 감소시켜 인터페이스 장치(400)의 노이즈 특성을 개선하고 소모 전력을 낮출 수 있다.
도 31은 본 발명의 일 실시예에 따른 인터페이스 회로를 포함하는 모바일 시스템을 간단하게 나타낸 블록도이다.
도 31을 참조하면, 모바일 시스템(1000)은 카메라(1100), 디스플레이(1200), 오디오 처리부(1300), 모뎀(1400), DRAM(1500a, 1500b), 플래시 메모리 장치(1600a, 1600b), I/O 디바이스(1700a, 1700b), 및 어플리케이션 프로세서(Application Processor, 이하 "AP")(1800)를 포함할 수 있다.
모바일 시스템(1000)은 랩탑(laptop) 컴퓨터, 휴대용 단말기, 스마트폰, 태블릿 PC, 웨어러블 기기, 헬스케어 기기, 또는 IoT(Internet-of-Things) 기기로 구현될 수 있다. 또한, 모바일 시스템(1000)은 서버, 또는 개인용 컴퓨터로 구현될 수도 있다.
카메라(1100)는 사용자의 제어에 따라 정지 영상 또는 동영상을 촬영할 수 있다. 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상을 이용하여 특정 정보를 획득하거나, 정지 영상/동영상을 문자 등과 같은 다른 형태의 데이터로 변환하여 저장할 수 있다. 또는, 모바일 시스템(1000)은 카메라(1100)로 촬영한 정지 영상/동영상에 포함되는 문자열을 인식하여 해당 문자열에 대응하는 텍스트나 오디오 번역본을 제공할 수도 있다. 이와 같이 모바일 시스템(1000)에서 카메라(1100)의 활용 분야는 점점 다양해지는 추세이다. 일 실시예에서, 카메라(1100)는 MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 정지 영상/동영상 등의 데이터를 AP(1800)로 전송할 수 있다.
디스플레이(1200)는 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diodes) 디스플레이, AM-OLED(Active-Matrix Organic Light-Emitting Diode), PDP(Plasma Display Panel), FED(Field Emission Display), 전자 종이 등과 같은 다양한 형태로 구현될 수 있다. 일 실시예에서 디스플레이(1200)는 터치스크린 기능을 제공하여 모바일 시스템(1000)의 입력장치로도 사용될 수 있다. 또한, 디스플레이(1200)는 지문 센서 등과 일체로 제공되어 모바일 시스템(1000)의 보안 기능을 제공할 수도 있다. 일 실시예에서, AP(1800)는, MIPI 표준에 따른 D-Phy 또는 C-Phy 인터페이스에 따라 디스플레이(1200)에 표시하고자 하는 영상 데이터를 디스플레이(1200)로 전송할 수 있다.
AP(1800)와 디스플레이(1200) 사이의 통신 및 AP(1800)와 카메라(1100) 사이의 통신에는 본 발명의 실시예들을 참조하여 설명한 인터페이스 장치가 적용될 수 있다. AP(1800), 디스플레이(1200) 및 카메라(1100) 중 적어도 하나는, 인터페이스 장치에 포함되는 커패시터를 충전 및 방전시키는 제어 신호를 필요에 따라 적절히 선택함으로써, 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시키거나 감소시킬 수 있다.
일례로, 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시킴으로써, AP(1800)와 디스플레이(1200) 사이 및/또는 AP(1800)와 카메라(1100) 사이의 데이터 전송 속도를 증가시키고 노이즈 특성을 개선할 수 있다. 또한 인터페이스 장치가 출력하는 출력 신호의 슬루율을 증가시킴으로써, AP(1800)와 디스플레이(1200) 사이의 통신 및/또는 AP(1800)와 카메라(1100) 사이의 통신이 다른 구성 요소들에 미치는 영향을 최소화하고 소모 전력을 줄일 수 있다.
오디오 처리부(1300)는 플래시 메모리 장치(1600a, 1600b)에 저장된 오디오 데이터나 모뎀(1400) 또는 I/O 디바이스(1700a, 1700b) 등을 통해 외부에서 수신한 컨텐츠에 포함되는 오디오 데이터를 처리할 수 있다. 예를 들어, 오디오 처리부(1300)는 오디오 데이터에 대한 코딩/디코딩, 증폭, 노이즈 필터링 등과 같은 다양한 처리를 수행할 수 있다.
모뎀(1400)는 유/무선데이터 송수신을 위하여 신호를 변조하여 송신하는 한편, 외부로부터 수신한 신호를 복조하여 원래 신호를 복구할 수 있다. I/O 디바이스(1700a, 1700b)는 디지털 입출력을 제공하는 장치로서, 외부의 기록 매체와 연결 가능한 포트(port), 터치 스크린이나 기계식 버튼 키 등과 같은 입력 장치, 햅틱 등의 방식으로 진동을 출력할 수 있는 출력 장치 등을 포함할 수 있다. 일부 예에서, I/O 디바이스(1700a, 1700b)는 USB, 라이트닝 케이블, SD 카드, 마이크로 SD 카드, DVD, 네트워크 어댑터 등과 같은 포트를 통해 외부의 기록 매체와 연결될 수 있다.
AP(1800)는 모바일 시스템(1000)의 전반적인 동작을 제어할 수 있다. 구체적으로, AP(1800)는 플래시 메모리 장치(1600a, 1600b)에 저장된 컨텐츠의 일부가 화면에 표시되도록 디스플레이(1200)를 제어할 수 있다. 또한, AP(1800)는 I/O 디바이스(1700a, 1700b) 등을 통해 사용자 입력이 수신되면, 사용자 입력에 대응하는 제어 동작을 수행할 수 있다.
AP(1800)는 응용 프로그램, 운영 체제(Operating System, OS) 등을 구동하는 시스템 온 칩(System-on-Chip, 이하 "SoC")으로 제공될 수 있다. 또한, AP(1800)는 모바일 시스템(1000)에 포함되는 다른 장치들, 예를 들어 DRAM(1500a), 플래시 메모리(1620) 및/또는 메모리 컨트롤러(1610)등과 하나의 반도체 패키지에 포함될 수도 있다. 예를 들어, PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지 형태로, AP(1800)와 다른 적어도 하나의 장치가 제공될 수 있다. AP(1800)상에서 구동되는 운영 체제의 커널(Kernel)에는 입출력 스케줄러(I/O Scheduler) 및 플래시 메모리 장치(1600a, 1600b)를 제어하기 위한 장치 드라이버(Device Driver)가 포함될 수 있다. 장치 드라이버는 입출력 스케줄러에서 관리되는 동기 큐의 수를 참조하여 플래시 메모리 장치(1600a, 1600b)의 액세스 성능을 제어하거나, SoC 내부의 CPU 모드, DVFS(Dynamic Voltage and Frequency Scaling) 레벨 등을 제어할 수 있다.
일 실시예에서, AP(1800)는 연산을 실행하거나, 응용 프로그램 및/또는 운영 체제를 구동하는 프로세서 블록, 프로세서 블록과 시스템 버스를 통해 연결되는 다른 다양한 주변 구성 요소들을 포함할 수 있다. 주변 구성 요소들에는 메모리 컨트롤러, 내부 메모리, 전원 관리 블록, 에러 검출 블록, 모니터링 블록 등이 포함될 수 있다. 프로세서 블록은 하나 이상의 코어를 포함할 수 있으며, 프로세서 블록에 복수의 코어들이 포함되는 경우 코어들 각각은 캐시 메모리를 포함하고, 코어들이 공유하는 공통 캐시가 프로세서 블록에 포함될 수 있다.
일 실시예에서, AP(1800)는 AI 데이터 연산을 위한 전용 회로인 Accelerator 블록(1820)을 포함할 수도 있다. 또는, 실시예들에 따라, 별도의 Accelerator 칩이 AP(1800)와 분리되어 제공될 수도 있으며, Accelerator 블록(1820) 또는 Accelerator 칩에는 DRAM(1500b)이 추가로 연결될 수 있다. Accelerator 블록(1820)은 AP(1800)의 특정 기능을 전문적으로 수행하는 기능 블록으로서, 그래픽 데이터 처리를 전문적으로 수행하는 기능블럭인 GPU(Graphics Processing Unit), AI 계산과 인퍼런스(Inference)를 전문적으로 수행하기 위한 블럭인 NPU(Neural Processing Unit), 데이터 전송을 전문적으로 하는 블록인 DPU(Data Processing Unit) 등을 포함할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 복수의 DRAM(1500a, 1500b)을 포함할 수 있다. 일 실시예에서, AP(1800)는 DRAM(1500a, 1500b)을 제어하기 위한 컨트롤러(1810)를 포함할 수 있고, DRAM(1500a)은 AP(1800)와 직접 연결될 수 있다.
AP(1800)는 JEDEC 표준 규격에 맞는 커맨드와 모드 레지스터 셋(Mode Register Set: MRS)을 설정하여 DRAM을 제어하거나, 저전압/고속/신뢰성 등 모바일 시스템(1000)에서 요구하는 스펙과 기능 및 CRC/ECC를 위한 DRAM 인터페이스 규약을 설정하여 통신할 수 있다. 예를 들어, AP(1800)는 LPDDR4, LPDDR5 등의 JEDEC표준 규격에 맞는 인터페이스로 DRAM(1500a)과 통신할 수 있다. 또는, AP(1800)는 Accelerator 블록(1820) 또는 AP(1800)와 별도로 마련되는 Accelerator 칩이 DRAM(1500a)보다 높은 대역폭을 가지는 Accelerator용 DRAM(1500b)을 제어하기 위하여 새로운 DRAM 인터페이스 규약을 설정하여 통신할 수도 있다.
도 20에서는 DRAM(1500a, 1500b)만을 도시하였으나, 모바일 시스템(1000)의 구성이 반드시 이와 같은 형태로 한정되는 것은 아니며, AP(1800)나 Accelerator 블록(1820)의 대역폭과 반응 속도, 전압 조건에 따라 DRAM(1500a, 1500b)이 아닌 다른 메모리들도 모바일 시스템(1000)에 포함될 수 있다. 일례로, 컨트롤러(1810) 및/또는 Accelerator 블록(1820)은 PRAM이나 SRAM, MRAM, RRAM, FRAM, Hybrid RAM등과 같은 다양한 메모리들을 제어할 수 있다. DRAM(1500a, 1500b)은 I/O 디바이스(1700a, 1700b)나 플래시 메모리 장치(1600a, 1600b)보다 상대적으로 작은 레이턴시(latency)와 높은 대역폭(bandwidth)를 가지고 있다. DRAM(1500a, 1500b)은 모바일 시스템(1000)의 파워 온 시점에 초기화될 수 있으며, 운영 체제와 어플리케이션 데이터가 로딩되면 운영 체제와 어플리케이션 데이터의 임시 저장 장소로 사용되거나 각종 소프트웨어 코드의 실행 공간으로 사용될 수 있다.
DRAM(1500a, 1500b) 내에서는 더하기/빼기/곱하기/나누기 사칙연산과 벡터 연산, 어드레스 연산, 또는 FFT 연산 데이터가 저장될 수 있다. 또 다른 실시예로 DRAM(1500a, 1500b)은 연산기능을 탑재한 PIM(Processing in memory)로 제공될 수도 있다. 일례로 DRAM(1500a, 1500b) 내에서 인퍼런스(inference)에 사용되는 수행을 위한 함수기능(function)이 수행될 수 있다. 여기서, 인퍼런스는 인공 신경망(artificial neural network)을 이용한 딥러닝 알고리즘에서 수행될 수 있다. 딥러닝 알고리즘은 다양한 데이터를 통해 모델을 학습하는 트레이닝(training) 단계와 학습된 모델로 데이터를 인식하는 인퍼런스 단계를 포함할 수 있다. 예를 들어, 인퍼런스에 사용되는 함수는 쌍곡선 탄젠트(hyperbolic tangent) 함수, 시그모이드(sigmoid) 함수, ReLU(Rectified Linear Unit) 함수 등을 포함할 수 있다.
실시예로서, 사용자가 카메라(1100)를 통해 촬영한 이미지는 신호처리되어 DRAM(1500b) 내에 저장될 수 있으며, Accelerator 블록(1820) 또는 Accelerator 칩은 DRAM(1500b)에 저장된 데이터와 인퍼런스에 사용되는 함수를 이용하여 데이터를 인식하는 AI 데이터 연산을 수행할 수 있다.
실시예에 따라, 모바일 시스템(1000)은 DRAM(1500a, 1500b)보다 큰 용량을 가진 복수의 스토리지 또는 복수의 플래시 메모리 장치(1600a, 1600b)를 포함할 수 있다. 플래시 메모리 장치(1600a, 1600b)는 컨트롤러(1610)와 플래시 메모리(1620)를 포함할 수 있다. 컨트롤러(1610)는 AP(1800)로부터 제어 커맨드와 데이터 등을 수신하며, 제어 커맨드에 응답하여 플래시 메모리(1620)에 데이터를 기록하거나, 플래시 메모리(1620)에 저장된 데이터를 읽어와서 AP(1800)에 전송할 수 있다.
실시예에 따라 Accelerator 블록(1820) 또는 Accelerator 칩은 플래시 메모리 장치(1600a, 1600b)를 이용하여 트레이닝(training) 단계와 AI 데이터 연산을 수행할 수 있다 일 실시예로 플래시 메모리 장치(1600a, 1600b)의 내부에 소정의 연산을 실행할 수 있는 블록이 구현될 수 있으며, 해당 블록은 플래시 메모리(1620)에 저장된 데이터를 이용하여 AP(1800) 및/또는 Accelerator 블록(1820)이 수행하는 트레이닝(training) 단계와 인퍼런스 AI 데이터 연산 중 적어도 일부를 대신 실행할 수도 있다.
일 실시예에서, AP(1800)는 인터페이스(1830)를 포함할 수 있고, 이에 따라, 플래시 메모리 장치(1600a, 1600b)는 AP(1800)와 직접 연결될 수 있다. 예를 들어, AP(1800)는 SoC로 구현될 수 있고, 플래시 메모리 장치(1600a)는 AP(1800)와 다른 별도의 칩으로 구현될 수 있으며, AP(1800)와 플래시 메모리 장치(1600a)는 하나의 패키지(package)에 탑재될 수 있다. 그러나, 본 발명의 실시예들은 이에 한정되지 않으며, 복수의 플래시 메모리 장치(1600a, 1600b)는 커넥션(connection)을 통하여 모바일 시스템(1000)에 전기적으로 연결될 수 있다.
플래시 메모리 장치(1600a, 1600b)는 카메라(1100)가 촬영한 정지 영상/동영상 등의 데이터를 저장하거나, 통신 네트워크 및/또는 I/O 디바이스(1700a, 1700b)에 포함된 포트 등을 통해 수신한 데이터를 저장할 수 있다. 예를 들어, 증강 현실(Augmented Reality)/가상 현실(Virtual Reality), HD(High Definition) 또는 UHD(Ultra High Definition) 컨텐츠를 저장할 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 제1 전원 전압을 공급하는 제1 전원 노드, 및 출력 신호를 내보내는 출력 노드에 연결되며, 제1 입력 신호로 제어되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 공급하는 제2 전원 노드, 및 상기 출력 노드에 연결되며, 상기 제1 입력 신호와 다른 제2 입력 신호로 제어되는 제2 스위치 소자;
    상기 제1 전원 노드와 상기 제1 스위치 소자 사이에 연결되는 제1 저항;
    상기 제2 전원 노드와 상기 제2 스위치 소자 사이에 연결되는 제2 저항;
    상기 출력 노드에 연결되며 제1 제어 신호에 의해 충전 및 방전되는 제1 커패시터;
    상기 출력 노드에 연결되며 상기 제1 제어 신호와 다른 제2 제어 신호에 의해 충전 및 방전되는 제2 커패시터;
    상기 제1 저항과 상기 제1 스위치 소자 사이의 노드에 연결되는 제3 커패시터; 및
    상기 제2 저항과 상기 제2 스위치 소자 사이의 노드에 연결되는 제4 커패시터; 를 포함하는 인터페이스 회로.
  2. 제1항에 있어서,
    상기 제1 제어 신호와 상기 제1 입력 신호는 동일한 신호인 인터페이스 회로.
  3. 제1항에 있어서,
    상기 제2 제어 신호는 상기 제2 입력 신호의 상보 신호인 인터페이스 회로.
  4. 제1항에 있어서,
    상기 제3 커패시터는 제3 제어 신호를 입력받고, 상기 제4 커패시터는 제4 제어 신호를 입력받는 인터페이스 회로.
  5. 제4항에 있어서,
    상기 제3 제어 신호는 상기 제1 제어 신호와 동일한 신호이고, 상기 제4 제어 신호는 상기 제2 제어 신호와 동일한 신호인 인터페이스 회로.
  6. 제1항에 있어서,
    상기 출력 신호의 크기는 제1 레벨, 상기 제1 레벨보다 큰 제2 레벨, 및 상기 제2 레벨보다 큰 제3 레벨 중 어느 하나를 가지며,
    상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제2 레벨로 증가하면 상기 제2 커패시터가 충전되고, 상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제3 레벨로 증가하면 상기 제1 커패시터가 충전되며, 상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제3 레벨로 증가하면 상기 제1 커패시터 및 상기 제2 커패시터가 동시에 충전되는 인터페이스 회로.
  7. 제1항에 있어서,
    상기 출력 신호의 크기는 제1 레벨, 상기 제1 레벨보다 큰 제2 레벨, 및 상기 제2 레벨보다 큰 제3 레벨 중 어느 하나를 가지며,
    상기 출력 신호의 크기가 상기 제3 레벨에서 상기 제2 레벨로 감소하면 상기 제1 커패시터가 방전되고, 상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제1 레벨로 감소하면 상기 제2 커패시터가 방전되며, 상기 출력 신호의 크기가 상기 제3 레벨에서 상기 제1 레벨로 감소하면 상기 제1 커패시터 및 상기 제2 커패시터가 동시에 방전되는 인터페이스 회로.
  8. 제1항에 있어서,
    상기 출력 신호의 크기는 제1 레벨, 상기 제1 레벨보다 큰 제2 레벨 중 어느 하나를 가지며,
    상기 출력 신호의 크기가 상기 제1 레벨에서 상기 제2 레벨로 증가하면 상기 제1 커패시터가 충전되고, 상기 출력 신호의 크기가 상기 제2 레벨에서 상기 제1 레벨로 감소하면 상기 제2 커패시터가 방전되는 인터페이스 회로.
  9. 서로 직렬로 연결되는 제1 스위치 소자와 제2 스위치 소자, 및 상기 제1 스위치 소자와 상기 제2 스위치 소자가 연결되는 출력단에 연결되는 제1 커패시터와 제2 커패시터를 각각 포함하는 복수의 인터페이스 회로들; 및
    상기 제1 스위치 소자와 상기 제2 스위치 소자를 제어하여 상기 복수의 인터페이스 회로들 각각의 출력 신호를 결정하며, 상기 제1 커패시터와 상기 제2 커패시터를 충전 및 방전시켜 상기 출력 신호의 슬루율을 조절하는 컨트롤러; 를 포함하며,
    상기 컨트롤러는, 상기 제1 스위치 소자를 제어하는 제1 입력 신호를 상기 제1 커패시터에 입력하는 인터페이스 장치.
  10. 제1 전원 전압을 입력받으며, 제1 입력 신호에 의해 턴-온 및 턴-오프되는 제1 스위치 소자;
    상기 제1 전원 전압보다 작은 제2 전원 전압을 입력받으며, 상기 제1 입력 신호와 다른 제2 입력 신호에 의해 턴-온 및 턴-오프되는 제2 스위치 소자;
    상기 제1 스위치 소자와 상기 제2 스위치 소자가 서로 연결되는 출력 노드에 연결되는 제1단, 및 제1 제어 신호를 입력받는 제2단을 갖는 제1 커패시터; 및
    상기 출력 노드에 연결되는 제1단, 및 상기 제1 제어 신호와 다른 제2 제어 신호를 입력받는 제2단을 갖는 제2 커패시터; 를 포함하며,
    상기 출력 노드에서 출력되는 출력 신호가 증가하면 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나가 로우 레벨에서 하이 레벨로 증가하고, 상기 출력 신호가 감소하면 상기 제1 제어 신호 및 상기 제2 제어 신호 중 적어도 하나가 상기 하이 레벨에서 상기 로우 레벨로 감소하며,
    상기 출력 신호의 크기의 변화량이 제1 값이면 상기 제1 제어 신호 및 상기 제2 제어 신호 중 하나만 증가 또는 감소하며, 상기 출력 신호의 크기의 변화량이 상기 제1 값보다 큰 제2 값이면 상기 제1 제어 신호 및 상기 제2 제어 신호가 동시에 증가 또는 감소하는 인터페이스 회로.

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