JP3878419B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP3878419B2 JP3878419B2 JP2001012116A JP2001012116A JP3878419B2 JP 3878419 B2 JP3878419 B2 JP 3878419B2 JP 2001012116 A JP2001012116 A JP 2001012116A JP 2001012116 A JP2001012116 A JP 2001012116A JP 3878419 B2 JP3878419 B2 JP 3878419B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- state
- node
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Description
【発明の属する技術分野】
本発明は、半導体集積回路(IC)に係り、特に出力信号の波形の変化を緩やかにするための容量が付加されたMOS 型の出力バッファ回路を備えたICに関するもので、例えば車載用ネットワークの通信線路に接続される差動型の出力バッファ回路を備えたICに使用されるものである。
【0002】
【従来の技術】
ICに設けられたMOS 型の出力バッファ回路には、負荷として接続される通信線路に送出するパルス信号の高速化に伴うノイズの発生を軽減する目的で出力信号の波形の変化を緩やかにする(波形の立上がりおよび立下がりに傾斜を持たせる)ための容量が付加された差動出力型のものがある。
【0003】
図3は、従来のICにおける駆動制御回路および差動出力型の出力バッファ回路と、負荷として接続される通信線路の等価回路の一例を示している。この従来例の駆動制御回路の入力パルス信号波形の変化に対する差動出力型の出力バッファ回路の差動出力信号波形の変化の一例を図2中に示している。
【0004】
図3において、内部回路(図示せず)から入力端子50を経て入力するパルス信号を受ける駆動制御回路(第1の駆動制御回路51および第2の駆動制御回路52)は、一対の駆動信号(パルス信号)を生成し、一対の駆動出力ノード(第1の駆動出力ノード51a および第2の駆動出力ノード52a )から出力する。
【0005】
差動出力型の出力バッファ回路53は、前記一対の駆動信号を受けて駆動され、差動出力信号を一対の出力端子(第1の出力端子54および第2の出力端子55)を介して外部の通信線路(例えば二芯の接続ケーブル)に送出する。
【0006】
ここで、第2の出力端子55と外部電源(例えば5V)との間に接続される負荷抵抗R および第1の出力端子54と外部の接地電位との間に接続されている負荷抵抗Rは、通信線路のインピーダンスを等価的に示している。
【0007】
なお、前記第2の駆動制御回路52は、インバータ回路IV1 、それぞれP チャネル型のMOSFET(絶縁ゲート型電界効果トランジスタ)である第1のトランジスタM1、第2のトランジスタM2、第3のトランジスタM3、第1の定電流源I1および第2の定電流源I2からなり、第3のトランジスタM3のドレインが第2の駆動出力ノード52a となる。
【0008】
また、前記第1の駆動制御回路51は、それぞれN チャネル型のMOSFETである第4のトランジスタM4、第5のトランジスタM5、第6のトランジスタM6、第3の定電流源I3および第4の定電流源I4からなり、第6のトランジスタM6のドレインが第1の駆動出力ノード51a となる。
【0009】
また、前記差動出力型の出力バッファ回路53は、PMOSFET からなる第1の出力用トランジスタM7およびNMOSFET からなる第2の出力用トランジスタM8と、上記第1の出力用トランジスタM7のゲート・ドレイン間に接続された第1の容量C1と、上記第2の出力用トランジスタM8のドレイン・ゲート間に接続された第2の容量C2とからなる。
【0010】
ここで、上記第1の出力用トランジスタM7は、VCC ノードにソース・バックゲートが接続され、ドレインが第1の出力端子54に接続され、ゲートに前記第1の駆動制御回路51の第1の駆動出力ノード51a から駆動パルス信号が供給される。また、前記第2の出力用トランジスタM8は、GND ノードにソース・バックゲートが接続され、ドレインが第2の出力端子55に接続され、ゲートに前記第2の駆動制御回路52の第2の駆動出力ノード52a から駆動パルス信号が供給される。
【0011】
次に、上記構成における動作を簡単に説明する。
【0012】
(1)図2中に示すように、入力信号の論理レベルが"H" から"L" に変化すると、第1の駆動出力ノード51a の電位が"H" から"L" に変化する。したがって、第1の出力用トランジスタM7は、オフ状態からオン状態に変化し、そのドレインノード(第1の出力端子54)の電圧(出力1)が"L" から"H" に変化する。この時、第1の容量C1の作用により、出力1が緩やかに上昇し、この上昇の度合い(波形の傾斜)は第1の容量C1に依存する。
【0013】
一方、この時、第2の駆動制御回路52においては、インバータ回路IV1 の出力信号が"L" から"H" に変化し、第2の駆動出力ノード52a の電位が"L" から"H"に変化する。したがって、第2の出力用トランジスタM8は、オフ状態からオン状態に変化し、そのドレインノード(第2の出力端子55)の電圧(出力2)が"H"から"L" に変化する。この時、第2の容量C2の作用により、出力2が緩やかに降下し、この降下の度合い(波形の傾斜)は第2の容量C2の値に依存する。
【0014】
(2)上記とは逆に、入力信号の論理レベルが"L" から"H" に変化すると、第1の駆動出力ノード51a の電位が"L" から"H" に変化する。したがって、第1の出力用トランジスタM7は、オン状態からオフ状態に変化し、そのドレインノードの出力1が"H" から"L" に変化する。この時、第1の容量C1の作用により、出力1が緩やかに降下し、この降下の度合いは第1の容量C1に依存する。
【0015】
一方、この時、第2の駆動制御回路52においては、インバータ回路IV1 の出力信号が"H" から"L" に変化し、第2の駆動出力ノード52a の電位が"H" から"L"に変化する。したがって、第2の出力用トランジスタM8は、オン状態からオフ状態に変化し、そのドレインノードの出力2が"L" から"H" に変化する。この時、第2の容量C2の作用により、出力2が緩やかに上昇し、この上昇の度合いは第2の容量C2の値に依存する。
【0016】
ところで、上記構成の差動出力型の出力バッファ回路において、第1の出力用トランジスタM7および第2の出力用トランジスタM8がそれぞれオフ状態からオン状態に変化する動作に際して、第1の容量C1や第2の容量C2の作用により、駆動制御回路からの一対の駆動信号入力の変化に対する第1の出力用トランジスタM7および第2の出力用トランジスタM8のオン動作の開始が遅れ、内部回路からの入力信号の変化に対して差動出力信号の立上がりや立下がりに遅延(図3中t1 )が発生することに注意すべきである。
【0017】
上記第1の出力用トランジスタM7および第2の出力用トランジスタM8の動作の開始遅延は、第1の駆動出力ノード51a に流れる電流を規定する第4の定電流源I4、第2の駆動出力ノード52a に流れる電流を規定する第2の定電流源I2の定電流に依存する。しかも、出力バッファ回路の消費電力の削減するために上記定電流を削減した場合には、第1の出力用トランジスタM7および第2の出力用トランジスタM8の動作の開始遅延が大きくなる。
【0018】
このような差動出力型の出力バッファ回路53の差動出力信号は、負荷として接続される通信線路のインピーダンスや必要とされる信号振幅(例えば3.0Vp-p )により波形の傾斜が規定されるが、高速化(例えば1Mbps程度の転送速度)に伴ってその立上がりの遅延時間や立下がりの遅延時間の短縮化が特に重要になる。
【0019】
【発明が解決しようとする課題】
上記したように従来のICにおける差動出力型の出力バッファ回路は、出力用のPMOSFET やNMOSFET の動作の開始遅延が大きく、負荷として接続される通信線路の高速化の要求への対応が困難になるという問題があった。
【0020】
本発明は上記の問題点を解決すべくなされたもので、出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制することができ、負荷として接続される例えば通信線路の高速化の要求への対応が容易になる半導体集積回路を提供することを目的とする。
【0021】
【課題を解決するための手段】
本発明の第1の半導体集積回路は、内部回路からパルス信号を受け、駆動出力ノードから駆動パルス信号を出力する駆動制御回路と、前記駆動パルス信号を受けて駆動される出力用のMOSFETおよびそのゲート・ドレイン間に接続された容量を有し、出力信号を出力端子を介して外部負荷に送出する出力バッファ回路と、前記駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のMOSFETがオフ状態からオン状態に変化する動作の開始時間を短縮する動作開始加速回路とを具備し、前記動作開始加速回路は、ドレイン・ソース間が前記出力用の MOSFET のゲートと所定電位の第1のノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるゲート電位加速用の MOSFET と、前記ゲート電位加速用の MOSFET のゲート入力側に挿入されたインバータ回路、及び前記出力用の MOSFET に対してゲート同士が接続され、所定電位の第2のノードと前記インバータ回路の入力ノードとの間にソース・ドレイン間が接続されたモニター用の MOSFET からなり、前記出力用の MOSFET のゲート電圧が該 MOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記ゲート電位加速用の MOSFET をオフ状態に制御する検出回路とを備えることを特徴とする。
【0022】
本発明の第2の半導体集積回路は、内部回路からパルス信号を受け、第1の駆動出力ノードおよび第2の駆動出力ノードから一対の駆動パルス信号を出力する第1の駆動制御回路および第2の駆動制御回路と、前記一対の駆動パルス信号を受けて駆動される出力用のPMOSFET およびNMOSFET を有し、差動出力信号を一対の出力端子を介して外部負荷に送出する差動出力型の出力バッファ回路と、前記第1の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のPMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第1の動作開始加速回路と、前記第2の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のNMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第2の動作開始加速回路とを具備し、前記第1の動作開始加速回路は、ドレイン・ソース間が前記出力用の PMOSFET のゲートと接地ノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルダウン用の NMOSFET と、前記プルダウン用の NMOSFET のゲート入力側に挿入された第1のインバータ回路、及び前記出力用の PMOSFET に対してゲート同士が接続され、ソース・ドレイン間が電源ノードと前記第1のインバータ回路の入力ノードとの間に接続されたモニター用の PMOSFET からなり、前記出力用の PMOSFET のゲート電圧が該 PMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルダウン用の NMOSFET をオフ状態に制御する第1の検出回路とを備え、前記第2の動作開始加速回路は、ソース・ドレイン間が電源ノードと前記出力用の NMOSFET のゲートとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルアップ用の PMOSFET と、前記プルアップ用の PMOSFET のゲート入力側に挿入された第2のインバータ回路、及び前記出力用の NMOSFET に対してゲート同士が接続され、ドレイン・ソース間が前記第2のインバータ回路の入力ノードと接地ノードとの間に接続されたモニター用の NMOSFET からなり、前記出力用の NMOSFET のゲート閾値電圧が該 NMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルアップ用の PMOSFET をオフ状態に制御する第2の検出回路とを備えることを特徴とする。
【0023】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【0024】
<第1の実施形態の基本構成>
図1は、本発明の第1の実施形態に係るICにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路の一例を示す。
【0025】
図2は、図1中の駆動制御回路の入力パルス信号波形の変化に対する差動出力型の出力バッファ回路の差動出力信号波形の変化の一例を示す波形図である。
【0026】
図1に示す回路は、図3を参照して前述した回路と比べて、駆動制御回路に第1の動作開始加速回路10および第2の動作開始加速回路20が付加されている点が異なり、その他は同じである。
【0027】
図1において、駆動制御回路は、第1の駆動制御回路51および第2の駆動制御回路52と、第1の駆動制御回路51に付加接続された第1の動作開始加速回路10および第2の駆動制御回路52に付加接続された第2の動作開始加速回路20を有する。そして、内部回路(図示せず)から入力端子50を経て入力するパルス信号を受け、一対の駆動信号(パルス信号)を生成し、一対の駆動出力ノード(第1の駆動出力ノード51a および第2の駆動出力ノード52a )から出力する。
【0028】
差動出力型の出力バッファ回路53は、駆動制御回路から一対の駆動信号を受けて駆動される出力用のPMOSトランジスタM7およびNMOSトランジスタM8を有し、差動出力信号を一対の出力端子(第1の出力端子54および第2の出力端子55)を介して外部の通信線路(例えば二芯の接続ケーブル)に送出する。
【0029】
ここで、第2の出力端子55と外部電源(例えば5V)との間に接続される負荷抵抗R および第1の出力端子54と外部の接地電位との間に接続されている負荷抵抗R は、通信線路のインピーダンスを等価的に示している。
【0030】
次に、前記各回路の構成の一例を詳細に説明する。
【0031】
第2の駆動制御回路52は、インバータ回路IV1 、それぞれPMOSFET である第1のトランジスタM1、第2のトランジスタM2、第3のトランジスタM3、第1の定電流源I1および第2の定電流源I2からなり、第3のトランジスタM3のドレインが第2の駆動出力ノード52a となる。
【0032】
即ち、第2の駆動制御回路52は、内部回路からの入力信号を反転させる第1のインバータ回路IV1 と、この第1のインバータ回路IV1 の出力信号がゲートに供給され、VCC ノードにソース・バックゲートが接続された第1のPMOSトランジスタM1と、VCC ノードに各ソース・バックゲートが接続され、ゲート同士が接続された第2のPMOSトランジスタM2および第3のPMOSトランジスタM3からなる第1のカレントミラー回路と、上記第2のPMOSトランジスタM2および第3のPMOSトランジスタM3の各ドレインとGND ノードとの間にそれぞれ接続された第1の定電流源I1および第2の定電流源I2とからなり、前記第1のPMOSトランジスタM1および第2のPMOSトランジスタM2のドレイン同士が接続されている。
【0033】
前記第1の駆動制御回路51は、それぞれNMOSFET である第4のトランジスタM4、第5のトランジスタM5、第6のトランジスタM6、第3の定電流源I3および第4の定電流源I4からなり、第6のトランジスタM6のドレインが第1の駆動出力ノード51a となる。
【0034】
即ち、第1の駆動制御回路51は、内部回路からの入力信号がゲートに供給され、GND ノードにソース・バックゲートが接続された第4のトランジスタM4と、GNDノードに各ソース・バックゲートが接続され、ゲート同士が接続された第5のトランジスタM5および第6のトランジスタM6からなる第2のカレントミラー回路と、上記トランジスタM5およびM6の各ドレインとVCC ノードとの間にそれぞれ接続された第3の定電流源I3および第4の定電流源I4とからなり、前記トランジスタM4およびM5のドレイン同士が接続されている。
【0035】
また、差動出力型の出力バッファ回路53は、出力用のPMOSトランジスタM7およびNMOSトランジスタM8と、上記PMOSトランジスタM7のゲート・ドレイン間に接続された第1の容量C1と、上記NMOSトランジスタM8のドレイン・ゲート間に接続された第2の容量C2とからなる。
【0036】
ここで、上記出力用のPMOSトランジスタM7は、VCC ノードにソース・バックゲートが接続され、ドレインが第1の出力端子54に接続され、ゲートに第1の駆動制御回路51の第1の駆動出力ノード51a から駆動パルス信号が供給される。また、出力用のNMOSトランジスタM8は、GND ノードにソース・バックゲートが接続され、ドレインが第2の出力端子55に接続され、ゲートに第2の駆動制御回路52の第2の駆動出力ノード52a から駆動パルス信号が供給される。
【0037】
<第1の動作開始加速回路および第2の動作開始加速回路の一例>
第1の動作開始加速回路10は、内部回路から入力信号が入力抵抗R1を介して入力する第2のインバータ回路IV2 と、この第2のインバータ回路IV2 の出力信号がゲートに供給され、ドレイン・ソース間が出力用のPMOSトランジスタM7のゲートとGND ノードとの間に接続されたプルダウン用のNMOSトランジスタM10 と、出力用のPMOSトランジスタM7に対してゲート同士が接続され、ソース・ドレイン間がVCC ノードと前記インバータ回路IV2 の入力ノードとの間に接続されたモニター用のPMOSトランジスタM9とからなる。上記モニター用のPMOSトランジスタM9と出力用のPMOSトランジスタM7は、特性が揃っていることが望ましく、同一チップ上に同じサイズで形成されることで特性を揃えることが可能である。
【0038】
ここで、上記第1の動作開始加速回路10の動作を説明しておく。
【0039】
内部回路からの入力信号の論理レベルが"H" から"L" に変化すると、インバータ回路IV2 の出力信号が"L" から"H" に変化し、プルダウン用のNMOSトランジスタM10 がオフ状態からオン状態に変化する。これにより、出力用のPMOSトランジスタM7のゲート電位がGND にプルダウンされるので、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作の開始時間が短縮(加速)される。そして、出力用のPMOSトランジスタM7のゲート電位がモニター用のPMOSトランジスタM9でモニターされ、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化すると同時にモニター用のPMOSトランジスタM9もオフ状態からオン状態に変化する。これにより、インバータ回路IV2 の出力信号が"H" から"L" に変化し、プルダウン用のNMOSトランジスタM10 がオン状態からオフ状態に変化してプルダウン動作を停止するので、出力用のPMOSトランジスタM7の動作に影響を及ぼさなくなる。
【0040】
これに対して、内部回路からの入力信号の論理レベルが"L" から"H" に変化すると、インバータ回路IV2 の出力信号は"L" のままであり、プルダウン用のNMOSトランジスタM10 はオフ状態のままであり、出力用のPMOSトランジスタM7の動作(オン状態からオフ状態への変化)に影響を及ぼさない。
【0041】
即ち、第1の動作開始加速回路10は、内部回路から入力信号を受け、入力信号の論理レベルが"H" から"L" に変化した時に出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作が開始するまでの遅延時間(図2中t2 )を短縮し、従来例の回路の遅延時間(図2中t1 )に比べてΔtだけ加速する役割を有する。
【0042】
一方、第2の動作開始加速回路20は、内部回路から入力信号を反転させる前記第1のインバータ回路IV1 からの入力信号が入力抵抗R2を介して入力する第3のインバータ回路IV3 と、この第3のインバータ回路IV3 の出力信号がゲートに供給され、ソース・ドレイン間がVCC ノードと出力用のNMOSトランジスタM8のゲートとの間に接続されたプルアップ用のPMOSトランジスタM11 と、出力用のNMOSトランジスタM8に対してゲート同士が接続され、ドレイン・ソース間がインバータ回路IV3 の入力ノードとGND ノードとの間に接続されたモニター用のNMOSトランジスタM12 とからなる。上記モニター用のNMOSトランジスタM12 と出力用のNMOSトランジスタM8は、特性が揃っていることが望ましく、同一チップ上に同じサイズで形成されることで特性を揃えることが可能である。
【0043】
ここで、上記第2の動作開始加速回路20の動作を説明しておく。
【0044】
内部回路からの入力信号の論理レベルが"H" から"L" に変化すると、第1のインバータ回路IV1 の出力信号が"L" から"H" に変化し、第3のインバータ回路IV3 の出力信号が"H" から"L" に変化し、プルアップ用のPMOSトランジスタM11 がオフ状態からオン状態に変化する。これにより、出力用のNMOSトランジスタM8のゲート電位がVCC にプルアップされるので、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化する動作の開始時間が短縮(加速)される。そして、出力用のNMOSトランジスタM8のゲート電位がモニター用のNMOSトランジスタM12 でモニターされ、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化すると同時にモニター用のNMOSトランジスタM12 もオフ状態からオン状態に変化する。これにより、第3のインバータ回路IV3 の出力信号が"L" から"H" に変化し、プルアップ用のPMOSトランジスタM11 がオン状態からオフ状態に変化してプルアップ動作を停止するので、出力用のNMOSトランジスタM8の動作に影響を及ぼさなくなる。
【0045】
これに対して、内部回路からの入力信号の論理レベルが"L" から"H" に変化すると、第1のインバータ回路IV1 の出力信号が"H" から"L" に変化するが、第3のインバータ回路IV3 の出力信号は"H" のままであり、プルアップ用のPMOSトランジスタM11 はオフ状態のままであり、出力用のNMOSトランジスタM8の動作(オン状態からオフ状態への変化)に影響を及ぼさない。
【0046】
即ち、第2の動作開始加速回路20は、内部回路から入力信号を受け、入力信号の論理レベルが"H" から"L" に変化した時に出力用のNMOSトランジスタM8がオフ状態からオン状態に変化するが開始する動作までの遅延時間(図2中t2 )を短縮し、従来例の回路の遅延時間(図2中t1 )に比べてΔtだけ加速する役割を有する。
【0047】
次に、図1の構成の回路全体における動作を詳細に説明する。
【0048】
(1)図2に示すように、入力信号の論理レベルが"H" から"L" に変化した時、第4のトランジスタM4のドレイン電流が減少し、第5のトランジスタM5および第6のトランジスタM6のドレイン電流がそれぞれ増加し、第6のトランジスタM6のドレイン(第1の駆動出力ノード51a )の電位が"H" から"L" に変化する。
【0049】
したがって、出力用のPMOSトランジスタM7は、オフ状態からオン状態に変化し、そのドレインノード(第1の出力端子54)の電圧(出力1)が"L" から"H" に変化する。この時、第1の容量C1の作用により、出力1が緩やかに上昇し、この上昇の度合い(波形の傾斜)は第1の容量C1に依存する。
【0050】
この際、第1の動作開始加速回路10は、前述したように、出力用のPMOSトランジスタM7がオフ状態からオン状態に変化する動作の開始時間までの時間を短縮(加速)するが、波形の傾斜には影響を及ぼさない。
【0051】
一方、前記したように入力信号の論理レベルが"H" から"L" に変化した時、第2の駆動制御回路20においては、第1のインバータ回路IV1 の出力信号が"L" から"H" に変化し、第1のトランジスタM1のソース電流が減少し、第2のトランジスタM2および第3のトランジスタM3のソース電流がそれぞれ増加し、第3のトランジスタM3のドレイン(第2の駆動出力ノード52a )の電位が"L" から"H" に変化する。
【0052】
したがって、出力用のNMOSトランジスタM8は、オフ状態からオン状態に変化し、そのドレインノード(第2の出力端子55)の電圧(出力2)が"H" から"L" に変化する。この時、第2の容量C2の作用により、出力2が緩やかに降下し、この降下の度合い(波形の傾斜)は第2の容量C2の値に依存する。
【0053】
この際、第2の動作開始加速回路20は、前述したように、出力用のNMOSトランジスタM8がオフ状態からオン状態に変化する動作の開始時間を短縮(加速)するが、波形の傾斜には影響を及ぼさない。
【0054】
(2)上記とは逆に、入力信号の論理レベルが"L" から"H" に変化した時、第4のトランジスタM4のドレイン電流が増加し、第5のトランジスタM5および第6のトランジスタM6のドレイン電流がそれぞれ減少し、第6のトランジスタM6のドレイン(第1の駆動出力ノード51a )の電位が"L" から"H" に変化する。
【0055】
したがって、出力用のPMOSトランジスタM7は、オン状態からオフ状態に変化し、そのドレインノードの出力1が"H" から"L" に変化する。この時、第1の容量C1の作用により、出力1が緩やかに降下し、この降下の度合いは第1の容量C1に依存する。この際、第1の動作開始加速回路10は、前述したように、出力用のPMOSトランジスタM7の動作(オン状態からオフ状態への変化)に影響を及ぼさない。
【0056】
一方、前記したように入力信号の論理レベルが"L" から"H" に変化した時、第2の駆動制御回路20においては、第1のインバータ回路IV1 の出力信号が"H" から"L" に変化し、第1のトランジスタM1のソース電流が増加し、第2のトランジスタM2および第3のトランジスタM3のソース電流がそれぞれ減少し、第3のトランジスタM3のドレイン(第2の駆動出力ノード55)の電位が"H" から"L" に変化する。
【0057】
したがって、出力用のNMOSトランジスタM8は、オン状態からオフ状態に変化し、そのドレインノードの出力2が"L" から"H" に変化する。この時、第2の容量C2の作用により、出力2が緩やかに上昇し、この上昇の度合いは第2の容量C2の値に依存する。この際、第2の動作開始加速回路20は、前述したように、出力用のNMOSトランジスタM8の動作(オン状態からオフ状態への変化)に影響を及ぼさない。
【0058】
<第1の動作開始加速回路10および第2の動作開始加速回路20の変形例>
出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のオフ状態からオン状態への変化時点を検出する検出回路として、図1の回路では、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート電圧が該PMOSトランジスタM7あるいはNMOSトランジスタM8のオフレベルからオンレベルに達した時点をモニター用のPMOSトランジスタM9あるいはNMOSトランジスタM12 を用いて検出した例を示した。
【0059】
上記検出回路の変形例として、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート閾値電圧に相当する基準電圧を用意しておき、この基準電圧と出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8のゲート電圧とを比較する電圧比較回路を用いてもよい。
【0060】
なお、前記実施形態では、差動出力型の出力バッファ回路53における出力用のPMOSトランジスタM7およびNMOSトランジスタM8のそれぞれのオン動作の開始遅延を抑制する場合を説明したが、本発明は、出力用のPMOSトランジスタM7あるいはNMOSトランジスタM8の少なくとも一方を有する出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制する場合に適用可能である。
【0061】
【発明の効果】
上述したように本発明の半導体集積回路によれば、出力バッファ回路における出力用のMOSFETのオン動作の開始遅延を抑制することができ、負荷として接続される例えば通信線路の高速化の要求への対応が容易になる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係るICにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路を示す回路図。
【図2】図1中の駆動制御回路の入力パルス信号の変化に対する差動出力型の出力バッファ回路の差動出力信号の変化の一例を示す波形図。
【図3】従来のICにおける駆動制御回路および差動出力型の出力バッファ回路と負荷として接続される通信線路の等価回路の一例を示す回路図。
【符号の説明】
10…第1の動作開始加速回路、
20…第2の動作開始加速回路、
50…入力端子、
51…第1の駆動制御回路、
51a …第1の駆動出力ノード、
52…第2の駆動制御回路、
52a …第2の駆動出力ノード、
53…差動出力型の出力バッファ回路、
54…第1の出力端子、
55…第2の出力端子、
R …負荷抵抗。
Claims (3)
- 内部回路からパルス信号を受け、駆動出力ノードから駆動パルス信号を出力する駆動制御回路と、
前記駆動パルス信号を受けて駆動される出力用のMOSFETおよびそのゲート・ドレイン間に接続された容量を有し、出力信号を出力端子を介して外部負荷に送出する出力バッファ回路と、
前記駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のMOSFETがオフ状態からオン状態に変化する動作の開始時間を短縮する動作開始加速回路とを具備し、
前記動作開始加速回路は、
ドレイン・ソース間が前記出力用の MOSFET のゲートと所定電位の第1のノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるゲート電位加速用の MOSFET と、
前記ゲート電位加速用の MOSFET のゲート入力側に挿入されたインバータ回路、及び前記出力用の MOSFET に対してゲート同士が接続され、所定電位の第2のノードと前記インバータ回路の入力ノードとの間にソース・ドレイン間が接続されたモニター用の MOSFET からなり、前記出力用の MOSFET のゲート電圧が該 MOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記ゲート電位加速用の MOSFET をオフ状態に制御する検出回路とを備えることを特徴とする半導体集積回路。 - 内部回路からパルス信号を受け、第1の駆動出力ノードおよび第2の駆動出力ノードから一対の駆動パルス信号を出力する第1の駆動制御回路および第2の駆動制御回路と、
前記一対の駆動パルス信号を受けて駆動される出力用のPMOSFET およびNMOSFET を有し、差動出力信号を一対の出力端子を介して外部負荷に送出する差動出力型の出力バッファ回路と、
前記第1の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のPMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第1の動作開始加速回路と、
前記第2の駆動制御回路に付加され、前記内部回路からパルス信号を受け、該パルス信号の論理レベルが所定の方向に変化した時に前記出力用のNMOSFET がオフ状態からオン状態に変化する動作の開始時間を短縮する第2の動作開始加速回路とを具備し、
前記第1の動作開始加速回路は、
ドレイン・ソース間が前記出力用の PMOSFET のゲートと接地ノードとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルダウン用の NMOSFET と、
前記プルダウン用の NMOSFET のゲート入力側に挿入された第1のインバータ回路、及び前記出力用の PMOSFET に対してゲート同士が接続され、ソース・ドレイン間が電源ノードと前記第1のインバータ回路の入力ノードとの間に接続されたモニター用の PMOSFET からなり、前記出力用の PMOSFET のゲート電圧が該 PMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルダウン用の NMOSFET をオフ状態に制御する第1の検出回路とを備え、
前記第2の動作開始加速回路は、
ソース・ドレイン間が電源ノードと前記出力用の NMOSFET のゲートとの間に接続され、前記内部回路から入力するパルス信号の論理レベルが所定の方向に変化した時にオン状態に変化するように制御されるプルアップ用の PMOSFET と、
前記プルアップ用の PMOSFET のゲート入力側に挿入された第2のインバータ回路、及び前記出力用の NMOSFET に対してゲート同士が接続され、ドレイン・ソース間が前記第2のインバータ回路の入力ノードと接地ノードとの間に接続されたモニター用の NMOSFET からなり、前記出力用の NMOSFET のゲート閾値電圧が該 NMOSFET のオフレベルからオンレベルに達した時点を検出し、この検出出力を用いて前記プルアップ用の PMOSFET をオフ状態に 制御する第2の検出回路とを備えることを特徴とする半導体集積回路。 - 前記外部負荷は、通信線路であることを特徴とする請求項2記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001012116A JP3878419B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001012116A JP3878419B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2002217707A JP2002217707A (ja) | 2002-08-02 |
JP3878419B2 true JP3878419B2 (ja) | 2007-02-07 |
Family
ID=18879170
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001012116A Expired - Fee Related JP3878419B2 (ja) | 2001-01-19 | 2001-01-19 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3878419B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11005462B1 (en) | 2020-01-03 | 2021-05-11 | Samsung Electronics Co., Ltd. | Interface circuit and interface device |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6798218B2 (ja) * | 2016-09-28 | 2020-12-09 | 富士電機株式会社 | 出力段バッファ回路 |
-
2001
- 2001-01-19 JP JP2001012116A patent/JP3878419B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11005462B1 (en) | 2020-01-03 | 2021-05-11 | Samsung Electronics Co., Ltd. | Interface circuit and interface device |
Also Published As
Publication number | Publication date |
---|---|
JP2002217707A (ja) | 2002-08-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6593795B2 (en) | Level adjustment circuit and data output circuit thereof | |
US5973534A (en) | Dynamic bias circuit for driving low voltage I/O transistors | |
US6535020B1 (en) | Output buffer with compensated slew rate and delay control | |
US4777389A (en) | Output buffer circuits for reducing ground bounce noise | |
US6236239B1 (en) | Output buffer circuit achieving stable operation and cost reduction | |
JP4768300B2 (ja) | 電圧レベル変換回路及び半導体集積回路装置 | |
US20070024328A1 (en) | Output driver with maintained slew rate | |
US5698994A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
US7583110B2 (en) | High-speed, low-power input buffer for integrated circuit devices | |
KR100202645B1 (ko) | 프리차지회로를 내장한 씨모스 출력회로 | |
US20070247192A1 (en) | Open drain output circuit | |
US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
JP3878419B2 (ja) | 半導体集積回路 | |
KR100708300B1 (ko) | 버퍼 임계치의 동적 스위칭을 위한 회로 | |
KR100191880B1 (ko) | 거닝 트랜시버 논리의 출력 회로 | |
JP6880663B2 (ja) | データ通信システム及び半導体装置 | |
JPH08116249A (ja) | データ出力バッファ | |
US20050093610A1 (en) | Delay circuit with constant delay time regardless of process condition or voltage variation and pulse generator using the same | |
KR100468758B1 (ko) | 고속 신호전송을 위한 신호버퍼 및 이를 구비하는신호라인 구동회로 | |
US7746146B2 (en) | Junction field effect transistor input buffer level shifting circuit | |
US6798267B1 (en) | Buffer circuit with programmable switching thresholds | |
US5831908A (en) | Data output circuit, intermediate potential setting circuit, and semiconductor integrated circuit | |
US5825212A (en) | High speed single ended bit line sense amplifier | |
EP1035653B1 (en) | Method and apparatus for high speed on-chip signal propagation | |
JPH0865138A (ja) | 信号線駆動回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040825 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060314 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060510 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060808 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060907 |
|
A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061012 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061031 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061102 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101110 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111110 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121110 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131110 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |