KR100708300B1 - 버퍼 임계치의 동적 스위칭을 위한 회로 - Google Patents

Abstract

본 발명은 동적 임계치 제어 기능을 제공하는 버퍼 회로에 관한 것이다. 버퍼 회로는 서로 다른 스큐된 임계 전위 특성으로 설계된 한쌍의 입력 인버터를 포함한다. 스큐된 인버터의 출력은 각각의 인버터에 연결된 전달 게이트 장치에의 전송을 위해 2개의 인버터로부터 수신된 보다 신속하거나 보다 느린 신호 중 어느 한 신호를 선택하도록 설계된 논리 회로로 전달된다. 전달 게이트 장치 중 단지 하나의 장치만이 2개의 인버터로부터 나온 출력 신호중 단지 하나의 출력 신호만이 버퍼를 통해 전송되게 하도록 인에이블된다. 래치는 인버터의 상태와 논리 회로를 유지하도록 논리 회로와 2개의 전달 게이트 장치 사이에 연결되는 것이 바람직하다. 상기 버퍼 회로는 전파 지연을 감소시키거나 또는 필요에 따라 전파 지연을 증가시키기 위해 스위칭이 일어나는 임계 전압을 정의하도록 설계될 수 있다. 따라서, 상기 회로를 이용하여 신호 잡음에 최소한의 영향을 받으면서 전송 속도를 증가시키는 것이 가능하다.

Description

버퍼 임계치의 동적 스위칭을 위한 회로{CIRCUIT FOR DYNAMIC SWITCHING OF A BUFFER THRESHOLD}

도1은 본 발명의 버퍼 회로를 총체적으로 나타내는 개략적인 회로도.

도2는 본 발명의 버퍼 회로의 양호한 설계의 상세 회로도.

도3은 L-H 및 H-L전이 동안 표준 CMOS 인버터 버퍼 회로와 비교하여 본 발명에서 획득될 수 있는 감소된 전파 지연을 나타내는 파형도.

도4는 L-H 및 H-L전이 동안 버퍼 회로의 입력 브랜치의 2개 입력 인버터와 관련된 전파 지연에 있어서의 차이를 나타내는 파형도.

본 발명은 신호 전이가 일어나는 속도를 조정하는 회로에 관한 것이다. 구체적으로는, 본 발명은 더 빠른 스위칭을 제공하는 버퍼 회로에 관한 것이다. 보다 구체적으로는, 본 발명은 신호 전이가 일어나는 임계 전압을 동적으로 조정하는 회로에 관한 것이다.

입력 버퍼는 원하는 진폭과 세기의 전기 신호를 전송하는 데 이용된다. 입력 버퍼는 전기 신호가 가능한 한 정확하고 신속하게 전송되게 하는 데 이용된다. 그러나, 전송 속도가 증가하면 신호의 정확도는 종종 타격을 입을 수 있다. 특히, 신속한 신호 전송이 신호의 바운스를 동반할 수 있다는 것은 잘 알려져 있다. 상기 바운스는 하이(high)와 로우(low) 간의 전이에서 일어나는 최종 정상 상태인 논리 하이 신호 또는 논리 로우 신호의 언더슈트 및 오버슈트와 관련된 노이즈 또는 링잉(ringing)이다. 하이 신호 및 로우 신호와 관련된 전위차는 0.4V 정도로 작을 수 있고 또는 5V 정도로 클 수 있다. 상보형 금속 산화물 반도체(CMOS)를 기반으로 한 논리에 대하여, 예를들어 논리 하이는 공칭 5.0V 전위(5.0V 전력 공급원인 경우)와 공칭 3.3V 전위(3.3V 전력 공급원인 경우)에 해당하며, 반면에 논리 로우는 접지(GND) 또는 0.0V와 본질적으로 동일하다.

위에서 언급된 하이 및 로우 신호와 관련된 전위는 이상적인 값이다. 실제로, 하이 및 로우는 일반적으로 지정된 값과 관련된 전위의 범위에 해당한다. 따라서, 3.3V 공급원의 경우, 하이 신호는 예를들어 2.6V로 공급될 수 있지만, 로우 신호는 실제로 0.7V 값과 관련될 수 있다. 그러므로, 동적 노이즈 마진이 보다 낮은 공급원 전위로 감소될 수 있지만, 관련된 능동 장치의 기본 동작 특성이 실질적으로 동일한 것으로 보일 수 있다.

그러한 점에서 유념해야 할 것은 로우-하이(L-H) 또는 하이-로우(H-L) 전이가 일어나는 단일 임계 전압이 대부분의 시스템에서 존재한다는 것이다. 대부분 트랜지스터를 기반으로 하는 장치의 경우에, 상기 값은 공급원 전위의 대략 절반 또는 Vcc/2인 것이 전형적이다. 전력 회로에 이용되는 전력 공급원의 전위가 GND에 보다 근접하게 이동하기 때문에, 위에서 언급된 신호의 바운스는 보다 중요한 양상을 띤다. 특히, 하이 및 로우 간의 전이가 트리거될 때 일어나는 최종 정상 상태 값 부근의 초기 발진은 의사 논리 신호를 발생시킬 만큼 충분히 변화될 수 있다. 노이즈 스윙은 로우 신호가 하이-신호 전위로 전이되게 하고 이와는 반대로 하이 신호가 로우-신호 전위로 전이되게 할 만큼 충분할 수도 있고, 노이즈 스윙은 신호가 분명히 하이 전위 또는 로우 전압 중 어느 한 전위에 있지 않을 만큼 충분히 변화될 수도 있다. 어느 경우든 바람직하지 않다. 그러한 이유로, 하이 및 로우 신호 간의 전이가 이미 겪었던 것보다 적은 노이즈로 일어나는 것이 점차 중요해지고 있다.

논리 값의 예기치 못한 변화가 바람직하지 않다는 것은 의심할 여지가 없다. 이 문제는 전송 속도가 증가됨에 따라 일어날 가능성이 높다. 전송 속도의 증가는 보다 짧은 기간에서의 보다 많은 데이터의 전송을 가능하게 하기 때문에 여러 관점에서 바람직하다. 그러나, 증가된 전송 속도에서의 이득은 종종 신호 노이즈의 증가로 약화된다. 즉, 신호 레벨의 급격한 변화는 트랜지스터의 돌발적인 스위칭 온 또는 오프에 해당하는 정상 상태 값에 관한 발진을 일으킨다. 트랜지스터가 관심의 대상인 보다 빠른 전송 속도를 달성하도록 점차 소형화되고 있기 때문에, 고속 스위칭으로 인해 일어나는 신호의 바운스는, 반사에 의해 신호 오류가 야기되는 전화 전송 회선과 같은 전송 매체에서 종종 반사를 일으킨다. 이는 동적 노이즈 마진이 감소될 때 더욱더 중요한 관심사이다.

이러한 문제를 해결하기 위해, 신호의 언더슈트 및 오버슈트를 포함하여 신호 노이즈가 감소되도록 버퍼 회로의 "완만한" 스위칭을 가능하게 하는 것이 중요하다. 이를 수행하기 위한 한가지 기법은 회로를 통한 스위칭 신호의 전파를 느리게 하는 것이다. 이는 신호의 전송을 느리게 함으로써 신호 전송을 증가시키려는 목적에 반한다. 신호의 전파를 고의적으로 느리게 함으로써 노이즈 문제가 해결되지만, 이 또한 전송 속도를 감소시킨다. 물론, 신호의 전파 지연을 증가시키는 원인이 되는 다른 요소가 다수 존재한다. 이러한 요소들은 특정 회로의 특성, 다운스트림 장치와 관련된 부하, 외부 조건 및 다수의 다른 요소와 관련될 수 있다. 그러나, 신호의 전파 지연을 최소화시키기 위한 관심이 커지고 있다.

앞서 언급된 바와 같이, 신호가 입력 버퍼 회로를 포함하지만 입력 버퍼 회로에 국한되지 않는 회로를 통해 전파하는 속도는 버퍼의 트랜지스터가 턴온 및 턴오프되는 임계 전위와 관련이 있다. 일반적으로, 상보형 금속-산화물-반도체(CMOS)트랜지스터 집합의 경우, 상태 스위칭은 위에서 언급된 바와 같이 Vcc의 약 절반 값에서 일어난다. 즉, 예를들어 L-H 전이시 CMOS 인버터의 P-형 MOS(PMOS) 트랜지스터는 입력 신호가 약 Vcc/2 전위에 있을 때 턴온된다. 거의 동일한 시간에서, 상기 인버터의 N-형 MOS(NMOS) 트랜지스터는 상기 전위에서 스위치 오프된다. 마찬가지로, H-L 전이시 PMOS 트랜지스터는 약 Vcc/2에서 차단되도록 설계되고, NMOS가 거의 상기 전위에서 턴온된다. 따라서, 신호의 변화를 트리거하기 위하여는, 어느 방향으로든 이러한 임계 전위에 먼저 도달하는 것이 필요하다. 이것이 신속히 수행되면 될수록 신호의 전파 지연은 더욱 감소된다. 그러나, 이것은 신호 노이즈 관계가 또한 고려되면서 수행되는 것이 바람직하다.

흐라스키(Hrassky) 명의로 허여된 미국 특허 제5,736,826호에는 히스테리시스를 통해 신호의 전파를 조정하도록 설계된 회로가 개시되어 있다. 흐라스키 회로는 2개의 입력 신호에 대한 차등 비교를 전개시키기 위해 두개의 다중화 버퍼를 포함한다. 상기 회로는 노이즈 관계를 해결하는 데 충분한 히스테리시스를 포함하는 특정 입력 신호 경로의 선택 기능을 제공한다. 히스테리시스가 신호의 전파를 조정함으로써 신호의 바운스 효과를 최소화시킬 수 있지만, 신호의 전파를 느리게 하는 방식으로 히스테리시스가 신호의 전파를 조정함으로써 신호의 바운스 효과를 최소화시킨다. 그 결과는 감소된 신호의 전파 속도에서의 정확한 신호 전송이 더욱더 중요해지고 있기 때문에 바람직하지 못하다.
따라서, 최소한의 노이즈 문제와 감소된 지연 속도로 신호의 전파를 가능하게 하는 버퍼 회로가 필요하다. 또한, 신호의 스위칭이 일어나는 임계 전위 값을 변경하기에 적합할 수 있는 버퍼 회로가 필요하다. 부가적으로, 사용자가 원하는 전파 지연 값의 함수로서 특정한 신호 전송 경로를 선택하기에 적합할 수 있는 버퍼 회로가 필요하다.

본 발명의 목적은 최소한의 노이즈 문제와 감소된 지연 속도로 신호의 전파를 가능하게 하는 버퍼 회로를 제공하는 것이다. 또한, 본 발명의 목적은 신호의 스위칭이 일어나는 임계 전위 값을 변경시키기에 적합할 수 있는 버퍼 회로를 제공하는 것이다. 본 발명의 다른 목적은 사용자가 원하는 전파 지연 값의 함수로서 특정한 신호 전송 경로를 선택하기에 적합할 수 있는 버퍼 회로를 제공하는 것이다.

이들 목적과 다른 목적은 본 발명에서 논리 회로에 연결된 입력 브랜치, 래치 서브회로 및 한쌍의 전달(pass) 게이트 집합을 가진 버퍼를 형성함으로써 달성된다. 입력 브랜치는 스위칭이 일어나는 스큐된 임계 전위를 갖기에 적합한 한쌍의 인버터를 포함한다. 양자 모두의 인버터는 버퍼의 출력 노드에 연결된 다운스트림 회로로 전파될 착신 신호를 수신하기 위해 버퍼 회로의 입력 노드에 연결된다. L-H신호 입력의 경우, 제1 인버터는 Vcc/2보다 작은 특정 전위에서 스위칭하도록 설계되며, 반면에 제2 인버터는 Vcc/2보다 큰 특정 전위에서 스위칭하도록 설계된다. 본 발명의 버퍼 회로에서, 이것은 결국 표준 인버터 장치에서 달리 일어나는 것보다 감소된 전파 지연을 초래한다. 이것은 느린 입력 전이에 대한 감도를 줄이는 데 도움을 준다. 또한, 2개의 인버터의 역할은 전파 지연을 증가시키기 위해 제1 인버터가 하이 전위에서 스위치되고 제2 인버터가 로우 전위에서 스위칭하도록 반대일 수 있다.

본 발명의 버퍼 회로의 제어 서브회로는 L-H 신호 전송에 대하여 로우 임계 전위로 스위칭하는 2개의 인버터 중 한 인버터와, H-L 신호 전송에 대하여 하이 임계 전위를 지니는 다른 한 인버터를 선택하도록 설계된다. 제어 서브회로는 논리 회로, 래치 및 전달 게이트 집합을 포함하는 것이 바람직하다. 논리 회로는 연산 증폭기, NAND 게이트, AND 게이트 또는 이와 유사한 것을 포함하지만 이들에 국한되지 않는 임의 종류의 장치일 수 있다. 이것은 그의 입력에서 2개의 인버터로부터 출력되는 신호를 수신하고, 그의 출력을 통해, 어느 인버터 신호가 버퍼의 출력 노드로 실제 통과되는 지를 정의하는 특정한 전달 게이트 집합을 선택한다. 또한, 버퍼 회로는 제어 서브회로의 일부로서 래치를 포함하는 것이 바람직하다. 래치는 2개의 인버터 중 다른 한 인버터가 인에이블되는 전위에 입력 신호가 도달할 때까지 버퍼 회로의 상태를 유지하도록 설계된다. 즉, 이것은 본원에서 설명될 방식의 동작 상태로 논리 회로를 유지한다.

본원에서 상세하게 설명될 방식으로 구성된 회로 구성요소의 조합은 가능한 노이즈 관계를 해결하면서 버퍼를 통한 보다 신속한 신호의 전파를 가능하게 한다. 본 발명의 버퍼 회로는 원할 경우 이를 통해 보다 신속한 전파 속도보다는 오히려 보다 느린 전파 속도를 고려할 정도로 충분히 유연성이 있다. 더욱이, 인에이블링 논리는 신속한 입력 전이의 함수로서 신속한 데이터 경로를 형성하도록 제어 서브 회로에 연결될 수 있다. 본 발명의 이들 이점 및 다른 이점은 상세한 설명, 첨부 도면 및 청구범위를 검토하면 자명해 질 것이다.

실시예

도 1에는 동적 임계치 제어부를 지닌 본 발명의 버퍼 회로(10)가 개략적으로 도시되어 있다. 버퍼 회로(10)는 제1 인버터(IV1)로 표시한 제1 입력 장치와 인버터(IV2)로 표시한 제2 입력 장치로 형성된 입력부(20)를 포함하고, 제1 및 제2 입력 장치 각각은 본래 개별적인 서브-버퍼 회로로서의 역할을 한다. 2개의 단일 인버터로서 도 1에 나타내었지만, 여기서 이해하여야 할 점은 제1 및 제2 입력 장치가 인버터 또는 다른 적합한 스위칭 장치의 집합에 의해 형성될 수 있다는 것이다. 제1 인버터(IV1)와 제2 인버터(IV2)는 각각 하이-전위 전원 레일(Vcc) 및 로우-전위 전원 레일(GND)로 공급되며, 그들의 입력은 버퍼(10)의 출력 노드(OUT)에 연결된 확장 회로에의 전송을 위해 입력 노드(IN)에서 입력 신호를 수신하도록 설계된다. 또한, 버퍼 회로(10)는 입력으로서 제1 인버터(IV1) 및 제2 인버터(IV2)의 출력을 지니는 논리 회로(30)를 포함한다. 공급원 레일(Vcc,GND)은 논리 회로(30)에 전력을 공급한다. 제1 인버터 제어기(40)는 제1 인버터(IV1)의 출력과 버퍼 회로의 출력 노드(OUT) 사이에 연결된다. 제1 인버터 제어기는 논리 회로(30)의 출력과 래치 장치(60)에 연결된 제어 입력을 지닌다. 공급원 레일(Vcc,GND)은 래치 장치(60)에 전력을 공급한다. 제2 인버터 제어기(50)는 제2 인버터(IV2)의 출력과 출력 노드(OUT) 사이에 연결된다. 제2 인버터 제어기는 또한 논리 회로(30)와 래치 장치(60)로부터의 제어 입력을 지닌다. 논리 회로(30)는, 제1 인버터(IV1)와 제2 인버터(IV2) 중 어느 하나로부터의 신호가 출력 노드(OUT)에 통과될 수 있게 하는 방식으로 2개의 인버터 제어기 중 어느 것이 동작될 수 있는 지를 선택하도록 설계된다. 래치 장치(60)는, IN에서의 신호 스위치로 인해 버퍼 회로(10)가 인버터(IV1,IV2)로부터의 신호를 동시에 전송하지 못하게 하도록 비-선택된 인버터 제어기의 상태를 고정한다.

통상의 버퍼 전파 지연이 감소되는 버퍼 회로(10)의 양호한 동작 모드에서, 논리 회로(30)는 각각의 인버터(IV1,IV2)로부터의 출력 신호를 비교한다. 그 다음, 논리 회로(30)는 IN에서의 신호 전이 동안 보다 신속하게 스위칭하도록 설계된 특정한 인버터에 연결되어 있는 인버터 제어기를 인에이블하는 제어신호를 2개의 인버터 제어기 중 적합한 인버터 제어기에 제공한다. 인버터 제어기중 단지 하나의 인버터 제어기만이 인에이블되기 때문에, 상기 인에이블된 인버터 제어기에 연결된 인버터로부터의 신호는 OUT로 전파할 수 있다. 래치(60)는 신호 전이와 같은 그러한 시간이 생길 때까지 인버터 제어기와 논리 회로(30)의 상태를 고정한다.

양자 모두의 인버터(IV1,IV2)가 동시에 스위칭하지 못하게 하기 위해, 인버터 각각은 2개의 인버터의 임계치가 동일하지 않은 스큐된 임계 전압으로 설계된다. 버퍼(10)를 통한 감소된 전파 지연이 필요할 경우, 인버터(IV1)는 Vcc/2보다 작은 임계 스위칭 전위로 설계되며 반면에 인버터(IV2)는 Vcc/2보다 큰 임계 스위칭 전위로 설계된다. 그런 식으로, IN에서의 L-H 전이는 인버터(IV2)의 상태의 스위칭보다 신속한 인버터(IV1)의 상태의 스위칭을 트리거한다. 이것이 보다 신속하게 스위칭하기 때문에, IV1으로부터의 로우 출력 신호는 논리 회로(30)의 상태를 정의함으로써 결과적으로는 래치(60)의 상태를 정의한다. 그 다음, 이러한 2개의 구성요소로부터의 신호는 제1 인버터 제어기(40)를 인에이블하고, 상기 제1 인버터 제어기(40)는 인버터(IV2)의 스위칭이 완료되기 전에 인버터(IV1)로부터의 신호가 OUT로 통과될 수 있게 한다. 래치(60)는 다음 입력 신호 전이가 일어날 때까지 스위칭된 상태로 회로 장치를 래치한다.

IN에서의 H-L 전이의 경우, 버퍼 회로(10)는 마찬가지 방식으로 동작한다. 이러한 상황에서, 스큐된 인버터(IV2)는 하이 신호를 출력하도록 먼저 스위칭하며 반면에 인버터(IV1)로부터의 신호는 로우 상태를 유지한다. 결과적으로, 인버터(IV2)는 인버터 제어기(40)가 디스에이블되고 인버터 제어기(50)가 인에이블되도록 논리 회로(30)와 래치(60)의 상태를 정의한다. 따라서, 인버터(IV2)로부터의 신호는 OUT로 통과되며 버퍼(10)의 구성요소의 상태는 다음 전이가 일어날 때까지 래치 된 상태를 유지한다. 여기서 이해하여야 할 점은 전파 지연을 증가시키기 위해 인버터(IV1)가 Vcc/2보다 큰 임계 전위로 스위칭하고 인버터(IV2)가 Vcc/2보다 작은 임계 전위로 스위치하도록 인버터의 스큐잉이 위에서 언급된 것과는 반대로 될 수 있다는 것이다. 변형적으로는, 다른 방법 가운데, 논리 회로(30)에의 인버터 연결, 인버터 제어기에의 래치(60) 연결, 또는 인버터 제어기에의 외부 논리 회로 연결은 신호 전이가 전파될 임계 전위를 한정하는 데 이용될 수 있다. 도 2와 관련한 버퍼(10)의 구성 요소의 바람직한 설계에 대한 논의로부터 알 수 있는 바와 같이, 이러한 구성요소의 구성은 임계 스위칭 전위의 동적 제어 기능을 제공한다.

도 2에 예시된 바와 같이, 버퍼 회로(10)의 바람직한 설계는 CMOS를 기반으로 한 장치의 조합이다. 이러한 설계는 그러한 장치의 바람직한 특성을 이용한다. 도 2에 도시된 바와 같이, 버퍼 회로(10)는 전파 지연을 감소시키도록 설계된다. 그러나, 도 1과 관련해서 앞서 언급된 바와 같이, 인버터는 반대되는 스큐 특성으로 설계될 수도 있으며, 여러 구성 요소는 원할 경우 전파 지연을 증가시키기 위해 다른 기술 가운데 서로 다른 방식으로 연결될 수 있다.

계속해서 도2를 참조하면, 인버터(IV1)는 PMOS 트랜지스터(M1)와 NMOS 트랜지스터(M2)로 형성된 CMOS 인버터이다. M1은 IN에 연결된 게이트, Vcc에 연결된 소오스와 벌크, 및 제1 인버터 제어기(40)의 입력 및 논리 회로(30)의 입력에 연결된 드레인을 지닌다. M2는 IN에 연결된 게이트, GND에 연결된 소오스, 및 제1 인버터 제어기(40)의 입력 및 논리 회로(30)의 입력에 뿐만 아니라 M1의 드레인에 연결된 드레인을 지닌다. 마찬가지로, 인버터(IV2)는 PMOS 트랜지스터(M3)와 NMOS 트랜지스터(M4)로 형성된 CMOS 인버터이다. M3는 IN에 연결된 게이트, Vcc에 연결된 소오스와 벌크, 및 제1 인버터 제어기(40)의 입력과 논리 회로(30)의 입력에 연결된 드레인을 지닌다. M4는 IN에 연결된 게이트, GND에 연결된 소오스, 및 제1 인버터 제어기(40)의 입력과 논리 회로(30)의 입력에 뿐만 아니라 M3의 드레인에 연결된 드레인을 지닌다.

인버터(IV1)가 Vcc/2보다 큰 임계 전위로 스위칭하게 하기 위해 트랜지스터(M1)는 CMOS-인버터 설계에서 가장 표준의 PMOS 트랜지스터보다 많은 전류를 조정하는 크기로 이루어져 있는 것이 바람직하다. 변형적으로는, 트랜지스터(M2)가 CMOS를 기반으로 한 인버터의 표준 NMOS 트랜지스터보다 작은 크기로 이루어져 있을 수 있다. 이러한 특정 구성에서 중요한 점은 원하는 방식으로 인버터의 임계 전압을 변경시키기에 충분하게 인버터의 2개의 트랜지스터의 전류-조정 능력의 비율을 스큐하는 것이다. 마찬가지로, 인버터(IV2)가 Vcc/2보다 작은 임계 전위로 스위칭하게 하기 위해 트랜지스터(M4)는 CMOS-인버터 설계에서 가장 표준의 NMOS 트랜지스터보다 많은 전류를 조정하는 크기로 이루어져 있는 것이 바람직하다. 변형적으로, 트랜지스터(M3)는 CMOS를 기반으로 한 인버터의 표준 PMOS 트랜지스터보다 작은 크기로 이루어져 있을 수 있다. 다시, 그 목적은 원하는 방식으로 특정한 인버터의 동작을 스큐하는 것이다.

도 2에서 알 수 있는 바와 같이, 버퍼 회로(10)의 구성 요소의 밸런스는 상당히 통상적이다. 논리 회로(30)는 본래 PMOS 트랜지스터(M5,M6)와 NMOS 트랜지스터(M7,M8)를 포함하는 NAND-게이트 멀티플렉서 형태의 설계이다. 트랜지스터(M5,M6)는 Vcc에 연결된 벌크를 지닌다. M5는 Vcc에 연결된 소오스, IV1의 출력에 연결된 게이트, 및 M6의 소오스에 연결된 드레인을 지닌다. M6는 인버터(IV2)의 출력에 연결된 게이트와 트랜지스터(M7)의 드레인에 연결된 드레인을 지닌다. 그 위치에 걸린 전위는 래치(60)와, 제어기(40,50)의 입력에 대한 논리 회로(30)의 출력의 상태를 정의한다. M6의 드레인에 연결된 드레인을 지니는 것외에도, 트랜지스터(M7)는 인버터(IV2)의 출력에 연결된 게이트 및 트랜지스터(M8)의 드레인에 연결된 소오스를 지닌다. 끝으로, M8은 인버터(IV1)의 출력에 연결된 게이트와 GND에 연결된 소오스를 지닌다.

래치(60)는 PMOS 트랜지스터(M9,M11)와 NMOS 트랜지스터(M10,M12)를 포함하는 전형적인 부류의 래치 장치이다. 트랜지스터(M9,M11)는 Vcc에 연결된 소오스와 벌크를 지닌다. 트랜지스터(M10,M12)는 GND에 연결된 벌크와 소오스를 지닌다. M9는 논리 회로(30)의 출력에 연결된 게이트와 M10의 드레인에 연결된 드레인을 지닌다. 또한, M10은 논리 회로(30)의 출력에 연결된 게이트를 지닌다. 관심있는 래칭을 제공하기 위해, M11 및 M12는 트랜지스터(M9,M10)의 드레인에 연결된 게이트와 논리 회로(30)의 출력에 연결된 드레인을 지닌다. 사실상, 래치(60)는 한쌍의 CMOS를 기반으로 한 인버터로 형성되며 래치(60)의 출력은 제어기(40,50)의 입력에 연결된다.

끝으로 도 2를 참조하면, 제1 제어기(40)는 인버터(IV1)와 출력 노드(OUT)사이에 병렬 연결된 한쌍의 전달 게이트로 형성되는 것이 바람직하다. 전달 게이트 트랜지스터는 NMOS 트랜지스터(M13)와 PMOS 트랜지스터(M14)를 포함한다. M13은 래치(60)의 출력에 연결된 게이트, GND에 연결된 벌크, 인버터(IV1)의 출력에 연결된 소오스, 및 OUT에 연결된 드레인을 지닌다. M14는 논리 회로(30)의 출력에 연결된 게이트, Vcc에 연결된 벌크, 인버터(IV1)의 출력에 연결된 드레인, 및 OUT에 연결된 소오스를 지닌다. 또한, 제2 제어기(50)는 인버터(IV2)와 출력 노드(OUT) 사이에 병렬 연결된 한쌍의 전달 게이트 트랜지스터로 형성되는 것이 바람직하다. 전달 게이트 트랜지스터는 NMOS 트랜지스터(M15)와 PMOS 트랜지스터(M16)를 포함한다. M15는 논리 회로(30)의 출력에 연결된 게이트, GND에 연결된 벌크, 인버터(IV2)의 출력에 연결된 소오스, 및 OUT에 연결된 드레인을 지닌다. M16은 래치(60)의 출력에 연결된 게이트, Vcc에 연결된 벌크, 인버터(IV2)의 출력에 연결된 드레인, 및 OUT에 연결된 소오스를 지닌다.

한 예로서, IN에서의 L-H 전이에 대해 인버터(IV1,IV2)가 앞서 언급된 바와 같이 스큐된 임계치를 지닐 경우, 도2의 버퍼 회로는 다음과 같이 동작한다. 우선, 스큐 설계로 인해, 인버터(IV2)는 그의 출력이 로우로 되고 반면에 인버터(IV1)의 출력이 하이로 유지되도록 먼저 스위칭한다. IV2의 출력에 걸린 로우는 M6가 턴온되고 M7이 턴오프되도록 논리 회로(30)의 트랜지스터(M6,M7)의 게이트에서의 변화를 트리거한다. 트랜지스터(M5,M8)는 인버터(IV1)의 출력이 하이로 유지함에 따라 각각 오프와 온 상태로 유지된다. 논리 회로(30)의 출력에 걸린 전위는 로우로부터 하이로 스위칭됨으로 인해, 제어기(40)의 트랜지스터(M14)와 제어기(50)의 트랜지스터(M15)가 턴오프된다. 또한, 그로 인해 래치(60)의 출력이 논리 로우로 스위칭됨으로써, 제어기(40)의 트랜지스터(M13)는 턴오프되고 제어기(50)의 트랜지스터(M16)는 턴온된다. 순전히 이 결과로 제어기(40)가 인버터(IV1)로부터의 신호의 전파를 중지시키도록 디스에이블되며 반면에 인버터(IV2)로부터의 스위칭된 신호가 OUT로 전달되게 하도록 제어기(50)가 인에이블된다. 그 다음, 인버터(IV1)로부터의 신호는 스위칭된다. 그러나, 제어기(50)는 제어기(40)가 래치(60)에 의해 디스에이블된 상태로 래치됨에 따라 OUT로 통과되지 않고서 그 상태로 래치된다. 그외에도, 논리 회로(30)는 래치(60)와의 연결에 의해 하이 출력 상태로 래치된다. IN에 걸린 신호가 하이로부터 로우로 스위칭되면 그 과정이 반전되어 제어기(40)가 인버터(IV1)의 보다 신속한 스위칭으로 인에이블되고 제어기(50)가 디스에이블되는 것으로 보일 수 있다. 앞서 언급된 바와 같이, 다른 회로의 논리가 신속한 입력 전이에 기초하여 신속한 데이터 경로를 생성할 수 있도록 제어기(40,50)가 접속되기 때문에 상기 회로가 선택적으로 설계될 수 있다.

도 3은 종래의 CMOS를 기반으로 한 버퍼와의 비교가 되는 버퍼 회로(10)의 출력(OUT)의 파형도이다. 파형(70)은 IN에 걸린 신호를 나타낸다. 파형(80)은 본래 인버터인 종래의 CMOS를 기반으로 한 버퍼의 출력 신호를 나타낸다. 파형(90)은 도 2의 버퍼 회로(10)의 OUT에 걸린 출력 신호를 나타낸다. 종래의 CMOS 버퍼 출력 신호(80)가 약 1.7V의 입력 전위로 L-H 입력 스위칭에 대해 H-L로 스위칭되는 것으로 보일 수 있는 데, 상기 약 1.7V는 Vcc가 3.3V와 동일한 경우 본질적으로 Vcc/2와 동일하다. 종래의 버퍼 출력 신호(80)는 약 1.7V로 H-L 입력 스위칭에 대해 L-H로 스위칭된다. 그러나, 버퍼 회로(10)에 대해, IN에 걸린 입력 신호가 Vcc/2보다 실질적으로 작고 그에 따라 종래의 버퍼 회로 설계에서보다 실질적으로 신속하게 되는 L-H 전이시의 약 0.8에 도달할 때 OUT신호가 H-L로 스위칭된다는 것이 파형(90)의 조사로부터 알 수 있게 된다. 입력 전위가 약 2.2V이거나 또는 실질적으로 Vcc/2를 초과할 경우 OUT에서는 L-H로 스위칭된다. 그 다음에는, 버퍼 회로(10)가 양자 모두의 형태의 전이 중에서 보다 신속한 동적 스위칭 기능을 제공하는 것으로 보일 수 있다. 물론, 회로(10)는 원하는 스위칭 임계 전압을 정의하기에 적합할 수 있다.

도 4는 IN에서의 H-L 및 L-H 입력 신호 전이 동안 버퍼 회로(10)의 출력에 도 2의 각각의 인버터(IV1,IV2)가 제공하는 효과를 나타낸다. 특히, 파형(100)은 인버터(IV1)의 출력을 나타내는 반면 파형(110)은 인버터(IV2)의 출력을 나타낸다. IN에서의 L-H 전이에 대해 도 2에 도시된 버퍼 회로(10)의 동작과 관련하여 앞서 언급된 예에서, 인버터(IV2)는 인버터(IV1)보다 비교적 신속하게 스위칭되기 때문에 좌우한다. H-L 전이가 IN에서 일어날 때, 인버터(IV1)가 버퍼 회로(10)의 스위칭을 좌우하는 데, 그 이유는 인버터(IV1)가 L-H로 스위칭하는 데 보다 신속하기 때문이다. 도 4의 파형(100,110)으로 나타낸 인버터(IV1,IV2)의 동작에 대한 정미 효과는 도 3의 파형(80)이다.

버퍼 회로(10)는 버퍼 스위칭과 관련된 동적 임계치의 선택가능한 제어 기능을 제공한다.

본 발명은 최소한의 노이즈 문제와 감소된 지연 속도로 신호의 전파를 가능하게 하고, 신호의 스위칭이 일어나는 임계 전위 값을 변경시키기에 적합할 수 있으며, 사용자가 원하는 전파 지연 값의 함수로서 특정한 신호 전송 경로를 선택하기에 적합할 수 있다.

본 발명은 지금까지 특정 실시예와 관련해서 설명되었지만 다음의 청구 범위 내의 모든 변형 및 등가예를 포함하고자 의도된 것이다.

Claims (9)

1. 입력 노드 및 출력 노드를 지니는 버퍼 회로에 있어서,

   a. 출력 및 상기 입력 노드에 연결된 입력을 지니는 제1 입력부, 및 출력 및 상기 입력 노드에 연결된 입력을 지니는 제2 입력부를 포함하는 입력 브랜치로서, 상기 제1 입력부는 제1 스위칭 전위 임계치를 지니며 상기 제2 입력부는 제2 스위칭 전위 임계치를 지니고, 상기 제1 스위칭 전위 임계치는 상기 제2 스위칭 전위 임계치와 동일하지 않은 입력 브랜치;

   b. 상기 제1 입력부의 출력에 연결된 제1 입력, 상기 제2 입력부의 출력에 연결된 제2 입력 및 출력을 지니는 논리 회로;

   c. 상기 제1 입력부의 출력 및 상기 출력 노드 사이에 연결된 제1 입력 제어기로서, 상기 논리 회로가 상기 제1 입력 제어기의 동작을 인에이블하도록 상기 논리 회로에 연결된 제1 입력 제어기; 및

   d. 상기 제2 입력부 및 상기 출력 노드 사이에 연결된 제2 입력 제어기로서, 상기 논리회로가 상기 제2 입력 제어기의 동작을 인에이블하도록 상기 논리 회로에 연결된 제2 입력 제어기를 포함하는 것을 특징으로 하는 버퍼 회로.
2. 제1항에 있어서, 상기 제1 입력부는 제1 인버터이고, 상기 제2 입력부는 제2 인버터이며, 상기 제1 인버터의 스위칭 전위 임계치는 상기 버퍼 회로에 전력을 공급하는 하이-전위 전원 레일의 1/2 전위보다 크도록 스큐되고, 상기 제2 인버터의 스위칭 전위 임계치는 상기 하이-전위 전원 레일의 1/2 전위보다 작도록 스큐되는 것을 특징으로 하는 버퍼 회로.
3. 제2항에 있어서, 상기 버퍼 회로는 상기 논리 회로 및 상기 제1 입력 제어기사이에 그리고 상기 논리 회로 및 상기 제2 입력 제어기 사이에 연결된 래치 장치를 더 포함하는 것을 특징으로 하는 버퍼 회로.
4. 제3항에 있어서, 상기 제1 입력 제어기는 제1 전달 게이트 장치이고, 상기 제2 입력 제어기는 제2 전달 게이트 장치인 것을 특징으로 하는 버퍼 회로.
5. 제4항에 있어서, 상기 제1 전달 게이트 장치는 병렬로 연결된 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하고, 상기 제2 전달 게이트 장치는 병렬로 연결된 제2 PMOS 트랜지스터 및 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 버퍼 회로.
6. 제5항에 있어서, 상기 제1 인버터는 상기 제1 전달 게이트 장치의 입력에 그리고 상기 논리 회로의 제1 입력에 연결된 출력을 지니는 CMOS 인버터이고, 상기 제2 인버터는 상기 제2 전달 게이트 장치의 입력에 그리고 상기 논리 회로의 제2 입력에 연결된 출력을 지니는 CMOS 인버터인 것을 특징으로 하는 버퍼 회로.
7. 제6항에 있어서, 상기 입력 노드에 걸린 신호를 스위칭할 때 논리 레벨을 보다 신속하게 스위칭하는 상기 제1 인버터 및 상기 제2 인버터 중 하나에 연결된 상기 제1 전달 게이트 장치 및 상기 제2 전달 게이트 장치 중 하나가 인에이블되도록 상기 논리 회로는 상기 제1 인버터에 그리고 상기 제2 인버터에 연결되는 것을 특징으로 하는 버퍼 회로.
8. 제7항에 있어서, 상기 입력 노드에 걸린 신호를 스위칭할 때 논리 레벨을 보다 느리게 스위칭하는 상기 제1 인버터 및 상기 제2 인버터 중 하나에 연결된 상기 제1 전달 게이트 장치 및 상기 제2 전달 게이트 장치 중 하나가 인에이블되도록 상기 논리 회로는 상기 제1 인버터에 그리고 상기 제2 인버터에 연결되는 것을 특징으로 하는 버퍼 회로.
9. 제8항에 있어서, 상기 제1 전달 게이트 장치 및 상기 제2 전달 게이트 장치는 외부 회로의 회로부를 인에이블하도록 연결되는 것을 특징으로 하는 버퍼 회로.

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