JPH07193471A - 半導体波形変換回路 - Google Patents
半導体波形変換回路Info
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- JPH07193471A JPH07193471A JP5329349A JP32934993A JPH07193471A JP H07193471 A JPH07193471 A JP H07193471A JP 5329349 A JP5329349 A JP 5329349A JP 32934993 A JP32934993 A JP 32934993A JP H07193471 A JPH07193471 A JP H07193471A
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Abstract
(57)【要約】
【目的】入力信号の立ち上がりにおいては高い論理閾値
を示し、入力信号の立ち下がりにおいては低い論理閾値
を示すシュミット特性に於いて、閾値の設定を独立に行
う事ができ、かつ小さい入力容量で大きい論理閾値幅を
提供する。 【構成】入力信号の立ち上がりにおける高い論理閾値と
立ち下がりに於ける低い論理閾値を、論理閾値の高い波
形変換回路と論理閾値の低い波形変換回路との二つの独
立した波形変換器を入力信号の立ち上がりと立ち下がり
で一方を選択して出力にその特性をあらわす事によって
実現する。
を示し、入力信号の立ち下がりにおいては低い論理閾値
を示すシュミット特性に於いて、閾値の設定を独立に行
う事ができ、かつ小さい入力容量で大きい論理閾値幅を
提供する。 【構成】入力信号の立ち上がりにおける高い論理閾値と
立ち下がりに於ける低い論理閾値を、論理閾値の高い波
形変換回路と論理閾値の低い波形変換回路との二つの独
立した波形変換器を入力信号の立ち上がりと立ち下がり
で一方を選択して出力にその特性をあらわす事によって
実現する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体波形変換回路に
関し、特に入出力信号特性において、入力信号の立ち上
がりでは高い論理閾値を示し、入力信号の立ち下がりで
は低い論理閾値を示す半導体波形変換回路に関する。
関し、特に入出力信号特性において、入力信号の立ち上
がりでは高い論理閾値を示し、入力信号の立ち下がりで
は低い論理閾値を示す半導体波形変換回路に関する。
【０００２】
【従来の技術】半導体波形変換回路は、ＬＳＩ回路にお
いて、伝搬信号の波形整形や論理振幅の変換、負荷駆動
能力の変換などに用いられ、一般のインバータ回路やバ
ッファ回路などは半導体波形変換回路の一つである。
いて、伝搬信号の波形整形や論理振幅の変換、負荷駆動
能力の変換などに用いられ、一般のインバータ回路やバ
ッファ回路などは半導体波形変換回路の一つである。
【０００３】入力信号の立ち上がりでは高い論理閾値を
示し、入力信号の立ち下がりでは低い論理閾値を示す、
入出力信号特性においてヒステリシス曲線を有する半導
体波形変換回路は、特にシュミット回路と呼ばれ、ノイ
ズマージンにおいて優れた特性を示す。ここでの論理閾
値とは、半導体波形変換回路において、出力信号に論理
振幅の二分の一の出力信号電圧値を与える入力信号電圧
値である。
示し、入力信号の立ち下がりでは低い論理閾値を示す、
入出力信号特性においてヒステリシス曲線を有する半導
体波形変換回路は、特にシュミット回路と呼ばれ、ノイ
ズマージンにおいて優れた特性を示す。ここでの論理閾
値とは、半導体波形変換回路において、出力信号に論理
振幅の二分の一の出力信号電圧値を与える入力信号電圧
値である。
【０００４】従来、この種のシュミット特性を有する半
導体波形変換回路は、伝搬信号のノイズ除去などに用い
られている。
導体波形変換回路は、伝搬信号のノイズ除去などに用い
られている。
【０００５】図３は、従来のシュミット特性を有する半
導体波形変換回路の一例を示す回路図である。
導体波形変換回路の一例を示す回路図である。
【０００６】半導体波形変換回路３は、入力３ＩＮと出
力３ＯＵＴを有する。ｐＭＯＳトランジスタ２９と３０
のソースは高電位電源に接続され、ドレインはｐＭＯＳ
トランジスタ３１のソースに接続される。ｎＭＯＳトラ
ンジスタ３２と３３のソースは低電位電源に接続され、
ドレインはｎＭＯＳトランジスタ３４のソースに接続さ
れる。トランジスタ３１と３４のドレインはインバータ
３５の入力に接続される。インバータ３５の出力は３Ｏ
ＵＴであり、３ＯＵＴはトランジスタ３０と３３のゲー
トにも接続される。３ＩＮはトランジスタ２９，３１，
３２，３４のゲートに接続される。
力３ＯＵＴを有する。ｐＭＯＳトランジスタ２９と３０
のソースは高電位電源に接続され、ドレインはｐＭＯＳ
トランジスタ３１のソースに接続される。ｎＭＯＳトラ
ンジスタ３２と３３のソースは低電位電源に接続され、
ドレインはｎＭＯＳトランジスタ３４のソースに接続さ
れる。トランジスタ３１と３４のドレインはインバータ
３５の入力に接続される。インバータ３５の出力は３Ｏ
ＵＴであり、３ＯＵＴはトランジスタ３０と３３のゲー
トにも接続される。３ＩＮはトランジスタ２９，３１，
３２，３４のゲートに接続される。
【０００７】次に、半導体波形変換回路３の動作につい
て説明する。３ＩＮの入力信号が低電位の場合、トラン
ジスタ２９，３０，３１はオンし、トランジスタ３２，
３３，３４はオフ状態にある。この状態から、３ＩＮが
高電位に向かい、インバータ３５の入力の電位がインバ
ータ３５の閾値を横切るまで、トランジスタ３０はオ
ン、トランジスタ３３はオフ状態を続ける。従って、イ
ンバータ３５の入力における電位の立ち下がりの特性を
決定するのは、トランジスタ３１，３２，３４の利得係
数の関係である。同様に、３ＩＮが高電位から低電位に
向かう際に、インパータ３５の入力における電位の立ち
上がりの特性を決定するのは、トランジスタ２９，３
１，３４の利得係数の関係である。
て説明する。３ＩＮの入力信号が低電位の場合、トラン
ジスタ２９，３０，３１はオンし、トランジスタ３２，
３３，３４はオフ状態にある。この状態から、３ＩＮが
高電位に向かい、インバータ３５の入力の電位がインバ
ータ３５の閾値を横切るまで、トランジスタ３０はオ
ン、トランジスタ３３はオフ状態を続ける。従って、イ
ンバータ３５の入力における電位の立ち下がりの特性を
決定するのは、トランジスタ３１，３２，３４の利得係
数の関係である。同様に、３ＩＮが高電位から低電位に
向かう際に、インパータ３５の入力における電位の立ち
上がりの特性を決定するのは、トランジスタ２９，３
１，３４の利得係数の関係である。
【０００８】トランジスタ３２（利得係数β３２）とト
ランジスタ３４（利得係数β３４）の合成利得係数β３
２−３４と、トランジスタ３１の利得係数β３１の比β
３２−３４／β３１を小さくとれば、回路３の３ＩＮの
立ち上がりにおける論理閾値を大きくとることが出来
る。回路３の３ＩＮの立ち下がりにおける論理閾値を小
さくとるには、トランジスタ３４の利得係数β３４と、
トランジスタ２９（利得係数β２９）とトタンジスタ３
１（利得係数β３１）の合成の利得係数β２９−３１の
比β３４／β２９−３１を大きくとればよい。ここで、
立ち上がりと立ち下がりの論理閾値を論理振幅の二分の
一に対して対称にとるには、β２９＝β３２，β３０＝
β３３，β３１＝β３４である。従って、立ち上がりと
立ち下がりの論理閾値幅を大きくとるには、トランジス
タ２９，３２のサイズを小さく（β２９＝β３２）、ト
ランジスタ３１，３４のサイズを大きく（β３１＝β３
４）取れば良い。
ランジスタ３４（利得係数β３４）の合成利得係数β３
２−３４と、トランジスタ３１の利得係数β３１の比β
３２−３４／β３１を小さくとれば、回路３の３ＩＮの
立ち上がりにおける論理閾値を大きくとることが出来
る。回路３の３ＩＮの立ち下がりにおける論理閾値を小
さくとるには、トランジスタ３４の利得係数β３４と、
トランジスタ２９（利得係数β２９）とトタンジスタ３
１（利得係数β３１）の合成の利得係数β２９−３１の
比β３４／β２９−３１を大きくとればよい。ここで、
立ち上がりと立ち下がりの論理閾値を論理振幅の二分の
一に対して対称にとるには、β２９＝β３２，β３０＝
β３３，β３１＝β３４である。従って、立ち上がりと
立ち下がりの論理閾値幅を大きくとるには、トランジス
タ２９，３２のサイズを小さく（β２９＝β３２）、ト
ランジスタ３１，３４のサイズを大きく（β３１＝β３
４）取れば良い。
【０００９】
【発明が解決しようとする課題】この従来のシュミット
特性を有する半導体波形変換回路は、入力信号の立ち上
がり立ち下がりにおける論理閾値を決定する実効の利得
係数比に合成の利得係数が含まれるために、トランジス
タサイズを変える効果は大きく現れず、論理閾値幅を大
きく取ろうとすると、入力のゲート容量が大きくなって
しまう。
特性を有する半導体波形変換回路は、入力信号の立ち上
がり立ち下がりにおける論理閾値を決定する実効の利得
係数比に合成の利得係数が含まれるために、トランジス
タサイズを変える効果は大きく現れず、論理閾値幅を大
きく取ろうとすると、入力のゲート容量が大きくなって
しまう。
【００１０】
【課題を解決するための手段】上述した問題を解決する
ため、本発明によるシュミット特性を有する半導体波形
変換回路は、入力信号の立ち上がりにおける高い論理閾
値と立ち下がりに於ける低い論理閾値を、論理閾値の高
い波形変換回路と論理閾値の低い波形変換回路との二つ
の独立した波形変換器を入力信号の立ち上がりと立ち下
がりで一方を選択して出力にその特性をあらわす事によ
って実現している。
ため、本発明によるシュミット特性を有する半導体波形
変換回路は、入力信号の立ち上がりにおける高い論理閾
値と立ち下がりに於ける低い論理閾値を、論理閾値の高
い波形変換回路と論理閾値の低い波形変換回路との二つ
の独立した波形変換器を入力信号の立ち上がりと立ち下
がりで一方を選択して出力にその特性をあらわす事によ
って実現している。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１は、本発明の一実施例を示す回路図で
ある。
ある。
【００１３】半導体波形変換回路１は、入力１ＩＮと出
力１ＯＵＴを有する。ｐＭＯＳトランジスタ１のソース
は高電位電源に接続され、ドレインｎＭＯＳトランジス
タ２のドレインに接続される。トランジスタ２のソース
は低電位電源に接続される。ｐＭＯＳトランジスタ３の
ソースは高電位電源に接続され、ドレインはｎＭＯＳト
ランジスタ４のドレインに接続される。トランジスタ４
のソースは低電位電源に接続される。入力１ＩＮはトラ
ンジスタ１，２，３，４のゲートに接続される。ｐＭＯ
Ｓトランジスタ５とｎＭＯＳトランジスタ６のソースは
トランジスタ１，２のドレインに接続され、トランジス
タ５，６のドレインは出力１ＯＵＴに接続され、トラン
ジスタ７，８のドレインは出力１ＯＵＴに接続される。
出力１ＯＵＴはインバータ９の入力に接続され、インバ
ータ９の出力はトランジスタ５，８のゲートとインパー
タ１０の入力に接続される。インバータ１０の出力はト
ランジスタ６，７のゲートに接続される。トランジスタ
１，２の利得係数の関係はβ１〉β２であり、トランジ
スタ１，２の構成するインバータは高い論理閾値を持
つ。トランジスタ３，４の利得係数の関係はβ３〉β４
であり、トランジスタ３，４の構成するインバータは低
い論理閾値を持つ。
力１ＯＵＴを有する。ｐＭＯＳトランジスタ１のソース
は高電位電源に接続され、ドレインｎＭＯＳトランジス
タ２のドレインに接続される。トランジスタ２のソース
は低電位電源に接続される。ｐＭＯＳトランジスタ３の
ソースは高電位電源に接続され、ドレインはｎＭＯＳト
ランジスタ４のドレインに接続される。トランジスタ４
のソースは低電位電源に接続される。入力１ＩＮはトラ
ンジスタ１，２，３，４のゲートに接続される。ｐＭＯ
Ｓトランジスタ５とｎＭＯＳトランジスタ６のソースは
トランジスタ１，２のドレインに接続され、トランジス
タ５，６のドレインは出力１ＯＵＴに接続され、トラン
ジスタ７，８のドレインは出力１ＯＵＴに接続される。
出力１ＯＵＴはインバータ９の入力に接続され、インバ
ータ９の出力はトランジスタ５，８のゲートとインパー
タ１０の入力に接続される。インバータ１０の出力はト
ランジスタ６，７のゲートに接続される。トランジスタ
１，２の利得係数の関係はβ１〉β２であり、トランジ
スタ１，２の構成するインバータは高い論理閾値を持
つ。トランジスタ３，４の利得係数の関係はβ３〉β４
であり、トランジスタ３，４の構成するインバータは低
い論理閾値を持つ。
【００１４】次に、半導体波形変換回路１の動作につい
て説明する。
て説明する。
【００１５】入力１ＩＮが低電位の場合、トランジスタ
１，３はオン、トランジスタ２，４はオフ状態にある。
このとき出力１ＯＵＴは高電位である。トランジスタ
５，６はオン、トランジスタ７，８はオフ状態にあり、
出力１ＯＵＴにはトランジスタ１，２で構成されるイン
バータの特性があらわれる。入力１ＩＮが低電位から高
電位に向かうとき、トランジスタ３，４で構成されるイ
ンバータは論理閾値が低いので先に低電位になり、トラ
ンジスタ１，２で構成されるインバータは論理閾値が高
いので遅れて低電位になる。このとき、出力１ＯＵＴに
はトランジスタ１，２構成されるインバータの特性が現
れているので、入力１ＩＮの立ち上がりにおいては、半
導体波形変換回路１は高い論理閾値を示す。同様に、入
力１ＩＮが高電位から低電位に向かうとき、出力１ＯＵ
Ｔにはトランジスタ３，４で構成されるインバータの特
性があらわれ、入力１ＩＮの立ち下がりにおいては、半
導体波形変換回路１は低い論理閾値を示す。
１，３はオン、トランジスタ２，４はオフ状態にある。
このとき出力１ＯＵＴは高電位である。トランジスタ
５，６はオン、トランジスタ７，８はオフ状態にあり、
出力１ＯＵＴにはトランジスタ１，２で構成されるイン
バータの特性があらわれる。入力１ＩＮが低電位から高
電位に向かうとき、トランジスタ３，４で構成されるイ
ンバータは論理閾値が低いので先に低電位になり、トラ
ンジスタ１，２で構成されるインバータは論理閾値が高
いので遅れて低電位になる。このとき、出力１ＯＵＴに
はトランジスタ１，２構成されるインバータの特性が現
れているので、入力１ＩＮの立ち上がりにおいては、半
導体波形変換回路１は高い論理閾値を示す。同様に、入
力１ＩＮが高電位から低電位に向かうとき、出力１ＯＵ
Ｔにはトランジスタ３，４で構成されるインバータの特
性があらわれ、入力１ＩＮの立ち下がりにおいては、半
導体波形変換回路１は低い論理閾値を示す。
【００１６】図２は、本発明の別の実施例を示す回路図
である。
である。
【００１７】半導体波形変換回路２は、入力２１ＩＮ，
２ＲＥＦ１，２ＲＥＦ２と出力２ＯＵＴを有する。ｐＭ
ＯＳトランジスタ１１，１２のソース高電位電源に接続
され、トランジスタ１１のドレインはｎＭＯＳトランジ
スタ１３のドレインに接続され、トランジスタ１２のド
レインはｎＭＯＳトランジスタ１４のドレインとインバ
ータ１６の入力に接続される。トランジスタ１３，１４
のソースｎＭＯＳトランジスタ１５のドレインに接続さ
れ、トランジスタ１５のソースは低電位電源に接続され
る。ｐＭＯＳトランジスタ１７，１８のソースは高電位
電源に接続され、トランジスタ１７のドレインはｎＭＯ
Ｓトランジスタ１９のドレインに接続され、トランジス
タ１８のドレインはｎＭＯＳトランジスタ２０のドレイ
ンとインバータ２２の入力に接続される。トランジスタ
１９，２０のソースはｎＭＯＳトランジスタ２１のドレ
インに接続され、トランジスタ２１のソースは低電位電
源に接続される。入力２ＩＮはトランジスタ１３，１９
のゲートに接続され、入力２ＲＥＦ１はトランジスタ１
４のゲートに、入力２ＲＥＦ２はトランジスタ２０のゲ
ートに接続される。インバータ１６の出力はｐＭＯＳト
ランジスタ２３とｎＭＯＳトランジスタ２４のソースに
接続され、トランジスタ２３，２４のドレインは出力２
ＯＵＴに接続される。インバータ２２の出力はｐＭＯＳ
トランジスタ２５とｎＭＯＳトランジスタ２６のソース
に接続される。インバータ２２の出力はｐＭＯＳトラン
ジスタ２５とｎＭＯＳトランジスタ２６のソースに接続
され、トランジスタ２５，２６のドレインは出力２ＯＵ
Ｔに接続される。出力２ＯＵＴはインバータ２７の入力
に接続され、インバータ２７の出力はトランジスタ２
３，２６のゲートとインバータ２８の入力に接続され
る。インバータ２８の出力はトンジスタ２４，２５のゲ
ートに接続される。入力２ＲＥＦ１はトランジスタ１４
のゲートに接続され、入力２ＲＥＦ２はトランジスタ２
０のゲートに接続される。トランジスタ１１，１２，１
３，１４，１５、及びトランジスタ１７，１８，１９，
２０，２１で構成される差動増幅回路は、２ＲＥＦ１，
２ＲＥＦ２に与えられる定電圧をほぼ論理閾値として動
作する半導体波形変換路である。
２ＲＥＦ１，２ＲＥＦ２と出力２ＯＵＴを有する。ｐＭ
ＯＳトランジスタ１１，１２のソース高電位電源に接続
され、トランジスタ１１のドレインはｎＭＯＳトランジ
スタ１３のドレインに接続され、トランジスタ１２のド
レインはｎＭＯＳトランジスタ１４のドレインとインバ
ータ１６の入力に接続される。トランジスタ１３，１４
のソースｎＭＯＳトランジスタ１５のドレインに接続さ
れ、トランジスタ１５のソースは低電位電源に接続され
る。ｐＭＯＳトランジスタ１７，１８のソースは高電位
電源に接続され、トランジスタ１７のドレインはｎＭＯ
Ｓトランジスタ１９のドレインに接続され、トランジス
タ１８のドレインはｎＭＯＳトランジスタ２０のドレイ
ンとインバータ２２の入力に接続される。トランジスタ
１９，２０のソースはｎＭＯＳトランジスタ２１のドレ
インに接続され、トランジスタ２１のソースは低電位電
源に接続される。入力２ＩＮはトランジスタ１３，１９
のゲートに接続され、入力２ＲＥＦ１はトランジスタ１
４のゲートに、入力２ＲＥＦ２はトランジスタ２０のゲ
ートに接続される。インバータ１６の出力はｐＭＯＳト
ランジスタ２３とｎＭＯＳトランジスタ２４のソースに
接続され、トランジスタ２３，２４のドレインは出力２
ＯＵＴに接続される。インバータ２２の出力はｐＭＯＳ
トランジスタ２５とｎＭＯＳトランジスタ２６のソース
に接続される。インバータ２２の出力はｐＭＯＳトラン
ジスタ２５とｎＭＯＳトランジスタ２６のソースに接続
され、トランジスタ２５，２６のドレインは出力２ＯＵ
Ｔに接続される。出力２ＯＵＴはインバータ２７の入力
に接続され、インバータ２７の出力はトランジスタ２
３，２６のゲートとインバータ２８の入力に接続され
る。インバータ２８の出力はトンジスタ２４，２５のゲ
ートに接続される。入力２ＲＥＦ１はトランジスタ１４
のゲートに接続され、入力２ＲＥＦ２はトランジスタ２
０のゲートに接続される。トランジスタ１１，１２，１
３，１４，１５、及びトランジスタ１７，１８，１９，
２０，２１で構成される差動増幅回路は、２ＲＥＦ１，
２ＲＥＦ２に与えられる定電圧をほぼ論理閾値として動
作する半導体波形変換路である。
【００１８】次に、半導体波形変換回路２の動作につい
て説明する。
て説明する。
【００１９】２ＲＥＦ１，２ＲＥＦ２に与えられる定電
圧が２ＲＥＦ１〉２ＲＥＦ２である場合、トランジスタ
１１，１２，１３，１４，１５とインバータ１６で構成
される回路は高い論理閾値を持つインバータとして動作
し、トランジスタ１７，１８，１９，２０，２１とイン
バータ２２で構成される回路は低い論理閾値を持つイン
バータとして動作する。入力２ＩＮが低電位の場合、出
力２０ＯＵＴは高電位である。このとき、トランジスタ
２３，２４はオン、トランジスタ２５、２６はオフ状態
にあり、出力２ＯＵＴにはトランジスタ１１，１２，１
３，１４，１５とインバータ１６で構成される回路の特
性があらわれる。入力２１Ｎが低電位から高電位に向か
うとき、トランジスタ１７，１８，１９，２０，２１と
インバータ２２で構成される回路は論理閾値が低いので
先に低電位になり、トランジスタ１１，１２，１３，１
４，１５とインバータ１６で構成される回路は論理閾値
が高いので遅れて低電位になる。このとき、出力２ＯＵ
Ｔにトランジスタ１１，１２，１３，１４，１５とイン
バータ１６で構成される回路の特性が現れているので、
入力２１ＩＮの立ち上がりにおいては、半導体波形変換
回路２は高い論理閾値を示す。同様に、入力２ＩＮが高
電位から低電圧に向かうとき、出力２ＯＵＴにはトラン
ジスタ１７，１８，１９，２０，２１とインバータ２２
で構成される特性があわれ、入力２ＩＮの立ち下がりに
おいては、半導体波形変換回路２は低い論理閾値を示
す。
圧が２ＲＥＦ１〉２ＲＥＦ２である場合、トランジスタ
１１，１２，１３，１４，１５とインバータ１６で構成
される回路は高い論理閾値を持つインバータとして動作
し、トランジスタ１７，１８，１９，２０，２１とイン
バータ２２で構成される回路は低い論理閾値を持つイン
バータとして動作する。入力２ＩＮが低電位の場合、出
力２０ＯＵＴは高電位である。このとき、トランジスタ
２３，２４はオン、トランジスタ２５、２６はオフ状態
にあり、出力２ＯＵＴにはトランジスタ１１，１２，１
３，１４，１５とインバータ１６で構成される回路の特
性があらわれる。入力２１Ｎが低電位から高電位に向か
うとき、トランジスタ１７，１８，１９，２０，２１と
インバータ２２で構成される回路は論理閾値が低いので
先に低電位になり、トランジスタ１１，１２，１３，１
４，１５とインバータ１６で構成される回路は論理閾値
が高いので遅れて低電位になる。このとき、出力２ＯＵ
Ｔにトランジスタ１１，１２，１３，１４，１５とイン
バータ１６で構成される回路の特性が現れているので、
入力２１ＩＮの立ち上がりにおいては、半導体波形変換
回路２は高い論理閾値を示す。同様に、入力２ＩＮが高
電位から低電圧に向かうとき、出力２ＯＵＴにはトラン
ジスタ１７，１８，１９，２０，２１とインバータ２２
で構成される特性があわれ、入力２ＩＮの立ち下がりに
おいては、半導体波形変換回路２は低い論理閾値を示
す。
【００２０】
【発明の効果】以上説明したように、本発明による半導
体波形変換回路はシュミット特性を有し、入力信号の立
ち上りにおける高い論理閾値と立ち下がりに於ける低い
論理閾値を、論理閾値の高い波形変換回路と論理閾値の
低い波形変換回路との二つの独立した波形変換器を入力
信号の立ち上がりと立ち下がりで一方を選択して出力に
その特性をあらわす事によって実現しているため、高い
論理閾値と低い論理閾値の設定に際してトランジスタの
利得係数を有効に活用する事ができ、かつ閾値の設定を
独立に行う事ができる。本発明による半導体波形変換回
路は、シュミット特性を於いて、小さい入力容量で大き
い論理閾値幅を提供する。
体波形変換回路はシュミット特性を有し、入力信号の立
ち上りにおける高い論理閾値と立ち下がりに於ける低い
論理閾値を、論理閾値の高い波形変換回路と論理閾値の
低い波形変換回路との二つの独立した波形変換器を入力
信号の立ち上がりと立ち下がりで一方を選択して出力に
その特性をあらわす事によって実現しているため、高い
論理閾値と低い論理閾値の設定に際してトランジスタの
利得係数を有効に活用する事ができ、かつ閾値の設定を
独立に行う事ができる。本発明による半導体波形変換回
路は、シュミット特性を於いて、小さい入力容量で大き
い論理閾値幅を提供する。
【図１】本発明の一実施例を示す回路図である。
【図２】本発明の一実施例を示す回路図である。
【図３】従来のシュミット特性を有する半導体波形変換
回路の一例を示す回路図である。
回路の一例を示す回路図である。
１，３，５，７，１１，１２，１７，１８，２３，２
５，２９，３０，３１ｐＭＯＳトランジスタ ２，４，６，１３，１４，１５，１９，２０，２１，２
４，２６，３２，３３，３４ ｎＭＯＳトランジスタ ９，１０，２７，２８，３５ インバータ回路
５，２９，３０，３１ｐＭＯＳトランジスタ ２，４，６，１３，１４，１５，１９，２０，２１，２
４，２６，３２，３３，３４ ｎＭＯＳトランジスタ ９，１０，２７，２８，３５ インバータ回路
Claims (1)
- 【請求項１】 論理閾値の高い波形変換回路と、論理閾
値の低い波形変換回路と、入力信号の立ち上がりと立ち
下がりで、前述の波形変換回路の一方を選択して出力に
波形変換回路の特性をあらわすセレクタ回路により構成
される事を特徴とする半導体波形変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329349A JPH07193471A (ja) | 1993-12-27 | 1993-12-27 | 半導体波形変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5329349A JPH07193471A (ja) | 1993-12-27 | 1993-12-27 | 半導体波形変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07193471A true JPH07193471A (ja) | 1995-07-28 |
Family
ID=18220468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5329349A Pending JPH07193471A (ja) | 1993-12-27 | 1993-12-27 | 半導体波形変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07193471A (ja) |
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- 1993-12-27 JP JP5329349A patent/JPH07193471A/ja active Pending
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