JPH0211019A - 差動式電流スイッチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に交差結合論理回路に関し、具体的には
、交差結合したバッファ段を用いて、高速動作を維持し
ながらノイズ限界を改善する、ＧａＡｓ　　ＭＥＳＦＥ
Ｔ技術による２段差動式電流スイッチ論理回路に関する
。

Ｂ、従来技術 バイポーラ技術において、差動式電流スイッチ（ＤＯ８
）論理回路は、とくにレベル感知ラッチ、排他的ＯＲ機
能、マルチプレクサなどある種の論理機能に用いる場合
、速度と電力に関する利益をもたらす。しかし、ＧａＡ
ｓ技術においては、ＦＥＴの閾値電圧が比較的制御し難
く、かつ差動対のスイッチングがシリコン・バイポーラ
論理回路に比べてシャープに画定されないために、ＤＯ
８論理回路群の設計が難しい。

ＤＯ８論理回路は、ある種の主要な論理機能、たとえば
ラッチ、排他的ＯＲ機能、マルチプレクサに用いると効
率が非常に高いが、複数入力ＡＮＤ機能や複数人力ＮＯ
Ｒ機能など他の機能を実施する際は効率が悪い。一方、
他のＧａＡｓ論理回路群、とくにスーパ・バッファ論理
回路（Ｓ　Ｂ　Ｌ）やソース・フォロワ論理回路（ＳＦ
ＦＬ）は、複数人力ＮＯＲ回路及びＡＮＤ−ＯＲ回路に
は非常に適しているが、ラッチを実施するには向いてい
ない。

ＧａＡｓ論理回路を設計する際、ＤＯＳラッチ、排他的
ＯＲ機能、マルチプレクサなどをＳＢＬまたは５ＦＦＬ
複数入力ＡＮＤ回路及びＮＯＲ回路と組み合わせること
が望ましい。残念ながら、既知のＧａＡｓ　　ＤＣ８回
路は、論理レベル及び電源電圧の違いにより、他の論理
回路群と容易にインターフェースをとれない。既知の一
つのＤＣ８回路が、ＩＥＥＥ電子デバイス・レターズ（
ＩＥＥＥＥｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅ　Ｌｅｔｔｅ
ｒｓ）　％　Ｖｏ　１．　ＥＤＬ　−７、Ｎ０１１．１
９８６年１月の１）ｐ、４７−４８に記載されている。

この４分割回路は、ＧａＡｓによる電流スイッチ設計の
性能をもつが、ＳＢＬまたは５ＦＦＬ設計で見られる電
源電圧（１，５Ｖ）とは異なる電源電圧（−３，４Ｖま
たは−２，３Ｖ）を使用し、また異なる論理レベルを使
用する。このＤＯ８設計をＳＢＬまたは５ＦＦＬ論理回
路と統合するために、その電源電圧を下げると、そのノ
イズ限界も著しく低下する。

このノイズ限界の問題を是正するにはＦＥＴの幅を増大
させるとよいはずであるが、ゲートが大きくなって容量
性負荷が増大するので、回路の形状を変更しないと回路
の性能が損なわれる。

Ｃ８発明が解決しようとする問題点 本発明の主目的は、他のＧａＡｓ論理回路群と容易にイ
ンターフェースがとれるＧａＡｓ　　ＤＣ８論理回路を
設計することにある。

本発明の第２の目的は、論理ゲートの利得を改善し、そ
れによってノイズ限界を改善することにある。

本発明の第３の目的は、単一の供給電圧で動作して他の
ＧａＡｓ論理回路群と整合性がある、ＧａＡｓ　　ＤＣ
８回路を設計することにある。

本発明の第４の目的は、他のＧａＡｓ論理回路群の場合
と同じ工程パラメータを使って製造できる、Ｇ　ａ　Ａ
　ｓ　　Ｄ　ＣＳ回路を設計することにある。

Ｄ０問題点を解決するための手段 本発明の上記その他の目的は、ＤＯ８ ＧａＡｓ論理回路からの真信号及び補信号に結合された
、交差結合された２つのブツシュ・プル出力バッフ１段
を用いることにより達成される。これらの出力バッファ
段は、回路の全利得を増大させてノイズ限界を改善し、
かつ信号レベルを接地レベル近くにまで低下させる。使
用する回路の形状がＧａＡｓ　　ＭＥＳＦＥＴ用のＤＣ
８型回路であるため、他のＧａＡｓ論理回路群と容易に
インターフェースがとれる、できるだけ同じ電源電圧と
同じ論理レベルを使用する高性能の論理回路が得られる
。

Ｅ、実施例 第１図に、本発明の原理に基づいて設計したレベル感知
り型ラッチを示す。

トランジスタ１１１は、電流スイッチ・ツリー１０用の
電流源として働く。Ｖ　ＲＥＦは、ｖｄｄに接続された
デプリーション型の電流源によって、簡単に発生できる
。別法として、もっと精巧な基準電圧を使用してもよい
。

トランジスタ１１３と１１５は、真クロック線１０３と
補クロック線１０４用の第１段電流スイッチを形成する
。トランジスタ１１８と１１５はエンハンスメント型の
ＦＥＴであり、これらのデバイスを駆動するのに使われ
る電圧レベルは、ｏ。

ＯＶから０．７Ｖの範囲である。

トランジスタ１１７．１１９．１２１．１２３は、真デ
ータ線１０１と補データ線１０２用の第２段電流スイッ
チを形成し、ラッチに対するフィードパツクを行なう。

トランジスタ１１７と１２３は真クロック線１０３に関
連する差動対であり、トランジスタ１１９と１２１は補
クロック線１０４に関連する差動対である。トランジス
タ１１９と１２１のゲートは、ラッチの出力段のトラン
ジスタ１３１．１３３．１４１．１４３の交差結合ゲー
トに接続され、フィードバック径路をもたらす。ＤＣ８
型論理回路は、第１段と第２段の両方の電流スイッチを
駆動するのに、単一の電圧レベル（約１．５Ｖ）Ｌか必
要としないという利点をもつ。データ入力線１０１．１
０２は、電圧レベルが０．Ｏｖないし１．４Ｖの別個の
スーパ・バッファ論理ゲートの出力からくるものにする
ことができる。

トランジスタ１２５と１２７はデブリーシロン型デバイ
スで、負荷装置として働く。これらのトランジスタは幅
と長さの比（Ｗ／Ｌ比）が最小となるように設計され、
それらのゲートが正の電源電圧に結合されているので、
抵抗性負荷として働く。使用するＧａＡｓ技術は、ゲー
トとソースの間に低レベルを固定するショットキー・ダ
イオードを本来的に有する。ＤＯＳとＳＢＬ及び５ＦＦ
Ｌ　　ＧａＡｓ論理回路群の双方で、抵抗器の代わりに
デプリーション型ＦＥＴ負荷装置が使用される。デプリ
ーシ日ン型ＦＥＴに関連するプロセス・パラメータは十
分に制御されるが、大きな工程の変更なしに作成できる
抵抗器は、負荷装置として使用できるのに十分なほど制
御できない。特別の工程変更を行なって抵抗器を使用す
ることは可能であるが、そうすると非常にコストが高く
なり、確かにより好ましくない。また、ショットキー・
ダイオードはデプリーション型ＦＥＴ負荷を使ってＦＥ
Ｔに組み込まれるので、ダイオードで固定される抵抗器
よりも占める面積が小さく、かつ設計が簡単である。適
用分野によっては、エンハンスメント型ＦＥＴとデプリ
ーシロン型ＦＥＴの組合せを負荷装置として用いて、ス
イッチングの閾値を変動させることもできる。

回路ツリー１０の出力１０５と１０６は、プッシュプル
出力段３０と４０で緩衝される。出力段３０と４０は、
また出力を接地電位付近にまでシフトさせる。出力１０
６は真出力であり、出力１０５は補出力である。この電
流スイッチの２段構成では、ＳＢＬまたは５ＦＦＬ論理
回路設計との整合性をもたせるため、出力レベルを接地
電位付近にまでシフトさせる必要がある。出力段３０と
４０は、内部ラッチを駆動するのに、緩衝出力１０５及
び１０６と共に使用されるソース・フォロワ・トランジ
スタ１３５及び１４５とは別のソース・フォロワ・トラ
ンジスタ１３７及び１４７を使用する。内部ラッチのフ
ィードバックを緩衝出力から分離すると、ラッチのセッ
トアツプ時間及び保持時間に対する外部負荷の影響が最
小になる。

出力段３０と４０は、回路の直流ノイズ限界を高めるた
め交差結合させる。そうするには、プルダウン・トラン
ジスタ１３１．１３３．１４１．１４３のゲートを出力
バッファ段３０と４０の内部ソース・フォロワ・トラン
ジスタ、すなわちトランジスタ１４７と１３７のソース
に物理的に交差結合する。

ＤＯＳは電流モードまたは電流制御型の論理回路である
。たとえば、トランジスタ１１３と１１５によって形成
される差動対は、電流をトランジスタ１１１から回路の
どちらかの側にスイッチする。第１図に示したラッチ回
路では、トランジスタ１１７と１２３ならびにトランジ
スタ１１９と１２１によって形成される差動対が、電流
を一方の負荷装置１２５からもう一方の負荷装置１２７
に、あるいはその逆にスイッチする。

この実施例では、入力に差信号が印加される。

すなわち、真クロック信号１０３と補クロック信号１０
４は絶対値が等しく位相が逆の信号である。

このため、ノイズ限界を維持しながら信号のスイングが
小さくなり、また電流が電圧の範囲はど大きくスイング
しないですむために、速度が上がる。

バイポーラ技術では、ＤＯＳ型の構成は一般にＥＣＬ　
（エミッタ結合論理回路）と呼ばれる。ＦＥＴ技術では
、ＤＯＳ型の回路は広くは使われず、ＤＯＳという言葉
も広くは使われない。しかし、文献によっては、ソース
結合論理回路（ＳＣＬ）またはソース結合ＦＥＴ論理回
路（ＳＣＦＬ）という言葉で、電流モードまたは電流制
御型のＦＥＴを用いた論理回路を呼んでいる。

応用分野によって、すなわち回路の速度、サイズ、ある
いは消費電力のどれが第一に重要であるかに応じて、第
１図に示したＤＯ８回路では、特定のトランジスタに対
しである幅と長さの比を選ぶ。場合によっては、選んだ
比が既存のＧａＡｓ製造技術における限界を表わすが、
異なるＦＥＴ同士の幅の比によってＤＯ８回路のスイッ
チング特性が決まる。具体的には、トランジスタ１２５
と１２７のトランジスタ１１１に対する比によって、ラ
ッチのスイッチング閾値が設定される。トランジスタ１
３５と１３１または１４５と１４１の間の比によって、
ラッチの駆動能力及びパルス・スキニーが調節される。

改良されたＧａＡｓ製造技術を用いてゲートの長さを減
少させると、性能を維持するため、すべてのＦＥＴが減
少する。応用分野に応じて、幅と長さの比は、サイズ、
電力、性能その他の回路特性のどれかを重視しどれかを
犠牲にして選ぶ。

第２図に、上記のレベル感知り型ラッチの代表的な遷移
曲線を示す。ＤＯＳゲートの非反転出力の出力電圧を入
力電圧に対してプロットしである。

この図かられかるように、この回路は許容できるノイズ
限界をもたらす。４５度の線２００は、Ｖｉｎ＝Ｖｏｕ
ｔの基準線である。第２図の実線２０２は、交差結合し
た出力バッファ３０と４０のない場合の出力電圧を示す
。破線２０４は、バッファ３０と４０がある場合の出力
電圧を示す。曲線２０２と２０４が４５度の線２００と
交差する点２１２．２１４は、出力バッファ３０と４０
がある場合またはない場合のラッチのスイッチング閾値
を表わす。ノイズ限界は、Ｖｏｕｔ／Ｖｉｎ曲線２０２
．２０４から基準線２００までの距離で表わされる。本
発明の結果、利得及びノイズ限界の点で著しい改善がも
たらされる。曲線２０２と比較したときの遷移点２１４
の周囲の曲線２０４の勾配の増加が、ノイズ限界の著し
い改善を示している。

第１図に示したＤＯＳラッチは、２分割カウンタとして
使用できる。第３図に、２分割カウンタとして使用した
第１図のＤＣ８回路のサンプル出力を示す。実線３０１
で示した修正方形波４００ｐｓ入カサイクルを使うと、
破線３０３で示す得られる出力は、この回路で２．５Ｇ
Ｈｚを超えるトグル周波数が可能なことを示す。これは
、従来技術に比べて速度の点で約２倍の改善である。

第４図に、本発明の原理に基づいて設計された２方向マ
ルチプレクサを示す。

トランジスタ４１１．４１５．４１７は、第１の真入力
４０１と抽入力４０２に対する入力電流スイッチ段を形
成し、トランジスタ４１３．４１９．４２１は、第２の
真入力４０７と抽入力４０８に対する電流スイッチを形
成する。３番目以降の入力に対しても同様の電流スイッ
チ段が含まれることになる。

トランジスタ４２５と４２７はデプリーシーン型デバイ
スで、第１図のトランジスタ１２５，１２７と同様に負
荷装置として働く。

各電流スイッチ段の真出力はトランジスタ４２７のソー
スに接続され、各電流スイッチ段の反転出力はトランジ
スタ４２５のソースに接続される。

電流スイッチ段の出力は、プッシュプル出力段５０と６
０によって緩衝される。これらのプッシュプル出力段は
また、出力４０５と４０６を接地電位付近にまでシフト
させて戻す。出力段５ｏと６０は、ソース−フォロワ赤
トランジスタ４５４．４６４とプルダウン・トランジス
タ４５２．４６２を含む。プッシュプル出力段５０及び
６ｏは、第１図のプッシュプル出力段３０及び４ｏと異
なることに留意されたい。各出力バッファ段で１対ノト
ランジスタしか使用されない。２対のトランジスタを使
うと、必要なチップ面積は増すが、回路の内部ノードが
内部配線のキャパシタンスから分離されるという利点が
もたらされる。配線キャパシタンスが非常に小さい場合
、１対のトランジスタしか含まない出力段を使っても、
トランジスタ４５２，４８２のゲートの速度が落ちない
。第１図の出力段３０．４０の場合と同様に、出力４０
５と４０６はプルダウン・トランジスタ４５２及び４６
２のゲートに交差結合される。このため、出力段の利得
と回路のノイズ限界が増大する。

第５図に２方向ＤＯＳマルチプレクサの別の変形を示す
。この回路は、プルダウン・トランジスタ４５２と４６
２の交差結合のしかた以外は、第４図のマルチプレクサ
と類似している。電流段がもう一つ追加され、トランジ
スタ５３３と５３７が１つの分岐を形成し、トランジス
タ５３５と５３９がもう一つの分岐を形成する。

入力線５０１と５０７は、出力線５０６と論理的に等価
である。同様に、抽入力線５０２と５０８は出力線５０
５と論理的に等価である。この論理的等価性があてはま
るのは、限られた機能だけであり、ラッチとマルチプレ
クサがその重要な例である。しかし、この論理的等価性
により、プルダウン・トランジスタ５５２と５６２のゲ
ートをそれぞれ入力５０１と５０８に物理的に結合する
ことにより、出力段５０と６０を有効に交差結合するこ
とが可能となる。このように交差結合すると、より高い
利得とより良いノイズ限界という利益が得られるだけで
なく、入力５０１と５０８が出力段５０と６０に直接供
給されるため、第５図のマルチプレクサは非常に高速に
なる。ただし、この回路は必要なトランジスタの数が増
しかつトランジスタのサイズが比較的大きいので、必要
なチップ面積が増すという欠点がある。

第６図に、物理的及び論理的交差結合技術を使用したレ
ベル感知り型ラッチを示す。プルダウン・トランジスタ
６３３と６４３のゲートはそれぞれ出力θ０８とＥ３０
５に交差結合されている。トランジスタ６３１と６４１
のゲートは、それぞれ人力６０１と６０２に結合されて
いるが、ＤＯＳラッチの入力及び出力の論理的等価性の
ために、有効に交差結合される。この回路は出力段を交
差結合するという基本的概念を実施する上での異なる２
つの方式の例である。第４図、第５図及び第６図に示し
た回路の応用分野に応じて、サイズ、電力、性能のどれ
を重視しどれを犠牲にするかを選択する。この選択を実
施するため、各種トランジスタの幅と長さの比を選ぶ。

Ｆ０作用 次に、第１図に示したラッチの動作について考察する。

これは、他の実施例も同様にどのように動作するかを示
す例として意図したものである。

データ入力線１０１とクロック線１０３が共に論理″１
″に対応する電圧にある場合、電流ツリーの左半分を電
流が流れる。したがって、ノード１７１は論理″０″′
に対応する電圧になる。論理″０″はトランジスタ１３
５と１３７のゲートへの入力となる。

データ入力線１０１とクロック線１０３が論理！’ｌｌ
ｌ’ｌのとき同時に、補データ入力線１０２と補クロッ
ク線１０４は論理″０″に対応する電圧にある。したが
って、電流ツリーの右半分には電流は流れない。その結
果、ノード１７３は論理″１″となり、ソース・フォロ
ワ・トランジスタ１４５と１４７のゲートに論理″１″
の入力を供給して、トランジスタ１４５と１４７をオン
にする。したがって、ソース・フォロワ・トランジスタ
１４７のソースに相当するノード１７７は、論理″１″
である。ノード１７７はプルダウン・トランジスタ１３
１と１３３への入力なので、これらのトランジスタはオ
ンになる。ソース・フォロワ・トランジスタ１３７がオ
フ（ノード１７１が論理″０″）で、プルダウン・トラ
ンジスタ１３３がオフなので、ノード１７５は論理ｆ′
ＯＮになる。ノード１７５はプルダウン・トランジスタ
１４１と１４３への入力なので、これらのトランジスタ
はオフになる。

出力バッファ段３０と４０の間のフィードバックのため
に、トランジスタ１４３はオフになり、ノード１７７を
論理″０″にプルダウンできないので、ノード１７７の
電圧がより速（論理″１″にされる。ノード１７７がよ
り速く論理”ｔ″にされるので、プルダウン・トランジ
スタ１３１と１３３はより速くオンにされ、ノード１７
５をより速く論理″０″に切り替える。本発明は、出力
バッファ段３０と４０の間の交差結合を用いて正のフィ
ードバックを与え、ラッチの全体速度を高めるものであ
る。

次に、データ入力線１０１が論理″０″に対応する電圧
で、クロック線１０３が論理″１”に対応する電圧のと
きのラッチの動作について述べる。

この場合は、論理ツリーの右半分を電流が流れる。

ノード１７３は論理”０″になり、ノード１７１は論理
″′１″になる。ノード１７３は出力バッファ段４０の
ソース・フォロワ・トランジスタ１４５と１４７のゲー
トにその入力を供給し、ノード１７１は出力バッファ段
３０のソース・フォロワ・トランジスタ１３５と１３７
のゲートにその入力を供給する。したがって、トランジ
スタ１３７がオンになると、ノード１７５は論理＋ｖｌ
ｖｖになる。

ノード１７５はプルダウン・トランジスタ１４１と１４
３への入力であり、それらのトランジスタはオンになる
。トランジスタ１４３がオンなので、ノード１７７は論
理″０″になる（ノード１７３は論理″０″なので、ト
ランジスタ１４７はオフである）。

この場合も、交差結合された出力バッフ１段間士の間の
フィードバックによって、ラッチの切替え速度が上がる
。プルダウン・トランジスタ１３３はオフになるので、
ノード１７５の電圧はより速く論理ＭＯ″にされる。次
いでノード１７５はプルダウン・トランジスタ１４１と
１４３をより速く駆動し、それらのトランジスタはノー
ド１７７をより速く論理″Ｏ″に切り替える。

この技術はＳｉバイポーラ・デバイスにも使用できるが
、Ｓｉバイポーラ・トランジスタは本来ＧａＡｓ　　Ｍ
ＥＳＦＥＴよりも利得がはるかに大きいので、利益は少
ない。したがって、出力バッファの利得が増しても、大
した改善にはならない。

ＭＥＳＦＥＴデバイスのゲート部にシｇ’ｙトキー・ダ
イオードがあるため、最大信号スイングが約７００ｍＶ
に抑えられる（ダイオードがかなりの量の電流を流し始
める前）。Ｓｉ　　ＭＯＳＦＥＴでは、ゲートがチャネ
ルから誘電分離されているため、ずっと大きな信号のス
イングが可能である。

このため、回路の利得はより小さいとしても、ノイズ限
界がずっと大きくなる。この技術ではシロットキー・ダ
イオードを使用するので、次の段のダイオードに順方向
バイアスをかけるのを避けるため、ソース・フォロワ段
によって信号のレベルをシフトさせなければならない。

この状況は、バイポーラ・トランジスタの飽和効果と似
ている。

以上、本発明をその特定の好ましい実施例に関して説明
してきたが、当業者なら理解できるように、本発明の精
神及び範囲から逸れることなく修正を加えることができ
る。たとえば、本発明の原理に基づいて排他的ＯＲ回路
やマルチプレクサ回路を作成することができる。他の型
式のラッチを作成することもできる。具体的な応用分野
に応じて他のＦＥＴ型を選択してもよい。

Ｇ０発明の効果 上記のように、本発明は、他のＧａＡｓ論理回路群と容
易にインターフェースがとれ、かつノイズ限界が改善さ
れたＧａＡｓ　　ＤＣ８論理回路を提供する。

【図面の簡単な説明】

第１図は、本発明によるレベル感知デプリーション型ラ
ッチの好ましい実施例の概略図である。 第２図は、第１図に示した如き本発明の実施例の代表的
な遷移曲線のグラフである。 第３図は、第１図に示した如き本発明の実施例の出力図
である。 第４図は、本発明による２方向マルチプレクサ回路の好
ましい実施例の概略図である。 第５図は、本発明による２方向マルチプレクサ回路のも
う一つの好ましい実施例の概略図である。 第６図は、本発明によるレベル感知り型ラッチのもう一
つの好ましい実施例の概略図である。 １０・・・・電流スイッチ・ツリー　３０．４０・・・
・出力段、１０１．１０２・・・・データ入力線、１０
３．１０４・・・・クロック線、１０５．１０６・・・
・出力線、１１１・・・・電流源トランジスタ、１１３
．１１５・・・・エンハンスメント型ＦＥＴ　（Ｅ−Ｆ
ＥＴ）トランジスタ、１１７．１１９．１２１．１２３
・・・・差動対トランジスタ、１２５．１２７・・・・
デプリーション型ＦＥＴ　（Ｄ−ＦＥＴ））ランジスタ
、１３１．１３３．１４１．１４３・・・・プルダウン
・トランジスタ、１３５． １３７、１ ４５．１４７・・・・ソース・フォロワ・トランジスタ
。

Claims (1)

【特許請求の範囲】
1. （１）第１と第２の入力をもつＧａＡｓ差動電流スイッ
   チ回路であって、 （ａ）第１と第２の差動入力と、第１と第２の出力をも
   つ差動電流スイッチ論理を使用する内部回路と、 （ｂ）利得を増加し上記内部回路のノイズ限界を改善す
   るためのソース・フォロワ及びプルダウン・トランジス
   タをもつ第１及び第２の交差結合プッシュプル出力バッ
   ファ段を具備し、 （ｃ）上記第１の出力バッファ段のソース・フォロワ・
   トランジスタのゲートは上記内部回路の第１の出力に接
   続され、 （ｄ）上記第２の出力バッファ段のソース・フォロワ・
   トランジスタのゲートは上記内部回路の第２の出力に接
   続され、 （ｅ）上記第１の出力バッファ段のプルダウン・トラン
   ジスタのゲートは上記第２の出力バッファ段のソース・
   フォロワ・トランジスタのソースに交差結合され、 （ｆ）上記第２の出力バッファ段のプルダウン・トラン
   ジスタのゲートは上記第１の出力バッファ段のソース・
   フォロワ・トランジスタのソースに交差結合されてなる
   、 差動電流スイッチ回路。