JP2007208361A - 電圧レベルシフト回路、および半導体集積回路 - Google Patents

Abstract

【課題】 差動増幅回路の入力に接続され、信号の入力電圧範囲を広げる電圧レベルシフト回路において、電圧レベルシフト回路の出力信号が電源電圧の変動の影響を受けないようにする。
【解決手段】 Ｐチャネルエンハンスメント型トランジスタＭ１とＮチャネルデプレッション型ＭＯＳトランジスタＭ３で構成される第１の電圧レベルシフト回路と、Ｐチャネルエンハンスメント型トランジスタＭ２とＮチャネルデプレッション型ＭＯＳトランジスタＭ４で構成される第２の電圧レベルシフト回路を設け、第１の電圧レベルシフト回路に対して直列にＮチャネルデプレッション型トランジスタＭ５を用いたカスコード回路を接続し、第２の電圧レベルシフト回路に対して直列にＮチャネルデプレッショント型ランジスタ６を用いたカスコード回路を接続し、各カスコード回路のバイアス電圧を相補に制御する手段を設ける。
【選択図】 図１

Description

本発明は、電圧レベルシフト回路及び、該電圧レベルシフト回路を用いた差動増幅回路を含む半導体集積回路に関し、特に、相対精度及び電源変動除去率を向上させた、電圧レベルシフト回路、および該電圧レベルシフト回路を使用した半導体集積回路に関する。

差動増幅回路等の入力段に、電圧レベルシフト回路を付加し、差動増幅回路の入力電圧範囲を広げる手法は、従来から広く用いられている（例えば特許文献１参照）。

このような電圧レベルシフト回路は、例えば、図６（Ａ）に示す定電圧回路において、エラーアンプ（差動増幅回路）１０１の入力側に挿入され、エラーアンプ（差動増幅回路）１０１の入力電圧範囲を広げる電圧レベルシフト回路１００として使用されることがある。このような定電圧回路において、出力ＤＣｏｕｔとして低い電圧（例えば、３１５ｍＶなど）を出力しようとする場合は、電力出力用のパワーＭＯＳトランジスタ３１に接続された分圧抵抗Ｒ１、Ｒ２の本数を減らすために、電圧フィードバック信号ＶＦＢにより、なるべく低い電圧を監視し、基準電圧回路３０から出力される基準電圧Ｖｒｅｆも３１５ｍＶとすることが好ましい。

しかしながら、エラーアンプ１０１は、図６（Ｂ）に示すような、ＭＯＳトランジスタを使用した差動増幅回路が使用されることが多い。この差動増幅回路（エラーアンプ）１０１においては、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ１１のＶｄｓ(ドレイン−ソース間電圧)は２００ｍＶ程度であり、また、Ｎチャネルエンハンスメント型ＭＯＳトランジスタＭ９のＧｇｓ（ゲート−ソース間電圧）は、４００ｍＶ程度であり、差動増幅回路の入力端子ＩＮ＋およびＩＮ−には、６００ｍＶ以上の入力信号が必要となる。したがって、基準電圧Ｖｒｅｆ（３１５ｍＶ程度の信号）や電圧フィードバック信号ＶＦＢを電圧レベルシフト回路１００より直流電位をレベルシフトし、６００ｍＶ以上の信号として差動増幅回路（エラーアンプ）１０１に入力する必要がある。

このように、電圧レベルシフト回路により、入力信号の直流電位を正の方向にレベルシフトする場合は、定電流回路を負荷とするＰチャネルエンハンスメント型ＭＯＳトランジスタを用いた、ソースフォロワ回路を用いることがある。例えば、図７に従来技術のソースフォロワ回路の例を示す（非特許文献１を参照）。

この従来技術のソースフォロワ回路は、Ｐチャネルエンハンスメント型トランジスタＭ３１の負荷として、電源電圧基準で一定電圧を出力するバイアス電圧源１４とＰチャネルエンハンスメント型ＭＯＳトランジスタＭ３２で構成された定電流源を用いている。このとき入力電圧の直流電位Ｖｉと出力電圧の直流電位Ｖｏ関係は、定電流源により供給される電流をＩとすると、
Ｖｏ＝Ｖｉ + ＶＴＰ+(Ｉ／Ｋ) ^1/2・・・・・（１）、
となる。ここで、ＶＴＰおよびＫは、ソースフォロワとして動作するＰチャネルエンハンスメント型トランジスタＭ３１の閾値電圧およびコンダクタンス係数である。

なお、従来技術の基準電圧回路および電子機器がある（特許文献２を参照）。しかしながら、この従来技術の基準電圧回路では、基準電圧回路に加わる電圧の違いを減少させ、それぞれの出力電圧の差を小さくすることを目的としており、上述した電圧レベルシフト回路（ソースフォロワ回路）に関するものではない。
特開平０５−２２０５４号公報 特開２００３−２９５９５７号公報 Behzad Razavi著、「アナログＣＭＯＳ集積回路の設計」、丸善株式会社、平成１５年３月３０日発行、p.８２−９１

差動増幅回路の入力に図７で示す電圧レベルシフト回路を用いる場合、少なくとも２つの同等の特性を有する電圧レベルシフト回路が必要となる。しかしながら、同一特性を持つ複数の電圧レベルシフト回路を構成しようとする場合、製造上の精度により各々の電圧レベルシフト回路の入出力電位差を同一に保つことが難しいという問題点を有する。

また、図７で示す電圧レベルシフト回路では、電源電圧の変動により、定電流を供給するトランジスタＭ３２のソース−ドレイン間電圧が変動するため、チャネル長変調効果により、電源変動除去比が悪化してしまうという問題を有する。

さらに図７で示す電圧レベルシフト回路の場合、電源電圧側の変動が負荷として用いたＰチャネルエンハンスメント型トランジスタＭ３２の基板とドレイン端子間の寄生容量を通じて、出力端子にあらわれるため、低周波数（＜１ｋＨｚ）における電源変動除去比が悪いという問題点を有する。

本発明はこのような問題を解決するためになされたもので、その目的は、複数の電圧レベルシフト回路が必要な場合に、各々の電圧レベルシフト回路の入出力電位差を同一に保つことができ、電源変動除去比を高めることができる、電圧レベルシフト回路、及び該電圧レベルシフト回路を用いた半導体集積回路を提供することにある。

本発明は上記課題を解決するためになされたものであり、本発明の電圧レベルシフト回路は、入力信号の直流電圧をレベルシフトして出力する少なくとも２組のソースフォロワ回路と、前記ソースフォロワ回路のそれぞれと電源との間に接続され、該ソースフォロワ回路に電源電圧をバイアスした電圧を印加するカスコード回路と、前記カスコード回路のバイアス電圧を、該カスコード回路と直列に接続されていないソースフォロワ回路からのバイアス電圧信号により制御する手段と、前記ソースフォロワ回路によりレベルシフトされた信号を、差動増幅回路の入力信号として出力する手段とを備えることを特徴とする。
このような構成により、電圧レベルシフト回路をソースフォロワ回路で構成し、また、それぞれのソースフォロワ回路にはカスコード回路を付加する。そして、カスコード回路のバイアス電圧を、そのカスコード回路と直列に接続されていないソースフォロワ回路からのバイアス電圧信号により制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。

また、本発明の電圧レベルシフト回路は、前記ソースフォロワ回路は、Ｐチャネルエンハンスメント型ＭＯＳトランジスタと、前記Ｐチャネルエンハンスメント型ＭＯＳトランジスタに直列に接続され、該Ｐチャネルエンハンスメント型ＭＯＳトランジスタの定電流負荷となるＮチャネルデプレッション型ＭＯＳトランジスタとで構成され、かつＰ型基板上に形成されたことを特徴とする。
このような構成により、Ｐチャネルエンハンスメント型ＭＯＳトランジスタとＮチャネルデプレッション型ＭＯＳトランジスタ（定電流負荷）とをＰ型基板上に形成し、ソースフォロワ回路を構成する。
これにより、Ｐチャネルエンハンスメント型ＭＯＳトランジスタとＮチャネルデプレッション型ＭＯＳトランジスタとを使用したソースフォロワ回路を、Ｐ型基板上に容易に構成することができる。

また、本発明の電圧レベルシフト回路は、前記カスコード回路は、少なくとも１個以上のＮチャネルデプレッション型ＭＯＳトランジスタにより構成されたことを特徴とする。
このような構成により、カスコード回路を、Ｎチャネルデプレッション型ＭＯＳトランジスタを用いて容易に構成することができる。

また、本発明の電圧レベルシフト回路は、第１の電圧信号入力端子（Ｉｎ１）と、第１の電圧信号出力端子（Ｏｕｔ１）と、第１のバイアス電圧出力端子（Ｂ１）を具備した第１のソースフォロワ回路と、第２の電圧信号入力端子（Ｉｎ２）と、第２の電圧信号出力端子（Ｏｕｔ２）と第２のバイアス電圧出力端子（Ｂ２）を具備した第２のソースフォロワ回路と、前記第１のソースフォロワ回路に直列に接続された第１のカスコード回路と、前記第２のソースフォロワ回路に直列に接続された第２のカスコード回路と、前記第１のバイアス電圧出力端子（Ｂ１）より出力される電圧を基に、前記第２のカスコード回路のバイアス電圧を制御する手段と、前記第２のバイアス電圧出力端子（Ｂ２）より出力される電圧を基に、前記第１のカスコード回路のバイアス電圧を制御する手段とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路に接続された第１のカスコード回路のバイアス電圧を、第２のソースフォロワ回路に接続された第２のカスコード回路のバイアス電圧を基に制御する。また、第２のソースフォロワ回路に接続された第２のカスコード回路のバイアス電圧を、第１のソースフォロワ回路に接続された第１のカスコード回路のバイアス電圧を基に制御する。すなわち、第１のカスコード回路のバイアス電圧と、第２のカスコード回路のバイアス電圧とが等しくなるように相補に制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。

また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、ソース端子およびゲート端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１）に接続し、ドレイン端子を前記第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）とで構成され第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、ソース端子およびゲート端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタのソース端子および第２の電圧信号出力端子（Ｏｕｔ２）に接続し、ドレイン端子を前記第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）とで構成される第２のソースフォロワ回路と、ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路に直列に接続された第１のカスコード回路（Ｍ５）のゲート端子を、第２のソースフォロワ回路のバイアス電圧出力端子（Ｂ２）に接続する。また、第２のソースフォロワ回路に直列に接続された第２のカスコード回路（Ｍ６）のゲート端子を、第１のソースフォロワ回路のバイアス電圧出力端子（Ｂ１）に接続する。このようにして、第１のカスコード回路のバイアス電圧と、第２のカスコード回路のバイアス電圧とが等しくなるように相補に制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。

また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、ソース端子およびゲート端子を、前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子、第１の電圧信号出力端子（Ｏｕｔ１）および第１の電圧信号出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）とで構成される第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、ソース端子およびゲート端子を、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子、第２の電圧信号出力端子（Ｏｕｔ２）および第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）とで構成される第２のソースフォロワ回路と、ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路に直列に接続された第１のカスコード回路（Ｍ５）のゲート端子を、第１のソースフォロワ回路の第２のバイアス電圧出力端子（Ｂ２）に接続する。また、第２のソースフォロワ回路に直列に接続された第２のカスコード回路（Ｍ６）のゲート端子を、第１のソースフォロワ回路のバイアス電圧出力端子（Ｂ１）に接続する。このようにして、第１のカスコード回路のバイアス電圧と、第２のカスコード回路のバイアス電圧とが等しくなるように相補に制御する。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。

また、本発明の電圧レベルシフト回路は、ゲート端子を第１の電圧信号入力端子（Ｉｎ１１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）と、ドレイン端子を前記Ｐチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１１）に接続し、定電流負荷となる第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）とで構成される第１のソースフォロワ回路と、ゲート端子を第２の電圧信号入力端子（Ｉｎ１２）に接続し、ドレイン端子を接地した第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）と、ドレイン端子を前記第３のＰチャネルエンハンスメント型ＭＯＳトランジスタのソース端子および第２の電圧信号出力端子（Ｏｕｔ１２）に接続し、定電流負荷となる第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）とで構成される第２のソースフォロワ回路と、ゲート端子を固定電位に接続し、ソース端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）のソース端子に接続し、ドレイン端子を電源電圧に固定したＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ２６）により構成されるカスコード回路と、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と共に、カレントミラー回路を構成し、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）に参照電流（Ｉｒｅｆ）と同じ電流を流すための第５のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２５）とを備えることを特徴とする。
このような構成により、第１のソースフォロワ回路と第２のソースフォロワ回路に、１つの共通のカスコード回路を付加する。また、第１のソースフォロワ回路と第２のソースフォロワ回路の定電流負荷となるトランジスタには、カレントミラー回路により同一の定電流を流すようにする。
これにより、差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、ソースフォロワ回路における電源変動除去比を高めることができる。

また、本発明の半導体集積回路は、前記のいずれかに記載の電圧レベルシフト回路を備えたことを特徴とする。
これにより、半導体集積回路の差動増幅回路の入力に電圧レベルシフト回路を使用する場合に、各々の電圧レベルシフト回路における入出力電位差を精度よく同一に保つことができ、また、電源変動除去比を高めることができる。

本発明においては、複数の電圧レベルシフト回路（ソースフォロワ回路）が必要な場合に、各々の電圧レベルシフト回路の入出力電位差を精度よく同一に保つことができ、また、電源変動除去比を高めることができる。

次に本発明を実施するための最良の形態について図面を参照して説明する。

［第１の実施の形態］
図１は、本発明の電圧レベルシフト回路の第１の実施の形態を示す図である。図１において、破線１００で囲んだ部分が、電圧レベルシフト回路として動作し、破線１０１で囲んだ部分が、差動増幅回路として動作する。また図１の回路はＰ型基板上に形成されている。

トランジスタＭ１は、Ｐチャネルエンハンスメント型ＭＯＳトランジスタであり、第１の信号入力端子（Ｉｎ１）１０２がゲートに接続されている。トランジスタＭ３は、Ｎチャネル型デプレッション型ＭＯＳトランジスタであり、ゲートとソースが接続されているため、定電流源として動作する。このように、トランジスタＭ１とトランジスタＭ３とで構成される回路は、トランジスタＭ３（定電流源）を負荷とするソースフォロワ回路として働き、第１の信号入力端子（Ｉｎ１）１０２の入力電圧の直流成分を正の電源電圧側へシフトして出力する働きをする。

したがって、トランジスタＭ１およびトランジスタＭ３で構成されるソースフォロワ回路は、信号入力端子（Ｉｎ１）１０２から入力された信号の直流成分を正の電圧方向へシフトして、信号出力端子（Ｏｕｔ１）１０３へ出力する第１の電圧レベルシフト回路として動作する。

また、トランジスタＭ２は、Ｐチャネルエンハンスメント型ＭＯＳトランジスタであり、第２の信号入力端子（Ｉｎ２）１０５がゲートに接続されている。トランジスタＭ４は、Ｎチャネル型デプレッション型ＭＯＳトランジスタであり、ゲートとソースが接続されているため、定電流源として動作する。このように、トランジスタＭ２とトランジスタＭ４とで構成される回路は、トランジスタＭ４（定電流源）を負荷とするソースフォロワ回路として働き、第２の信号入力端子（Ｉｎ２）１０５の入力電圧の直流成分を正の電源電圧側へシフトして出力する働きをする。

したがって、トランジスタＭ２およびトランジスタＭ４で構成されるソースフォロワ回路は、第２の信号入力端子（Ｉｎ２）１０５から入力された信号の直流成分を正の電圧方向へシフトして、信号出力端子（Ｏｕｔ２）１０６へ出力する第２の電圧レベルシフト回路として動作する。

トランジスタＭ５は、Ｎチャネル型デプレッション型ＭＯＳトランジスタであり、第１の電圧レベルシフト回路に直列に接続されており、トランジスタＭ５のゲート端子は、第２の電圧レベルシフト回路のバイアス電圧出力端子（Ｂ２）１０７であるトランジスタＭ４のドレイン端子に接続されている。

トランジスタＭ６は第２の電圧レベルシフト回路に直列に接続されており、トランジスタＭ６のゲート端子は、第１の電圧レベルシフト回路のバイアス電圧出力端子（Ｂ１）１０４であるトランジスタＭ３のドレイン端子に接続されている。

このように、トランジスタＭ５のゲート端子は第２の電圧レベルシフト回路のバイアス出力端子（Ｂ２）１０７の端子電圧により一定電圧でバイアスされており、ドレイン電流は、定電流源として動作するトランジスタＭ３によって定まるため、電源電圧ＶＤＤが変動しても、トランジスタＭ５のソース端子電圧は殆ど変化しない。よって、トランジスタＭ５は直列に接続されている第１の電圧レベルシフト回路に対してカスコード回路として動作する。

同様に、トランジスタＭ６のゲート端子は第１の電圧レベルシフト回路のバイアス出力端子（Ｂ１）１０４の端子電圧により一定電圧でバイアスされており、ドレイン電流は、定電流源として動作するトランジスタＭ４によって定まるため、電源電圧ＶＤＤが変動しても、トランジスタＭ６のソース端子電圧は殆ど変化しない。よって、トランジスタＭ６は直列に接続されている第２の電圧レベルシフト回路に対してカスコード回路として動作する。

トランジスタＭ５とランジスタＭ６による動作を、図３を基に説明する。図３は、デプレッション型ＭＯＳトランジスタＭ５、Ｍ６のドレイン−ソース間電圧とドレイン電流の関係を示す図である。デプレッション型ＭＯＳトランジスタＭ５、Ｍ６のサイズが適正に設定されていれば、デプレッション型ＭＯＳトランジスタＭ５、Ｍ６に流れるドレイン電流は、電圧レベルシフト回路によって決められる。

このとき、デプレッション型ＭＯＳトランジスタＭ５、Ｍ６がマスクずれなどの原因により、ドレイン−ソース間電圧とドレイン電流の関係に違いが生じたとする。

このとき、デプレッション型ＭＯＳトランジスタＭ５とデプレッション型ＭＯＳトランジスタＭ６のドレイン−ソース間電圧には違いが生じる。しかしデプレッション型ＭＯＳトランジスタＭ５のゲート電圧は電圧供給端子ＶＤＤの電圧からデプレッション型ＭＯＳトランジスタＭ６のドレイン−ソース間電圧（バイアス電圧）を引いた電圧となる。デプレッション型ＭＯＳトランジスタＭ６のゲート電圧は電圧供給端子ＶＤＤの電圧からデプレッション型ＭＯＳトランジスタＭ５のドレイン−ソース間電圧（バイアス電圧）を引いた電圧となる。

このため、ドレイン−ソース間電圧が高いデプレッション型ＭＯＳトランジスタＭ５のゲート電圧は、ドレイン−ソース間電圧が低いデプレッション型ＭＯＳトランジスタＭ６と電圧供給端子ＶＤＤの差となるため、ゲート電圧が上昇しドレイン−ソース間電圧とドレイン電流の関係が図の矢印のように変化する。デプレッション型ＭＯＳトランジスタＭ６についても、ドレイン−ソース間電圧が低いデプレッション型ＭＯＳトランジスタＭ６のゲート電圧は、ドレイン−ソース間電圧が高いデプレッション型ＭＯＳトランジスタＭ５と電圧供給端子ＶＤＤの差となるため、ゲート電圧が下降しドレイン−ソース間電圧とドレイン電流の関係が図の矢印のように変化する。

図４は、ディプレッショントランジスタＭ５、Ｍ６のドレイン−ソース間電圧とドレイン電流の関係を示す図である。図のようにそれぞれのドレイン−ソース間電圧とドレイン電流の関係は、ドレイン−ソース間電圧が同電位になるように変化するため、電圧レベルシフト回路に供給される電圧は同電位となり、電圧レベルシフト回路に出力される電圧は、等しくなる。

尚、３個の電圧レベルシフト回路の場合でも、第１の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタのゲート端子を第２の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタのソース端子に接続し、第２の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタのゲート端子に第３の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタのソース端子を接続し、第３の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタのゲートを、更に第１の電圧レベルシフト回路のデプレッション型ＭＯＳトランジスタソースに接続すればよい。これによっても、それぞれの電圧レベルシフト回路に加わる電圧の違いを低減させ、それぞれの出力電圧の差を小さくすることができる。同様に複数個の電圧レベルシフト回路を有する場合にも適用できる。

上述したように、トランジスタＭ５およびトランジスタＭ６で構成されるカスコード回路の働きにより、定電流源として動作しているトランジスタＭ３およびトランジスタＭ４のドレイン−ソース間電位の電源電圧変動による影響を小さくする事が可能であり、トランジスタＭ３およびＭ４のチャネル長変調効果によるドレイン電流の変化を小さくする事が可能である。

また、カスコード回路として動作するトランジスタＭ５およびトランジスタＭ６は、Ｎチャネルデプレッション型ＭＯＳトランジスタで構成されているため、寄生容量によるソース端子とドレイン端子との小信号におけるインピーダンスを高くする事が可能であり、低周波数（＜１ｋＨｚ）における電源変動除去比を高くすることができる。

［第２の実施の形態］
図２は、本発明の電圧レベルシフト回路の第２の実施の形態を示す図である。
図２に示す回路において、破線１００で囲んだ部分が、電圧レベルシフト回路として動作し、破線１０１で囲んだ部分が、差動増幅回路として動作する。また図２に示す回路はＰ型基板上に形成されている。

Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ１は、Ｎチャネルデプレッション型ＭＯＳトランジスタトランジスタＭ３で構成される定電流源を負荷とするソースフォロワ回路として働き、入力電圧の直流成分を正の電源電圧側へシフトして出力する働きをする。

したがって、トランジスタＭ１およびトランジスタＭ３で構成されるソースフォロワ回路は、信号入力端子（Ｉｎ１）１０２から入力された信号の直流成分を正の電圧方向へシフトして、信号出力端子（Ｏｕｔ１）１０３へ出力する第１の電圧レベルシフト回路として動作する。

また、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２は、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ４で構成される定電流源を負荷とするソースフォロワ回路として働き、入力電圧の直流成分を正の電源電圧側へシフトして出力する働きをする。

したがって、トランジスタＭ２およびトランジスタＭ４で構成されるソースフォロワ回路は、信号入力端子（Ｉｎ２）１０５から入力された信号の直流成分を正の電圧方向へシフトして、信号出力端子（Ｏｕｔ２）１０６へ出力する第２の電圧レベルシフト回路として動作する。

Ｎチャネルデプレッション型ＭＯＳトランジスタＭ５は第１の電圧レベルシフト回路に直列に接続されており、トランジスタＭ５のゲート端子は、第２の電圧レベルシフト回路のバイアス電圧出力端子（Ｂ２）１０７であるトランジスタＭ４のゲート端子に接続されている。

トランジスタＭ６は第２の電圧レベルシフト回路に直列に接続されており、トランジスタＭ６のゲート端子は、第１の電圧レベルシフト回路のバイアス電圧出力端子（Ｂ１）１０４であるトランジスタＭ３のゲート端子に接続されている。

トランジスタＭ５のゲート端子は第２のレベルシフト回路のバイアス電圧出力端子（Ｂ２）１０７の端子電圧により一定電圧でバイアスされており、ドレイン電流は、定電流源として動作するトランジスタＭ３によって定まるため、電源電圧が変動しても、トランジスタＭ５のソース端子電圧は殆ど変化しない。よって、トランジスタＭ５は直列に接続されている第１のレベルシフト回路に対してカスコード回路として動作する。

また、トランジスタＭ６のゲート端子は第１のレベルシフト回路のバイアス電圧出力端子（Ｂ１）１０４の端子電圧により一定電圧でバイアスされており、ドレイン電流は、定電流源として動作するトランジスタＭ４によって定まるため、電源電圧が変動しても、トランジスタＭ６のソース端子電圧は殆ど変化しない。よって、トランジスタＭ６は直列に接続されている第２のレベルシフト回路に対してカスコード回路として動作する。

トランジスタＭ５およびトランジスタＭ６で構成されるカスコード回路の働きにより、定電流源として動作しているトランジスタＭ３およびトランジスタＭ４のドレイン−ソース間電位の電源電圧変動による影響を小さくする事が可能であり、トランジスタＭ３およびＭ４のチャネル長変調効果によるドレイン電流の変化を小さくする事が可能である。

また、カスコード回路として動作するトランジスタＭ５およびトランジスタＭ６は、Ｎチャネルデプレッション型ＭＯＳトランジスタで構成されているため、寄生容量によるソース端子とドレイン端子との小信号におけるインピーダンスを高くする事が可能であり、低周波数（＜１ｋＨｚ）における電源変動除去比を高くすることができる。

［第３の実施の形態］
また、図５は、本発明の電圧レベルシフト回路の第３の実施の形態を示す図である。
図５に示す電圧レベルシフト回路においては、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２１とＰチャネルエンハンスメント型ＭＯＳトランジスタＭ２２により、第１の電圧レベルシフト回路（ソースフォロワ回路）を構成し、また、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２３とＰチャネルエンハンスメント型ＭＯＳトランジスタＭ２４により第２の電圧レベルシフト回路（ソースフォロワ回路）を構成した例である。

また、定電流源２０と、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２５と、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２２と、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２４とはカレントミラー回路を構成している。このような構成により、定電流源２０を用いてＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２５）に定電流（参照電流Ｉｒｅｆ）を流すと、カレントミラー効果により、Ｐチャネルエンハンスメント型ＭＯＳトランジスタＭ２２およびＭ２４には、参照電流Ｉｒｅｆと同じ電流Ｉが流れる。

また、トランジスタＭ２５、Ｍ２２、Ｍ２４のソース端子には、Ｎチャネルデプレッション型ＭＯＳトランジスタＭ２６のソース端子が接続されている。このトランジスタＭ２６が、トランジスタＭ２２とトランジスタＭ２４で構成される第１の電圧レベルシフト回路と、トランジスタＭ２３とトランジスタＭ２５で構成される第２の電圧レベルシフト回路に対して、カスコード回路として動作する。なお、カスコード回路として機能するＮチャネルデプレッション型ＭＯＳトランジスタＭ２６には、３×Ｉの電流が流れることになる。

このように、トランジスタＭ２６で構成されるカスコード回路の働きにより、電圧レベルシフト回路（ソースフォロワ回路）の電源電圧変動による影響を小さくする事が可能となる。

以上、本発明の実施の形態について説明したが、本発明の電圧レベルシフト回路は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

本発明においては、複数の電圧レベルシフト回路が必要な場合に、各々の電圧レベルシフト回路の入出力電位差を同一に保つことができ、また、電源変動除去比を高めることができるので、本発明は差動増幅回路等を有する半導体集積回路に有用である。

本発明の電圧レベルシフト回路の第１の実施の形態を示す図である。 本発明の電圧レベルシフト回路の第２の実施の形態を示す図である。 トランジスタＭ５及びＭ６のドレイン−ソース間電圧とドレイン電流の関係を示す図である。 本発明におけるトランジスタＭ５及びＭ６のドレイン−ソース間電圧とドレイン電流の関係を示す図である。 本発明の電圧レベルシフト回路の第３の実施の形態を示す図である。 電圧レベルシフト回路の使用例を示す図である。 従来技術のソースフォロワ回路の例を示す図である。

符号の説明

Ｍ１、Ｍ２、Ｍ７、Ｍ８…Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ３、Ｍ４、Ｍ５、Ｍ６、Ｍ２６…Ｎチャネルデプレッション型ＭＯＳトランジスタ
Ｍ９、Ｍ１０、Ｍ１１…Ｎチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ２０…定電流源
Ｍ２１、Ｍ２２、Ｍ２３…Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
Ｍ２４、Ｍ２５、Ｍ３１、Ｍ３２…Ｐチャネルエンハンスメント型ＭＯＳトランジスタ
１４…バイアス電圧源
１００…電圧レベルシフト回路
１０１…差動増幅回路
１０２（Ｉｎ１）…第１の電圧レベルシフト回路の信号入力端子
１０３（Ｏｕｔ１）…第１の電圧レベルシフト回路の信号出力端子
１０４（Ｂ１）…第１の電圧レベルシフト回路のバイアス電圧出力端子
１０５（Ｉｎ２）…第２の電圧レベルシフト回路の信号入力端子
１０６（Ｏｕｔ２）…第２の電圧レベルシフト回路の信号出力端子
１０７（Ｂ２）…第２の電圧レベルシフト回路のバイアス電圧出力端子

Claims (8)

1. 入力信号の直流電圧をレベルシフトして出力する少なくとも２組のソースフォロワ回路と、
   前記ソースフォロワ回路のそれぞれと電源との間に接続され、該ソースフォロワ回路に電源電圧をバイアスした電圧を印加するカスコード回路と、
   前記カスコード回路のバイアス電圧を、該カスコード回路と直列に接続されていないソースフォロワ回路からのバイアス電圧信号により制御する手段と、
   前記ソースフォロワ回路によりレベルシフトされた信号を、差動増幅回路の入力信号として出力する手段と
   を備えることを特徴とする電圧レベルシフト回路。
2. 前記ソースフォロワ回路は、
   Ｐチャネルエンハンスメント型ＭＯＳトランジスタと、
   前記Ｐチャネルエンハンスメント型ＭＯＳトランジスタに直列に接続され、該Ｐチャネルエンハンスメント型ＭＯＳトランジスタの定電流負荷となるＮチャネルデプレッション型ＭＯＳトランジスタと
   で構成され、
   かつＰ型基板上に形成されたこと
   を特徴とする請求項１に記載の電圧レベルシフト回路。
3. 前記カスコード回路は、少なくとも１個以上のＮチャネルデプレッション型ＭＯＳトランジスタにより構成されたこと
   を特徴とする請求項１または請求項２に記載の電圧レベルシフト回路。
4. 第１の電圧信号入力端子（Ｉｎ１）と、第１の電圧信号出力端子（Ｏｕｔ１）と、第１のバイアス電圧出力端子（Ｂ１）を具備した第１のソースフォロワ回路と、
   第２の電圧信号入力端子（Ｉｎ２）と、第２の電圧信号出力端子（Ｏｕｔ２）と第２のバイアス電圧出力端子（Ｂ２）を具備した第２のソースフォロワ回路と、
   前記第１のソースフォロワ回路に直列に接続された第１のカスコード回路と、
   前記第２のソースフォロワ回路に直列に接続された第２のカスコード回路と、
   前記第１のバイアス電圧出力端子（Ｂ１）より出力される電圧を基に、前記第２のカスコード回路のバイアス電圧を制御する手段と、
   前記第２のバイアス電圧出力端子（Ｂ２）より出力される電圧を基に、前記第１のカスコード回路のバイアス電圧を制御する手段と
   を備えることを特徴とする請求項１から３のいずれかに記載の電圧レベルシフト回路。
5. ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、
   ソース端子およびゲート端子を前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１）に接続し、ドレイン端子を前記第１のバイアス電圧出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）と
   で構成され第１のソースフォロワ回路と、
   ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、
   ソース端子およびゲート端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタのソース端子および第２の電圧信号出力端子（Ｏｕｔ２）に接続し、ドレイン端子を前記第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）と
   で構成される第２のソースフォロワ回路と、
   ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、
   ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路と
   を備えることを特徴とする請求項４に記載の電圧レベルシフト回路。
6. ゲート端子を第１の電圧信号入力端子（Ｉｎ１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）と、
   ソース端子およびゲート端子を、前記第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ１）のソース端子、第１の電圧信号出力端子（Ｏｕｔ１）および第１の電圧信号出力端子（Ｂ１）に接続した第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）と
   で構成される第１のソースフォロワ回路と、
   ゲート端子を第２の電圧信号入力端子（Ｉｎ２）に接続し、ドレイン端子を接地した第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）と、
   ソース端子およびゲート端子を、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２）のソース端子、第２の電圧信号出力端子（Ｏｕｔ２）および第２のバイアス電圧出力端子（Ｂ２）に接続した第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）と
   で構成される第２のソースフォロワ回路と、
   ゲート端子を第２のバイアス電圧出力端子（Ｂ２）に接続し、ソース端子を第１のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ３）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第３のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ５）により構成される第１のカスコード回路と、
   ゲート端子を第１のバイアス電圧出力端子（Ｂ１）に接続し、ソース端子を第２のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ４）のドレイン端子に接続し、ドレイン端子を電源電圧に固定した第４のＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ６）により構成される第２のカスコード回路と
   を備えることを特徴とする請求項４に記載の電圧レベルシフト回路。
7. ゲート端子を第１の電圧信号入力端子（Ｉｎ１１）に接続し、ドレイン端子を接地した第１のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）と、
   ドレイン端子を前記Ｐチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２１）のソース端子および第１の電圧信号出力端子（Ｏｕｔ１１）に接続し、定電流負荷となる第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）と
   で構成される第１のソースフォロワ回路と、
   ゲート端子を第２の電圧信号入力端子（Ｉｎ１２）に接続し、ドレイン端子を接地した第３のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２３）と、
   ドレイン端子を前記第３のＰチャネルエンハンスメント型ＭＯＳトランジスタのソース端子および第２の電圧信号出力端子（Ｏｕｔ１２）に接続し、定電流負荷となる第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と
   で構成される第２のソースフォロワ回路と、
   ゲート端子を固定電位に接続し、ソース端子を前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）のソース端子に接続し、ドレイン端子を電源電圧に固定したＮチャネルデプレッション型ＭＯＳトランジスタ（Ｍ２６）により構成されるカスコード回路と、
   前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）と共に、カレントミラー回路を構成し、前記第２のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２２）および第４のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２４）に参照電流（Ｉｒｅｆ）と同じ電流を流すための第５のＰチャネルエンハンスメント型ＭＯＳトランジスタ（Ｍ２５）と
   を備えることを特徴とする電圧レベルシフト回路。
8. 前記請求項１から７のいずれかに記載の電圧レベルシフト回路を備えたこと
   を特徴とする半導体集積回路。

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