JP7025498B2

JP7025498B2 - メモリ制御装置及びメモリ制御方法

Info

Publication number: JP7025498B2
Application number: JP2020154237A
Authority: JP
Inventors: 武若松
Original assignee: Lapis Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2020-09-15
Filing date: 2020-09-15
Publication date: 2022-02-24
Anticipated expiration: 2036-07-27
Also published as: JP2020205629A

Description

本発明は、シングル差動変換回路に関する。

シングルエンド信号を差動信号に変換するシングル差動変換回路は、例えば、差動増幅器と、差動増幅器の出力をレベルシフトして差動信号（第１出力信号と第１出力信号の位相を反転した第２出力信号）を生成するレベルシフタと、を有するオペアンプから構成されている。差動増幅器は、入力信号と第２出力信号との電位差を増幅して、第１の増幅信号及び第２の増幅信号を生成する。レベルシフタは、第１の増幅信号及び第２の増幅信号をレベルシフトして、第１出力信号及び第２出力信号を生成する。

差動増幅器は、入力信号の供給を受ける一対のＮＭＯＳトランジスタからなる差動トランジスタ対と、差動トランジスタ対を流れる動作電流の電流路となる一対のＰＭＯＳトランジスタ対からなる負荷トランジスタ対と、差動トランジスタ対のソース端子と接地電位との間に接続された定電流源とを備える。このような差動増幅器において、オフセット電圧を補正するため、負荷トランジスタ対のソースと電源との間にオフセット電圧補正用の電流源を設けた構成が提案されている（例えば、特許文献１）。

一方、レベルシフタは、例えばゲート端子に第１の増幅信号の供給を受ける第１のＮＭＯＳトランジスタと、ゲート端子に第２の増幅信号の供給を受ける第２のＮＭＯＳトランジスタと、第１のＮＭＯＳトランジスタに接続された第１の電流源と、第２のＮＭＯＳトランジスタに接続された第２の電流源とから構成されている。

特開２００８－０１７３５４号公報

上記のようなオペアンプの入力範囲は、差動増幅器の差動トランジスタ対を構成するＮＭＯＳトランジスタのゲートソース間電圧と、差動増幅器の定電流源にかかる電圧の和によって下限値が定まる。一方、オペアンプの出力範囲は、差動増幅器の負荷トランジスタ対を構成するＰＭＯＳトランジスタのドレインソース間電圧と、レベルシフタを構成する第１のＮＭＯＳトランジスタのゲートソース間電圧との和によって、上限値が定まる。従って、入力範囲は電源電圧側、出力範囲は接地電位側に夫々位置するため、入力範囲と出力範囲とがオーバーラップする領域が狭い。このため、シングル差動変換回路の入出力動作範囲を広くとることができないという問題があった。

上記課題を解決するため、本発明は、入出力動作範囲を広くとることが可能なシングル差動変換回路を提供することを目的とする。

本発明に係るシングル差動変換回路は、入力信号に基づいて第１出力信号及び第２出力信号を生成するシングル差動変換回路であって、前記入力信号をレベルシフトして前記入力信号よりも大きい信号レベルを有する第１レベルシフト信号を生成するとともに、前記第２出力信号をレベルシフトして前記第２出力信号よりも大きい信号レベルを有する第２レベルシフト信号を生成する第１のレベルシフタと、前記第１レベルシフト信号及び前記第２レベルシフト信号の入力を受け、前記第１レベルシフト信号と前記第２レベルシフト信号との差分を増幅した第１増幅信号と、前記第１増幅信号の位相を反転した第２増幅信号と、を生成する差動増幅器と、前記第１増幅信号をレベルシフトして前記第１増幅信号よりも小さい信号レベルを有する前記第１出力信号を生成するとともに、前記第２増幅信号をレベルシフトして前記第２増幅信号よりも小さい信号レベルを有する前記第２出力信号を生成し、前記第２出力信号を前記第１のレベルシフタに供給する第２のレベルシフタと、を含み、前記差動増幅器は、前記第１レベルシフト信号の供給を受ける第１導電型の第１トランジスタ及びゲート端子に前記第２レベルシフト信号の供給を受け且つソース端子が前記第１トランジスタのソース端子に接続された前記第１導電型の第２トランジスタからなる差動トランジスタ対を有し、前記第１のレベルシフタは、ゲート端子に前記入力信号の供給を受ける前記第１導電型とは反対の導電型である第２導電型の第３トランジスタ及びゲート端子に前記第２出力信号の供給を受け且つドレイン端子が前記第３トランジスタのドレイン端子に接続された前記第２導電型の第４トランジスタを有し、前記第２のレベルシフタは、ゲート端子に前記第１増幅信号の供給を受ける前記第１導電型の第５トランジスタ及びゲート端子に前記第２増幅信号の供給を受ける前記第１導電型の第６トランジスタを有することを特徴とする。

本発明によれば、シングル差動変換回路において、入出力範囲を広くとることが可能となる。

シングル差動変換回路の構成を示すブロック図である。シングル差動変換回路において生成される各信号の例を示すタイムチャートである。シングル差動変換回路において生成される各信号の例を示すタイムチャートである。比較例のシングル差動変換回路の構成を示すブロック図である。

以下、本発明の実施例を図面を参照しつつ詳細に説明する。

シングル差動変換回路１０は、ＤＣカット用コンデンサＣ０、オペアンプ１１及び帰還抵抗Ｒ０から構成される。オペアンプ１１は、第１のレベルシフタ１２、差動増幅器１３、第２のレベルシフタ１４及びＣＭＦＢ（Common Mode Feedback）回路１５を含む。

第１のレベルシフタ１２は、第２導電型であるＰチャネルＭＯＳ型のトランジスタＭ３及びＭ４と、定電流源Ｉ１及びＩ２とを含む。トランジスタＭ３及びＭ４のドレイン端子には接地電位ＧＮＤが印加されている。トランジスタＭ３のソース端子はノードｎ１を介して定電流源Ｉ１に接続されている。トランジスタＭ４のソース端子はノードｎ２を介して定電流源Ｉ２に接続されている。

トランジスタＭ３のゲート端子には、ＤＣカット用コンデンサＣ０を介して入力信号ＩＮが供給される。トランジスタＭ３は、入力信号ＩＮをレベルシフトしてレベルシフト信号ＩＮＭを生成し、ノードｎ１に送出する。一方、トランジスタＭ４のゲート端子には、オペアンプ１１の第２出力信号ＯＵＴ２が入力信号ＩＮＰ’として供給される。トランジスタＭ４は、入力信号ＩＮＰ’をレベルシフトしてレベルシフト信号ＩＮＰを生成し、ノードｎ２に送出する。

差動増幅器１３は、第１導電型であるＮチャネルＭＯＳ型のトランジスタＭ１及びＭ２と、定電流源Ｉ３と、ＰチャネルＭＯＳ型のトランジスタＭ５及びＭ６とを含む。トランジスタＭ１及びＭ２は差動トランジスタ対を構成し、トランジスタＭ５及びＭ６は負荷トランジスタ対を構成する。

トランジスタＭ１及びＭ２のソース端子は、定電流源Ｉ３に接続されている。定電流源Ｉ３は接地電位ＧＮＤに接続されている。トランジスタＭ１のドレイン端子は、ノードｎ３を介してトランジスタＭ５のドレイン端子と接続されている。トランジスタＭ２のドレイン端子は、ノードｎ４を介してトランジスタＭ６のドレイン端子と接続されている。トランジスタＭ５及びＭ６は、ゲート端子が互いに接続され、ソース端子に電源電圧ＶＤＤが印加されている。トランジスタＭ１のゲート端子には、レベルシフト信号ＩＮＭが印加されている。トランジスタＭ２のゲート端子には、レベルシフト信号ＩＮＰが印加されている。

差動増幅器１３は、レベルシフト信号ＩＮＭ及びＩＮＰの差分を増幅した第１増幅信号ＡＯＰ１を生成し、ノードｎ３から出力する。また、差動増幅器１３は、第１増幅信号ＡＯＰ１の位相を反転した第２増幅信号ＡＯＰ２を生成し、ノードｎ４から出力する。

第２のレベルシフタ１４は、ＮチャネルＭＯＳ型のトランジスタＭ７及びＭ８と、定電流源Ｉ４及びＩ５と、抵抗Ｒ１及びＲ２とを含む。トランジスタＭ７及びＭ８のドレイン端子には電源電圧ＶＤＤが印加されている。

トランジスタＭ７のソース端子は、ノードｎ５を介して定電流源Ｉ４に接続されている。トランジスタＭ８のソース端子は、ノードｎ６を介して定電流源Ｉ５に接続されている。定電流源Ｉ４及びＩ５は、夫々接地電位ＧＮＤに接続されている。

トランジスタＭ７のゲート端子には、第１増幅信号ＡＯＰ１が供給される。トランジスタＭ７は、第１増幅信号ＡＯＰ１をレベルシフトして第１出力信号ＯＵＴ１を生成し、ノードｎ５から出力する。トランジスタＭ８のゲート端子には、第２増幅信号ＡＯＰ２が供給される。トランジスタＭ８は、第２増幅信号ＡＯＰ２をレベルシフトして第２出力信号ＯＵＴ２を生成し、ノードｎ６から出力する。

第１出力信号ＯＵＴ１の出力ラインは、帰還抵抗Ｒ０を介して第１のレベルシフタ１２のトランジスタＭ３のゲート端子に接続されている。第２出力信号ＯＵＴ２の出力ラインは、第１のレベルシフタ１２のトランジスタＭ４のゲート端子に接続されている。

トランジスタＭ７及び定電流源Ｉ４の接続ラインとトランジスタＭ８及び定電流源Ｉ５の接続ラインとの間には、直列接続された抵抗Ｒ１及びＲ２が接続されている。抵抗Ｒ１と抵抗Ｒ２との間のノードｎ７からは、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２の平均電圧であるコモンモード電圧Ｖｃｍが出力され、ＣＭＦＢ回路１５に供給される。

ＣＭＦＢ回路１５は、コモンモード電圧Ｖｃｍと外部から供給された基準電圧Ｖｒｅｆとの差分である差分電圧Ｖｃｂを、差動増幅器１３の負荷トランジスタ対を構成するトランジスタＭ５及びＭ６のゲート端子に供給する。これにより、ＣＭＦＢ回路１５はトランジスタＭ５及びＭ６のゲート電位を制御し、コモンモード電圧Ｖｃｍと基準電圧Ｖｒｅｆとが等しくなるように差動増幅器１３を動作させる。

次に、シングル差動変換回路１０が実行するシングル差動変換処理の動作について、図２及び図３のタイムチャートを参照して説明する。

図２に示すような正弦波の信号波形を有する入力信号ＩＮが、ＤＣカット用コンデンサＣ０を介して、第１のレベルシフタ１２のトランジスタＭ３のゲート端子に供給される。第１のレベルシフタ１２は、入力信号ＩＮをレベルシフトしてレベルシフト信号ＩＮＭを生成する。例えば、図２に「α」で示す電圧分だけ入力信号ＩＮを正の方向（すなわち、電圧レベルが大となる方向）にレベルシフトした信号が、レベルシフト信号ＩＮＭとして生成される。

一方、図３に示すような入力信号ＩＮとは逆位相の信号波形を有する入力信号ＩＮＰ’が、第１のレベルシフタ１２のトランジスタＭ４のゲート端子に供給される。第１のレベルシフタ１２は、入力信号ＩＮＰ’をレベルシフトしてレベルシフト信号ＩＮＰを生成する。例えば、図３に「α」で示す電圧分だけ入力信号ＩＮＰ’を正の方向（すなわち、電圧レベルが大となる方向）にレベルシフトした信号が、レベルシフト信号ＩＮＰとして生成される。

差動増幅器１３は、レベルシフト信号ＩＮＭ及びＩＮＰの差分を増幅した信号を第１増幅信号ＡＯＰ１として生成する。差動増幅器１３は、第１増幅信号ＡＯＰ１の位相を反転した信号を第２増幅信号ＡＯＰ２として生成する。

第１増幅信号ＡＯＰ１は、図２に矢印で示すように、レベルシフト信号ＩＮＭの信号レベルの増加に応じて信号レベルが減少し、レベルシフト信号ＩＮＭの信号レベルの減少に応じて信号レベルが増加する信号波形となる。

第２増幅信号ＡＯＰ２は、図３に矢印で示すように、レベルシフト信号ＩＮＰの信号レベルの増加に応じて信号レベルが減少し、レベルシフト信号ＩＮＰの信号レベルの減少に応じて信号レベルが増加する信号波形となる。

第１増幅信号ＡＯＰ１は、第２のレベルシフタ１４のトランジスタＭ７のゲート端子に供給される。第２のレベルシフタ１４は、第１増幅信号ＡＯＰ１をレベルシフトして出力信号ＯＵＴ１を生成する。例えば、図２に「β」で示す電圧分だけ負の方向（すなわち、電圧レベルが小となる方向）に第１増幅信号ＡＯＰ１をレベルシフトした信号が、第１出力信号ＯＵＴ１として生成される。

第２増幅信号ＡＯＰ２は、第２のレベルシフタ１４のトランジスタＭ８のゲート端子に供給される。第２のレベルシフタ１４は、第２増幅信号ＡＯＰ２をレベルシフトして出力信号ＯＵＴ２を生成する。例えば、図３に「β」で示す電圧分だけ負の方向（すなわち、電圧レベルが小となる方向）に第２増幅信号ＡＯＰ２をレベルシフトした信号が、第２出力信号ＯＵＴ２として生成される。

上記の通り、第１のレベルシフタ１２は、入力信号ＩＮをレベルシフトしてレベルシフト信号ＩＮＭを生成し、レベルシフト信号ＩＮＭが差動増幅器１３に供給される。従って、第１のレベルシフタ１２を有しない場合と比べて、レベルシフトされる電圧分（図２では「α」）だけ低い信号レベルの信号を入力信号ＩＮとすることができる。すなわち、第１のレベルシフタ１２によるレベルシフトの分だけ、オペアンプ１１の入力範囲が下側にシフトされる。

図４は、第１のレベルシフタ１２を有しない比較例としてのシングル差動変換回路２０の構成を示すブロック図である。

シングル差動変換回路２０は、ＤＣカット用コンデンサＣ０、オペアンプ２１及び帰還抵抗Ｒ０から構成される。オペアンプ２１は、差動増幅器２３、レベルシフタ２４及びＣＭＦＢ回路２５を含む。

差動増幅器２３は、差動トランジスタ対を構成するＮチャネルＭＯＳ型のトランジスタＭ１及びＭ２と、定電流源Ｉ３と、負荷トランジスタ対を構成するＰチャネルＭＯＳ型のトランジスタＭ５及びＭ６とを含む。トランジスタＭ１のゲート端子には、入力信号ＩＮが供給される。トランジスタＭ２のゲート端子には、入力信号ＩＮＰ’が供給される。

差動増幅器２３は、入力信号ＩＮ及びＩＮＰの差分を増幅した第１増幅信号ＡＯＰ１を生成し、ノードｎ３から出力する。また、差動増幅器１３は、第１増幅信号ＡＯＰ１の位相を反転した第２増幅信号ＡＯＰ２を生成し、ノードｎ４から出力する。

オペアンプ２１の入出力動作範囲は、オペアンプ２１の入力電圧範囲と出力電圧範囲とがオーバーラップする領域となる。入力電圧範囲は、接地電位ＧＮＤよりも電源電位ＶＤＤに近い側に位置する。一方、出力電圧範囲は、電源電位ＶＤＤよりも接地電位ＧＮＤに近い側に位置する。従って、入力電圧範囲の下限値から出力電圧範囲の上限値までが、オペアンプ２１の入出力動作範囲となる。

オペアンプ２１の入力電圧範囲は、下限値がトランジスタＭ１のゲートソース間電圧と電流源Ｉ３にかかる電圧との和によって定まる。トランジスタＭ１のゲートソース間電圧をＶｇｓ１、電流源Ｉ３にかかる電圧をＶＩ３とすると、入力電圧範囲の下限値Ｖｍｉｎは、Ｖｍｉｎ＝Ｖｇｓ１＋ＶＩ３となる。

一方、オペアンプ２１の出力電圧範囲は、上限値が電源電圧ＶＤＤからトランジスタＭ６のドレインソース間電圧及びトランジスタＭ７のゲートソース間電圧を差し引いた値となる。トランジスタＭ６のドレインソース間電圧をＶｄｓ６、トランジスタＭ７のゲートソース間電圧をＶｇｓ７とすると、出力電圧範囲の上限値Ｖｍａｘは、Ｖｍａｘ＝ＶＤＤ－（Ｖｄｓ６＋Ｖｇｓ７）となる。

これに対し、図１に示す本発明のオペアンプ１１では、第１のレベルシフタ１２が、図２に「α」で示す電圧分だけ入力信号ＩＮを電圧レベルが大となる方向にレベルシフトしてレベルシフト信号ＩＮＭを生成し、差動増幅器１３に供給する。従って、オペアンプ１１の入力電圧範囲の下限値Ｖｍｉｎは、Ｖｍｉｎ＝Ｖｇｓ１＋ＶＩ３－αとなる。

このように、図１のオペアンプ１１は、図４のオペアンプ２１と比べて、入力電圧範囲の下限値が電圧値「α」の分だけ下側（すなわち、電圧レベルが小さい側）にシフトした状態となる。従って、本発明のシングル差動変換回路１０によれば、第１のレベルシフタ１２を有しない場合と比べて、オペアンプ１１の入出力動作範囲を広くとることができる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例では、第１のレベルシフタ１２が、ＰチャネルＭＯＳ型のトランジスタＭ３及びＭ４と定電流源Ｉ１及びＩ２とから構成される例について説明した。しかし、第１のレベルシフタ１２の構成はこれに限られず、入力信号ＩＮ及び第２出力信号ＯＵＴ２をレベルシフトして差動増幅器１３の差動トランジスタ対（トランジスタＭ１及びＭ２）に供給する機能を有するものであれば良い。

また、上記実施例では、第１導電型がＮ型、第２導電型が第１導電型（Ｎ型）とは反対導電型であるＰ型の場合について説明したが、これに限られず、第１導電型をＰ型、第２導電型をＮ型としても良い。

また、上記実施例では、シングル差動変換回路１０は、第１出力信号ＯＵＴ１及び第２出力信号ＯＵＴ２を出力する例について説明した。しかし、片側の出力信号のみを出力する構成としても良い。かかる構成によれば、本発明のシングル差動変換回路１０をバッファアンプとして用いることが可能である。

１０シングル差動変換回路
１１オペアンプ
１２第１のレベルシフタ
１３差動増幅器
１４第２のレベルシフタ
１５ＣＭＦＢ回路

Claims

入力信号に基づいて第１出力信号及び第２出力信号を生成するシングル差動変換回路であって、
前記入力信号をレベルシフトして前記入力信号よりも大きい信号レベルを有する第１レベルシフト信号を生成するとともに、前記第２出力信号をレベルシフトして前記第２出力信号よりも大きい信号レベルを有する第２レベルシフト信号を生成する第１のレベルシフタと、
前記第１レベルシフト信号及び前記第２レベルシフト信号の入力を受け、前記第１レベルシフト信号と前記第２レベルシフト信号との差分を増幅した第１増幅信号と、前記第１増幅信号の位相を反転した第２増幅信号と、を生成する差動増幅器と、
前記第１増幅信号をレベルシフトして前記第１増幅信号よりも小さい信号レベルを有する前記第１出力信号を生成するとともに、前記第２増幅信号をレベルシフトして前記第２増幅信号よりも小さい信号レベルを有する前記第２出力信号を生成し、前記第１出力信号及び前記第２出力信号を前記第１のレベルシフタに供給する第２のレベルシフタと、
を含み、
前記差動増幅器は、前記第１レベルシフト信号の供給を受ける第１導電型の第１トランジスタ及びゲート端子に前記第２レベルシフト信号の供給を受け且つソース端子が前記第１トランジスタのソース端子に接続された前記第１導電型の第２トランジスタからなる差動トランジスタ対を有し、
前記第１のレベルシフタは、ゲート端子に前記入力信号及び前記第１出力信号の供給を受ける前記第１導電型とは反対の導電型である第２導電型の第３トランジスタ及びゲート端子に前記第２出力信号の供給を受け且つドレイン端子が前記第３トランジスタのドレイン端子に接続された前記第２導電型の第４トランジスタを有し、
前記第２のレベルシフタは、ゲート端子に前記第１増幅信号の供給を受ける前記第１導電型の第５トランジスタ及びゲート端子に前記第２増幅信号の供給を受ける前記第１導電型の第６トランジスタを有することを特徴とするシングル差動変換回路。
前記差動増幅器は、前記第１トランジスタの電流路に設けられた第１負荷トランジスタ及び前記第２トランジスタの電流路に設けられ且つゲートが前記第１負荷トランジスタのゲートに接続された第２負荷トランジスタからなる負荷トランジスタ対を有し、
基準電圧と前記第１出力信号及び前記第２出力信号の中間電圧との電位差に応じた制御電圧を前記第１負荷トランジスタ及び前記第２負荷トランジスタのゲートに供給するコモンフィードバック回路を有することを特徴とする請求項１に記載のシングル差動変換回路。