JP2020205629A - メモリ制御装置及びメモリ制御方法 - Google Patents
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Abstract
Description
11 オペアンプ
12 第1のレベルシフタ
13 差動増幅器
14 第2のレベルシフタ
15 CMFB回路
Claims (1)
- 入力信号に基づいて第1出力信号及び第2出力信号を生成するシングル差動変換回路であって、
前記入力信号をレベルシフトして前記入力信号よりも大きい信号レベルを有する第1レベルシフト信号を生成するとともに、前記第2出力信号をレベルシフトして前記第2出力信号よりも大きい信号レベルを有する第2レベルシフト信号を生成する第1のレベルシフタと、
前記第1レベルシフト信号及び前記第2レベルシフト信号の入力を受け、前記第1レベルシフト信号と前記第2レベルシフト信号との差分を増幅した第1増幅信号と、前記第1増幅信号の位相を反転した第2増幅信号と、を生成する差動増幅器と、
前記第1増幅信号をレベルシフトして前記第1増幅信号よりも小さい信号レベルを有する前記第1出力信号を生成するとともに、前記第2増幅信号をレベルシフトして前記第2増幅信号よりも小さい信号レベルを有する前記第2出力信号を生成し、前記第2出力信号を前記第1のレベルシフタに供給する第2のレベルシフタと、
を含み、
前記差動増幅器は、第1導電型の第1トランジスタ及び第2トランジスタからなる差動トランジスタ対を有し、
前記第1のレベルシフタは、前記第1導電型とは反対の導電型である第2導電型の第3トランジスタ及び第4トランジスタを有し、
前記第2のレベルシフタは、前記第1導電型の第5トランジスタ及び第6トランジスタを有することを特徴とするシングル差動変換回路。
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-
2020
- 2020-09-15 JP JP2020154237A patent/JP7025498B2/ja active Active
Patent Citations (5)
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