JPH07115334A - ボルテージフォロア回路 - Google Patents
ボルテージフォロア回路Info
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- JPH07115334A JPH07115334A JP5262087A JP26208793A JPH07115334A JP H07115334 A JPH07115334 A JP H07115334A JP 5262087 A JP5262087 A JP 5262087A JP 26208793 A JP26208793 A JP 26208793A JP H07115334 A JPH07115334 A JP H07115334A
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Abstract
(57)【要約】
【目的】 入出力特性のリニアリティを良好にでき、電
源電圧の低電源化においても、入力信号及び出力信号の
ダイナミックレンジを確保できるようにする。 【構成】 差動増幅回路１と出力バッファ回路２とを有
し、入力信号Ｖｉｎが差動増幅回路１の＋側入力端子に
供給され、出力バッファ回路２からの出力信号Ｖｏｕｔ
が差動増幅回路１の−側入力端子に供給されるボルテー
ジフォロア回路において、差動増幅回路１の＋側入力端
子と−入力端子の前段にそれぞれレベルシフト回路３ａ
及び３ｂを接続して構成する。この場合、＋側入力端子
及び−側入力端子を、差動増幅回路１の入力部分を構成
する例えばＮチャネル形ＭＯＳトランジスタＴｒ３及び
Ｔｒ４のゲート電極とし、少なくともレベルシフト回路
３ａでの入力信号Ｖｉｎのレベルシフトを、入力信号Ｖ
ｉｎをＮチャネル形ＭＯＳトランジスタＴｒ３のしきい
値以上にして構成する。
源電圧の低電源化においても、入力信号及び出力信号の
ダイナミックレンジを確保できるようにする。 【構成】 差動増幅回路１と出力バッファ回路２とを有
し、入力信号Ｖｉｎが差動増幅回路１の＋側入力端子に
供給され、出力バッファ回路２からの出力信号Ｖｏｕｔ
が差動増幅回路１の−側入力端子に供給されるボルテー
ジフォロア回路において、差動増幅回路１の＋側入力端
子と−入力端子の前段にそれぞれレベルシフト回路３ａ
及び３ｂを接続して構成する。この場合、＋側入力端子
及び−側入力端子を、差動増幅回路１の入力部分を構成
する例えばＮチャネル形ＭＯＳトランジスタＴｒ３及び
Ｔｒ４のゲート電極とし、少なくともレベルシフト回路
３ａでの入力信号Ｖｉｎのレベルシフトを、入力信号Ｖ
ｉｎをＮチャネル形ＭＯＳトランジスタＴｒ３のしきい
値以上にして構成する。
Description
【０００１】
【産業上の利用分野】本発明は、入力信号が非反転入力
端子に供給され、出力信号が反転入力端子に供給される
非反転方式のボルテージフォロア回路に関する。
端子に供給され、出力信号が反転入力端子に供給される
非反転方式のボルテージフォロア回路に関する。
【０００２】
【従来の技術】一般に、ボルテージフォロア回路は、前
段に接続される回路と後段に接続される回路とのインピ
ーダンス変換器やバッファ回路として広く用いられてい
る。特に、固体撮像素子におけるボルテージフォロア回
路は、受光部やＣＣＤレジスタと共に同一基板上に形成
する必要から、複数のＭＯＳ形トランジスタを有する簡
単な回路構成となっている。
段に接続される回路と後段に接続される回路とのインピ
ーダンス変換器やバッファ回路として広く用いられてい
る。特に、固体撮像素子におけるボルテージフォロア回
路は、受光部やＣＣＤレジスタと共に同一基板上に形成
する必要から、複数のＭＯＳ形トランジスタを有する簡
単な回路構成となっている。
【０００３】従来のボルテージフォロア回路は、図５に
示すように、カレントミラー回路を主体とした差動増幅
回路１０１と、この差動増幅回路１０１の後段に接続さ
れるバッファ回路１０２とを有し、上記差動増幅回路１
０１の＋側入力端子に入力端子φｉｎを介して前段の回
路からの入力信号Ｖｉｎが供給され、−側入力端子にバ
ッファ回路１０２と出力端子φｏｕｔ間におけるノード
ｎを介してバッファ回路１０２からの出力信号Ｖｏｕｔ
が供給されるように配線接続されて構成されている。特
に、固体撮像素子やＣＣＤ遅延線に用いられるボルテー
ジフォロア回路は、ＣＣＤによる電荷転送レジスタと共
に同一基板上に形成する必要から、複数のＭＯＳ形トラ
ンジスタを有する簡単な回路構成となっている。
示すように、カレントミラー回路を主体とした差動増幅
回路１０１と、この差動増幅回路１０１の後段に接続さ
れるバッファ回路１０２とを有し、上記差動増幅回路１
０１の＋側入力端子に入力端子φｉｎを介して前段の回
路からの入力信号Ｖｉｎが供給され、−側入力端子にバ
ッファ回路１０２と出力端子φｏｕｔ間におけるノード
ｎを介してバッファ回路１０２からの出力信号Ｖｏｕｔ
が供給されるように配線接続されて構成されている。特
に、固体撮像素子やＣＣＤ遅延線に用いられるボルテー
ジフォロア回路は、ＣＣＤによる電荷転送レジスタと共
に同一基板上に形成する必要から、複数のＭＯＳ形トラ
ンジスタを有する簡単な回路構成となっている。
【０００４】即ち、上記ボルテージフォロア回路は、図
６に示すように、カレントミラー回路にて構成された差
動増幅回路１０１とソースフォロア回路にて構成された
バッファ回路１０２が接続されて構成されている。
６に示すように、カレントミラー回路にて構成された差
動増幅回路１０１とソースフォロア回路にて構成された
バッファ回路１０２が接続されて構成されている。
【０００５】具体的には、上記差動増幅回路１０１は、
ソース端子とゲート電極とが短絡とされたＰチャネル形
ＭＯＳトランジスタ（以下、単に第１のトランジスタと
記す）Ｔｒ１と、この第１のトランジスタＴｒ１とゲー
ト電極が共用とされたＰチャネル形ＭＯＳトランジスタ
（以下、単に第２のトランジスタと記す）Ｔｒ２と、上
記第１のトランジスタＴｒ１と直列に接続され、ゲート
電極に入力端子φｉｎが接続されたＮチャネル形ＭＯＳ
トランジスタ（以下、第３のトランジスタと記す）Ｔｒ
３と、上記第２のトランジスタＴｒ２と直列に接続さ
れ、ゲート電極にバッファ回路１０２の出力電位が印加
されるＮチャネル形ＭＯＳトランジスタ（以下、第４の
トランジスタと記す）Ｔｒ４と、これら第３及び第４の
トランジスタＴｒ３及びＴｒ４の共通のソース端子とＧ
ＮＤ間に定電流源（制御電圧Ｖgg）を構成するＮチャネ
ル形ＭＯＳトランジスタ（以下、第５のトランジスタと
記す）Ｔｒ５とで構成されている。
ソース端子とゲート電極とが短絡とされたＰチャネル形
ＭＯＳトランジスタ（以下、単に第１のトランジスタと
記す）Ｔｒ１と、この第１のトランジスタＴｒ１とゲー
ト電極が共用とされたＰチャネル形ＭＯＳトランジスタ
（以下、単に第２のトランジスタと記す）Ｔｒ２と、上
記第１のトランジスタＴｒ１と直列に接続され、ゲート
電極に入力端子φｉｎが接続されたＮチャネル形ＭＯＳ
トランジスタ（以下、第３のトランジスタと記す）Ｔｒ
３と、上記第２のトランジスタＴｒ２と直列に接続さ
れ、ゲート電極にバッファ回路１０２の出力電位が印加
されるＮチャネル形ＭＯＳトランジスタ（以下、第４の
トランジスタと記す）Ｔｒ４と、これら第３及び第４の
トランジスタＴｒ３及びＴｒ４の共通のソース端子とＧ
ＮＤ間に定電流源（制御電圧Ｖgg）を構成するＮチャネ
ル形ＭＯＳトランジスタ（以下、第５のトランジスタと
記す）Ｔｒ５とで構成されている。
【０００６】上記バッファ回路１０２は、それぞれＮチ
ャネル形ＭＯＳトランジスタからなる駆動素子Ｑ１と負
荷抵抗素子Ｑ２とが直列接続されて構成されている。
ャネル形ＭＯＳトランジスタからなる駆動素子Ｑ１と負
荷抵抗素子Ｑ２とが直列接続されて構成されている。
【０００７】更に、上記差動増幅回路１０１は、その出
力電位（第２のトランジスタＴｒ２と第４のトランジス
タＴｒ４との接点電位）がバッファ回路１０２における
駆動素子Ｑ１のゲート電極に供給されるように配線接続
され、差動増幅回路１の定電流源を構成する第５のトラ
ンジスタＴｒ５のゲート電極及びバッファ回路１０２に
おける負荷抵抗素子Ｑ２のゲート電極に一定電位Ｖggが
印加されるように配線接続されている。
力電位（第２のトランジスタＴｒ２と第４のトランジス
タＴｒ４との接点電位）がバッファ回路１０２における
駆動素子Ｑ１のゲート電極に供給されるように配線接続
され、差動増幅回路１の定電流源を構成する第５のトラ
ンジスタＴｒ５のゲート電極及びバッファ回路１０２に
おける負荷抵抗素子Ｑ２のゲート電極に一定電位Ｖggが
印加されるように配線接続されている。
【０００８】また、差動増幅回路１における第１及び第
２のトランジスタＴｒ１及びＴｒ２のドレイン端子並び
にバッファ回路１０２における駆動素子Ｑ１のドレイン
端子には共通の電源電圧Ｖｄｄが印加され、バッファ回
路１０２の負荷抵抗素子Ｑ２のソース端子は、ＧＮＤに
接続されている。
２のトランジスタＴｒ１及びＴｒ２のドレイン端子並び
にバッファ回路１０２における駆動素子Ｑ１のドレイン
端子には共通の電源電圧Ｖｄｄが印加され、バッファ回
路１０２の負荷抵抗素子Ｑ２のソース端子は、ＧＮＤに
接続されている。
【０００９】そして、バッファ回路１０２の出力電位
（駆動素子Ｑ１と負荷抵抗素子Ｑ２との接点電位）が、
出力端子φｏｕｔを介して外部に導出され、更に差動増
幅回路１０１における第４のトランジスタＴｒ４のゲー
ト電極に印加されるように配線接続されて上記従来にお
けるボルテージフォロア回路が構成されている。
（駆動素子Ｑ１と負荷抵抗素子Ｑ２との接点電位）が、
出力端子φｏｕｔを介して外部に導出され、更に差動増
幅回路１０１における第４のトランジスタＴｒ４のゲー
ト電極に印加されるように配線接続されて上記従来にお
けるボルテージフォロア回路が構成されている。
【００１０】
【発明が解決しようとする課題】しかしながら、従来の
ボルテージフォロア回路においては、図７で示す入出力
特性からもわかるように、入力電圧Ｖｉｎのレベルが、
０（Ｖ）から差動増幅回路１０１の第３及び第４のトラ
ンジスタＴｒ３及びＴｒ４におけるしきい値レベルＶｔ
ｈまでの領域において、非線形となっており、０（Ｖ）
からｋｎｅｅ点までのリニアリティが悪くなっている。
ボルテージフォロア回路においては、図７で示す入出力
特性からもわかるように、入力電圧Ｖｉｎのレベルが、
０（Ｖ）から差動増幅回路１０１の第３及び第４のトラ
ンジスタＴｒ３及びＴｒ４におけるしきい値レベルＶｔ
ｈまでの領域において、非線形となっており、０（Ｖ）
からｋｎｅｅ点までのリニアリティが悪くなっている。
【００１１】従って、従来のボルテージフォロア回路
は、入力電圧Ｖｉｎのレベルが、第３及び第４のトラン
ジスタＴｒ３及びＴｒ４におけるしきい値レベルの近傍
及びそれ以下の場合、使用できないことになる。
は、入力電圧Ｖｉｎのレベルが、第３及び第４のトラン
ジスタＴｒ３及びＴｒ４におけるしきい値レベルの近傍
及びそれ以下の場合、使用できないことになる。
【００１２】このため、特に、電源電圧を低電圧化した
場合などにおいて、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのダイナミックレンジが狭くなり、ボルテージフォロ
ア回路としての機能を十分に発揮することができないと
いう問題があった。
場合などにおいて、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのダイナミックレンジが狭くなり、ボルテージフォロ
ア回路としての機能を十分に発揮することができないと
いう問題があった。
【００１３】本発明は、上記の課題に鑑みてなされたも
ので、その目的とするところは、入出力特性のリニアリ
ティを良好にすることができ、電源電圧の低電源化にお
いても、入力信号及び出力信号のダイナミックレンジを
確保することができるボルテージフォロア回路を提供す
ることにある。
ので、その目的とするところは、入出力特性のリニアリ
ティを良好にすることができ、電源電圧の低電源化にお
いても、入力信号及び出力信号のダイナミックレンジを
確保することができるボルテージフォロア回路を提供す
ることにある。
【００１４】
【課題を解決するための手段】本発明のボルテージフォ
ロア回路は、差動増幅回路１とバッファ回路２とを有
し、入力信号Ｖｉｎが差動増幅回路１の非反転入力端子
に供給され、バッファ回路２からの出力信号Ｖｏｕｔが
差動増幅回路１の反転入力端子に供給されるボルテージ
フォロア回路において、非反転入力端子と反転入力端子
の前段にそれぞれレベルシフト回路３ａ及び３ｂを接続
して構成する。
ロア回路は、差動増幅回路１とバッファ回路２とを有
し、入力信号Ｖｉｎが差動増幅回路１の非反転入力端子
に供給され、バッファ回路２からの出力信号Ｖｏｕｔが
差動増幅回路１の反転入力端子に供給されるボルテージ
フォロア回路において、非反転入力端子と反転入力端子
の前段にそれぞれレベルシフト回路３ａ及び３ｂを接続
して構成する。
【００１５】この場合、非反転入力端子及び反転入力端
子を、差動増幅回路１の入力部分を構成するＭＩＳトラ
ンジスタＴｒ３及びＴｒ４のゲート電極とし、少なくと
もレベルシフト回路３ａでの入力信号Ｖｉｎのレベルシ
フトを、入力信号Ｖｉｎを上記ＭＩＳトランジスタＴｒ
３のしきい値以上にして構成する。
子を、差動増幅回路１の入力部分を構成するＭＩＳトラ
ンジスタＴｒ３及びＴｒ４のゲート電極とし、少なくと
もレベルシフト回路３ａでの入力信号Ｖｉｎのレベルシ
フトを、入力信号Ｖｉｎを上記ＭＩＳトランジスタＴｒ
３のしきい値以上にして構成する。
【００１６】また、このボルテージフォロア回路におい
ては、レベルシフト回路３ａ及び３ｂを、上記差動増幅
回路の入力部分を構成するＭＩＳトランジスタＴｒ３及
びＴｒ４とは、逆極性のＭＩＳトランジスタによるソー
スフォロア回路にて構成することができる。
ては、レベルシフト回路３ａ及び３ｂを、上記差動増幅
回路の入力部分を構成するＭＩＳトランジスタＴｒ３及
びＴｒ４とは、逆極性のＭＩＳトランジスタによるソー
スフォロア回路にて構成することができる。
【００１７】なお、上記差動増幅回路の入力部分を構成
するＭＩＳトランジスタＴｒ３及びＴｒ４のしきい値の
変動に追従した電圧を、上記ソースフォロア回路のロー
ド側ゲート電極に印加する基準電圧補正回路４を接続す
るようにしてもよい。
するＭＩＳトランジスタＴｒ３及びＴｒ４のしきい値の
変動に追従した電圧を、上記ソースフォロア回路のロー
ド側ゲート電極に印加する基準電圧補正回路４を接続す
るようにしてもよい。
【００１８】
【作用】本発明に係るボルテージフォロア回路において
は、差動増幅回路１の非反転入力端子と反転入力端子の
前段にそれぞれレベルシフト回路３ａ及び３ｂを接続す
るようにしたので、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのレベルが各レベルシフト回路３ａ及び３ｂにて持ち
上げられる。その結果、ボルテージフォロア回路の入出
力特性のうち、線形部分の領域に入力信号Ｖｉｎのダイ
ナミックレンジを確保することができる。
は、差動増幅回路１の非反転入力端子と反転入力端子の
前段にそれぞれレベルシフト回路３ａ及び３ｂを接続す
るようにしたので、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのレベルが各レベルシフト回路３ａ及び３ｂにて持ち
上げられる。その結果、ボルテージフォロア回路の入出
力特性のうち、線形部分の領域に入力信号Ｖｉｎのダイ
ナミックレンジを確保することができる。
【００１９】特に、非反転入力端子及び反転入力端子を
それぞれＭＩＳトランジスタＴｒ３及びＴｒ４のゲート
電極とし、少なくともレベルシフト回路３ａでの入力信
号Ｖｉｎのレベルシフトを、該入力信号Ｖｉｎを上記Ｍ
ＩＳトランジスタＴｒ３のしきい値以上とすることによ
り、入力信号Ｖｉｎのレベルを上記ＭＩＳトランジスタ
Ｔｒ３のしきい値以上に持ち上げることができ、ボルテ
ージフォロア回路の入出力特性中、線形部分の領域に入
力信号Ｖｉｎのダイナミックレンジを確保することがで
きる。
それぞれＭＩＳトランジスタＴｒ３及びＴｒ４のゲート
電極とし、少なくともレベルシフト回路３ａでの入力信
号Ｖｉｎのレベルシフトを、該入力信号Ｖｉｎを上記Ｍ
ＩＳトランジスタＴｒ３のしきい値以上とすることによ
り、入力信号Ｖｉｎのレベルを上記ＭＩＳトランジスタ
Ｔｒ３のしきい値以上に持ち上げることができ、ボルテ
ージフォロア回路の入出力特性中、線形部分の領域に入
力信号Ｖｉｎのダイナミックレンジを確保することがで
きる。
【００２０】そして、レベルシフト回路３ａ及び３ｂ
を、差動増幅回路１の各入力部分を構成するＭＩＳトラ
ンジスタＴｒ３及びＴｒ４とは、逆極性のＭＩＳトラン
ジスタによるソースフォロア回路にて構成することによ
り、簡単な構成で、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのレベルをＭＩＳトランジスタＴｒ３及びＴｒ４のし
きい値以上にすることができる。
を、差動増幅回路１の各入力部分を構成するＭＩＳトラ
ンジスタＴｒ３及びＴｒ４とは、逆極性のＭＩＳトラン
ジスタによるソースフォロア回路にて構成することによ
り、簡単な構成で、入力信号Ｖｉｎ及び出力信号Ｖｏｕ
ｔのレベルをＭＩＳトランジスタＴｒ３及びＴｒ４のし
きい値以上にすることができる。
【００２１】また、上記差動増幅回路１の入力部分を構
成するＭＩＳトランジスタＴｒ３及びＴｒ４のしきい値
の変動に追従した電圧を、上記ソースフォロア回路のロ
ード側ゲート電極に印加する基準電圧補正回路４を接続
することにより、製造プロセス上又は温度変化に伴うし
きい値変動を吸収することができ、入力信号Ｖｉｎ及び
出力信号Ｖｏｕｔのダイナミックレンジの変動を抑える
ことが可能となる。その結果、このボルテージフォロア
回路からの出力信号Ｖｏｕｔの出力レンジが、後段に接
続される各種回路の入力レンジから外れるということが
なくなり、信頼性の高いボルテージフォロア回路を得る
ことができる。
成するＭＩＳトランジスタＴｒ３及びＴｒ４のしきい値
の変動に追従した電圧を、上記ソースフォロア回路のロ
ード側ゲート電極に印加する基準電圧補正回路４を接続
することにより、製造プロセス上又は温度変化に伴うし
きい値変動を吸収することができ、入力信号Ｖｉｎ及び
出力信号Ｖｏｕｔのダイナミックレンジの変動を抑える
ことが可能となる。その結果、このボルテージフォロア
回路からの出力信号Ｖｏｕｔの出力レンジが、後段に接
続される各種回路の入力レンジから外れるということが
なくなり、信頼性の高いボルテージフォロア回路を得る
ことができる。
【００２２】
【実施例】以下、本発明に係るボルテージフォロア回路
を固体撮像素子やＣＣＤ遅延線の出力段に適用した実施
例（以下、実施例に係るボルテージフォロア回路と記
す）を図１〜図４を参照しながら説明する。
を固体撮像素子やＣＣＤ遅延線の出力段に適用した実施
例（以下、実施例に係るボルテージフォロア回路と記
す）を図１〜図４を参照しながら説明する。
【００２３】この実施例に係るボルテージフォロア回路
は、図１に示すように、カレントミラー回路を主体とし
た差動増幅回路１と、この差動増幅回路１の後段に接続
される出力バッファ回路２とを有し、上記差動増幅回路
１の＋側入力端子及び−側入力端子の各前段にそれぞれ
第１及び第２の入力バッファ回路３ａ及び３ｂが接続さ
れて構成されている。
は、図１に示すように、カレントミラー回路を主体とし
た差動増幅回路１と、この差動増幅回路１の後段に接続
される出力バッファ回路２とを有し、上記差動増幅回路
１の＋側入力端子及び−側入力端子の各前段にそれぞれ
第１及び第２の入力バッファ回路３ａ及び３ｂが接続さ
れて構成されている。
【００２４】そして、上記第１の入力バッファ回路３ａ
に入力端子φｉｎを介して前段の回路からの入力信号Ｖ
ｉｎが供給され、第２の入力バッファ回路３ｂに出力バ
ッファ回路２と出力端子φｏｕｔ間におけるノードｎを
介して出力バッファ回路２からの出力信号Ｖｏｕｔが供
給されるように配線接続されて構成されている。なお、
差動増幅回路１の＋側入力端子及び−側入力端子の各前
段にそれぞれ第１及び第２の入力バッファ回路３ａ及び
３ｂを接続するようにしたのは、差動増幅回路１の＋側
入力端子及び−側入力端子の各ＤＣレベルとゲインを合
わせるためである。
に入力端子φｉｎを介して前段の回路からの入力信号Ｖ
ｉｎが供給され、第２の入力バッファ回路３ｂに出力バ
ッファ回路２と出力端子φｏｕｔ間におけるノードｎを
介して出力バッファ回路２からの出力信号Ｖｏｕｔが供
給されるように配線接続されて構成されている。なお、
差動増幅回路１の＋側入力端子及び−側入力端子の各前
段にそれぞれ第１及び第２の入力バッファ回路３ａ及び
３ｂを接続するようにしたのは、差動増幅回路１の＋側
入力端子及び−側入力端子の各ＤＣレベルとゲインを合
わせるためである。
【００２５】そして、本実施例に係るボルテージフォロ
ア回路おいては、ＣＣＤによる電荷転送レジスタと共に
同一基板上に形成する必要から、複数のＭＯＳ形トラン
ジスタを有する簡単な回路構成となっている。
ア回路おいては、ＣＣＤによる電荷転送レジスタと共に
同一基板上に形成する必要から、複数のＭＯＳ形トラン
ジスタを有する簡単な回路構成となっている。
【００２６】具体的には、このボルテージフォロア回路
は、図２に示すように、カレントミラー回路にて構成さ
れた差動増幅回路１、ソースフォロア回路にて構成され
た出力バッファ回路２並びにそれぞれソースフォロア回
路にて構成された第１及び第２の入力バッファ回路３ａ
及び３ｂがそれぞれ接続されて構成されている。
は、図２に示すように、カレントミラー回路にて構成さ
れた差動増幅回路１、ソースフォロア回路にて構成され
た出力バッファ回路２並びにそれぞれソースフォロア回
路にて構成された第１及び第２の入力バッファ回路３ａ
及び３ｂがそれぞれ接続されて構成されている。
【００２７】上記差動増幅回路１は、ソース端子とゲー
ト電極とが短絡とされたＰチャネル形ＭＯＳトランジス
タ（以下、単に第１のトランジスタと記す）Ｔｒ１と、
この第１のトランジスタＴｒ１とゲート電極が共用とさ
れたＰチャネル形ＭＯＳトランジスタ（以下、単に第２
のトランジスタと記す）Ｔｒ２と、上記第１のトランジ
スタＴｒ１と直列に接続され、ゲート電極に後述する第
１の入力バッファ回路の出力電位が印加されるＮチャネ
ル形ＭＯＳトランジスタ（以下、第３のトランジスタと
記す）Ｔｒ３と、上記第２のトランジスタＴｒ２と直列
に接続され、ゲート電極に後述する第２の入力バッファ
回路の出力電位が印加されるＮチャネル形ＭＯＳトラン
ジスタ（以下、第４のトランジスタと記す）Ｔｒ４と、
これら第３及び第４のトランジスタＴｒ３及びＴｒ４の
共通のソース端子とＧＮＤ間に定電流源（第１の制御電
圧Ｖgg1 ）を構成するＮチャネル形ＭＯＳトランジスタ
（以下、第５のトランジスタと記す）Ｔｒ５とで構成さ
れている。
ト電極とが短絡とされたＰチャネル形ＭＯＳトランジス
タ（以下、単に第１のトランジスタと記す）Ｔｒ１と、
この第１のトランジスタＴｒ１とゲート電極が共用とさ
れたＰチャネル形ＭＯＳトランジスタ（以下、単に第２
のトランジスタと記す）Ｔｒ２と、上記第１のトランジ
スタＴｒ１と直列に接続され、ゲート電極に後述する第
１の入力バッファ回路の出力電位が印加されるＮチャネ
ル形ＭＯＳトランジスタ（以下、第３のトランジスタと
記す）Ｔｒ３と、上記第２のトランジスタＴｒ２と直列
に接続され、ゲート電極に後述する第２の入力バッファ
回路の出力電位が印加されるＮチャネル形ＭＯＳトラン
ジスタ（以下、第４のトランジスタと記す）Ｔｒ４と、
これら第３及び第４のトランジスタＴｒ３及びＴｒ４の
共通のソース端子とＧＮＤ間に定電流源（第１の制御電
圧Ｖgg1 ）を構成するＮチャネル形ＭＯＳトランジスタ
（以下、第５のトランジスタと記す）Ｔｒ５とで構成さ
れている。
【００２８】出力バッファ回路２は、それぞれＮチャネ
ル形ＭＯＳトランジスタからなる駆動素子Ｑ１と負荷抵
抗素子Ｑ２とが直列接続されて構成されている。
ル形ＭＯＳトランジスタからなる駆動素子Ｑ１と負荷抵
抗素子Ｑ２とが直列接続されて構成されている。
【００２９】第１の入力バッファ回路３ａは、それぞれ
Ｐチャネル形トランジスタからなる駆動素子Ｑ３と負荷
抵抗素子Ｑ４とが直列接続されて構成され、第２の入力
バッファ回路３ｂもそれぞれＰチャネル形トランジスタ
からなる駆動素子Ｑ５と負荷抵抗素子Ｑ６とが直列接続
されて構成されている。
Ｐチャネル形トランジスタからなる駆動素子Ｑ３と負荷
抵抗素子Ｑ４とが直列接続されて構成され、第２の入力
バッファ回路３ｂもそれぞれＰチャネル形トランジスタ
からなる駆動素子Ｑ５と負荷抵抗素子Ｑ６とが直列接続
されて構成されている。
【００３０】そして、上記差動増幅回路１は、その出力
電位（第２のトランジスタＴｒ２と第４のトランジスタ
Ｔｒ４との接点電位）が出力バッファ回路２における駆
動素子Ｑ１のゲート電極に供給されるように配線接続さ
れ、差動増幅回路１の定電流源を構成する第５のトラン
ジスタＴｒ５のゲート電極並びに出力バッファ回路２に
おける負荷抵抗素子Ｑ２のゲート電極に一定電位Ｖgg1
が印加されるように配線接続されている。また、第１及
び第２の入力バッファ回路３ａ及び３ｂにおける各負荷
抵抗素子Ｑ４及びＱ６のゲート電極に後述する制御電圧
発生回路４からの第２の制御電圧Ｖgg2 が印加されるよ
うに配線接続されている。
電位（第２のトランジスタＴｒ２と第４のトランジスタ
Ｔｒ４との接点電位）が出力バッファ回路２における駆
動素子Ｑ１のゲート電極に供給されるように配線接続さ
れ、差動増幅回路１の定電流源を構成する第５のトラン
ジスタＴｒ５のゲート電極並びに出力バッファ回路２に
おける負荷抵抗素子Ｑ２のゲート電極に一定電位Ｖgg1
が印加されるように配線接続されている。また、第１及
び第２の入力バッファ回路３ａ及び３ｂにおける各負荷
抵抗素子Ｑ４及びＱ６のゲート電極に後述する制御電圧
発生回路４からの第２の制御電圧Ｖgg2 が印加されるよ
うに配線接続されている。
【００３１】また、差動増幅回路１における第１及び第
２のトランジスタＴｒ１及びＴｒ２の各ドレイン端子
と、第１及び第２の入力バッファ回路３ａ及び３ｂにお
ける各負荷抵抗素子Ｑ４及びＱ６のドレイン端子並びに
出力バッファ回路２における駆動素子Ｑ１のドレイン端
子には共通の電源電圧Ｖｄｄが印加され、第１及び第２
の入力バッファ回路３ａ及び３ｂにおける各駆動素子Ｑ
３及びＱ５のソース端子並びに出力バッファ回路２の負
荷抵抗素子Ｑ２のソース端子は、それぞれＧＮＤに接続
されている。
２のトランジスタＴｒ１及びＴｒ２の各ドレイン端子
と、第１及び第２の入力バッファ回路３ａ及び３ｂにお
ける各負荷抵抗素子Ｑ４及びＱ６のドレイン端子並びに
出力バッファ回路２における駆動素子Ｑ１のドレイン端
子には共通の電源電圧Ｖｄｄが印加され、第１及び第２
の入力バッファ回路３ａ及び３ｂにおける各駆動素子Ｑ
３及びＱ５のソース端子並びに出力バッファ回路２の負
荷抵抗素子Ｑ２のソース端子は、それぞれＧＮＤに接続
されている。
【００３２】そして、第１の入力バッファ回路３ａの出
力電位（駆動素子Ｑ３と負荷抵抗素子Ｑ４との接点電
位）が、差動増幅回路１における第３のトランジスタＴ
ｒ３のゲート電極に印加されるように配線接続され、出
力バッファ回路２の出力電位（駆動素子Ｑ１と負荷抵抗
素子Ｑ２との接点電位）が、出力端子φｏｕｔを介して
外部に導出されると共に、第２の入力バッファ回路３ｂ
における駆動素子Ｑ５のゲート電極に印加されるように
配線接続され、更に第２の入力バッファ回路３ｂの出力
電位（駆動素子Ｑ５と負荷抵抗素子Ｑ６との接点電位）
が、差動増幅回路１における第４のトランジスタＴｒ４
のゲート電極に印加されるように配線接続されて上記実
施例に係るボルテージフォロア回路が構成されている。
力電位（駆動素子Ｑ３と負荷抵抗素子Ｑ４との接点電
位）が、差動増幅回路１における第３のトランジスタＴ
ｒ３のゲート電極に印加されるように配線接続され、出
力バッファ回路２の出力電位（駆動素子Ｑ１と負荷抵抗
素子Ｑ２との接点電位）が、出力端子φｏｕｔを介して
外部に導出されると共に、第２の入力バッファ回路３ｂ
における駆動素子Ｑ５のゲート電極に印加されるように
配線接続され、更に第２の入力バッファ回路３ｂの出力
電位（駆動素子Ｑ５と負荷抵抗素子Ｑ６との接点電位）
が、差動増幅回路１における第４のトランジスタＴｒ４
のゲート電極に印加されるように配線接続されて上記実
施例に係るボルテージフォロア回路が構成されている。
【００３３】ここで、第１及び第２の入力バッファ回路
３ａ及び３ｂを構成するソースフォロア回路の各駆動素
子Ｑ３及びＱ５は、ゲート電極に印加される電圧が電源
電圧Ｖｄｄ以下のときに動作し、その入出力特性は、図
３（ａ）に示すように、入力信号Ｖｉｎの電圧レベルが
０（Ｖ）から電源電圧Ｖｄｄ−Ｖｔｈ（駆動素子Ｑ３の
しきい値）にかけて正方向の線形特性を有し、特に、入
力信号Ｖｉｎの電圧レベルが０（Ｖ）のとき、あるレベ
ルの電圧（駆動素子Ｑ３の特性に応じた電圧）が出力さ
れることになる。
３ａ及び３ｂを構成するソースフォロア回路の各駆動素
子Ｑ３及びＱ５は、ゲート電極に印加される電圧が電源
電圧Ｖｄｄ以下のときに動作し、その入出力特性は、図
３（ａ）に示すように、入力信号Ｖｉｎの電圧レベルが
０（Ｖ）から電源電圧Ｖｄｄ−Ｖｔｈ（駆動素子Ｑ３の
しきい値）にかけて正方向の線形特性を有し、特に、入
力信号Ｖｉｎの電圧レベルが０（Ｖ）のとき、あるレベ
ルの電圧（駆動素子Ｑ３の特性に応じた電圧）が出力さ
れることになる。
【００３４】即ち、これら第１及び第２の入力バッファ
回路３ａ及び３ｂは、入力信号Ｖｉｎの電圧レベルを正
方向に持ち上げるレベルシフト回路としての機能を有
し、入力信号Ｖｉｎの電圧レベルが低い場合、差動増幅
回路１の入力部を構成する第３及び第４のトランジスタ
Ｔｒ３及びＴｒ４のゲート電位が持ち上がり、該ゲート
電位が第３及び第４のトランジスタＴｒ３及びＴｒ４に
おけるしきい値の近傍及びそれ以下のレベルとなるのを
防ぐこととなる。
回路３ａ及び３ｂは、入力信号Ｖｉｎの電圧レベルを正
方向に持ち上げるレベルシフト回路としての機能を有
し、入力信号Ｖｉｎの電圧レベルが低い場合、差動増幅
回路１の入力部を構成する第３及び第４のトランジスタ
Ｔｒ３及びＴｒ４のゲート電位が持ち上がり、該ゲート
電位が第３及び第４のトランジスタＴｒ３及びＴｒ４に
おけるしきい値の近傍及びそれ以下のレベルとなるのを
防ぐこととなる。
【００３５】一方、出力バッファ回路２を構成するソー
スフォロア回路の駆動素子Ｑ１は、ゲート電極に印加さ
れる電圧が０（Ｖ）以上のときに動作し、その入出力特
性は、図３（ｂ）に示すように、入力信号Ｖｉｎの電圧
レベルがＶｔｈ（駆動素子Ｑ１のしきい値）から電源電
圧Ｖｄｄにかけて正方向の線形特性を有し、特に、入力
信号Ｖｉｎの電圧レベルが０（Ｖ）から上記Ｖｔｈにか
けてほぼ０（Ｖ）が出力されることになる。
スフォロア回路の駆動素子Ｑ１は、ゲート電極に印加さ
れる電圧が０（Ｖ）以上のときに動作し、その入出力特
性は、図３（ｂ）に示すように、入力信号Ｖｉｎの電圧
レベルがＶｔｈ（駆動素子Ｑ１のしきい値）から電源電
圧Ｖｄｄにかけて正方向の線形特性を有し、特に、入力
信号Ｖｉｎの電圧レベルが０（Ｖ）から上記Ｖｔｈにか
けてほぼ０（Ｖ）が出力されることになる。
【００３６】このことから、第１及び第２の入力バッフ
ァ回路３ａ及び３ｂにおける各駆動素子Ｑ３及びＱ５の
ゲート電極に０（Ｖ）が印加されたときの出力電圧とし
て例えば差動増幅回路１における第３及び第４のトラン
ジスタＴｒ３及びＴｒ４のしきい値以上に設定すること
により、この実施例に係るボルテージフォロア回路の入
出力特性は、図４に示すように、入力信号Ｖｉｎの電圧
レベルが０（Ｖ）から電源電圧Ｖｄｄにかけて正方向の
線形特性を有することになり、このボルテージフォロア
回路の入力ダイナミックレンジ及び出力ダイナミックレ
ンジを十分に確保することが可能となる。
ァ回路３ａ及び３ｂにおける各駆動素子Ｑ３及びＱ５の
ゲート電極に０（Ｖ）が印加されたときの出力電圧とし
て例えば差動増幅回路１における第３及び第４のトラン
ジスタＴｒ３及びＴｒ４のしきい値以上に設定すること
により、この実施例に係るボルテージフォロア回路の入
出力特性は、図４に示すように、入力信号Ｖｉｎの電圧
レベルが０（Ｖ）から電源電圧Ｖｄｄにかけて正方向の
線形特性を有することになり、このボルテージフォロア
回路の入力ダイナミックレンジ及び出力ダイナミックレ
ンジを十分に確保することが可能となる。
【００３７】従って、上記実施例に係るボルテージフォ
ロア回路においては、入力信号Ｖｉｎの低レベルからｋ
ｎｅｅ点までのリニアリティを良好にすることができ、
電源電圧の低電源化においても、入力信号Ｖｉｎ及び出
力信号Ｖｏｕｔのダイナミックレンジを確保することが
できる。
ロア回路においては、入力信号Ｖｉｎの低レベルからｋ
ｎｅｅ点までのリニアリティを良好にすることができ、
電源電圧の低電源化においても、入力信号Ｖｉｎ及び出
力信号Ｖｏｕｔのダイナミックレンジを確保することが
できる。
【００３８】ところで、この実施例において、第１及び
第２の入力バッファ回路３ａ及び３ｂにおける負荷抵抗
素子Ｑ４及びＱ６のゲート電極に印加される制御電圧Ｖ
gg2は、前述したように、制御電圧発生回路４から出力
された電圧信号であり、この制御電圧発生回路４は、図
示するように、同一基板上に形成された２つのＮチャネ
ル形ＭＯＳトランジスタからなり、かつ、それぞれドレ
インとゲートとが短絡とされた第１及び第２の負荷抵抗
素子Ｑ７及びＱ８が直列接続されて構成されている。
第２の入力バッファ回路３ａ及び３ｂにおける負荷抵抗
素子Ｑ４及びＱ６のゲート電極に印加される制御電圧Ｖ
gg2は、前述したように、制御電圧発生回路４から出力
された電圧信号であり、この制御電圧発生回路４は、図
示するように、同一基板上に形成された２つのＮチャネ
ル形ＭＯＳトランジスタからなり、かつ、それぞれドレ
インとゲートとが短絡とされた第１及び第２の負荷抵抗
素子Ｑ７及びＱ８が直列接続されて構成されている。
【００３９】そして、第１の負荷抵抗素子Ｑ７のドレイ
ン端子に電源電圧Ｖｄｄが印加され、第２の負荷抵抗素
子Ｑ８のソース端子はＧＮＤに接続され、更に、この制
御電圧発生回路４の出力電位（第１の負荷抵抗素子Ｑ７
と第２の負荷抵抗素子Ｑ８の抵抗分割電位）が、上記第
１及び第２の入力バッファ回路３ａ及び３ｂにおける各
負荷抵抗素子Ｑ４及びＱ６のゲート電極に印加されるよ
うに配線接続されている。
ン端子に電源電圧Ｖｄｄが印加され、第２の負荷抵抗素
子Ｑ８のソース端子はＧＮＤに接続され、更に、この制
御電圧発生回路４の出力電位（第１の負荷抵抗素子Ｑ７
と第２の負荷抵抗素子Ｑ８の抵抗分割電位）が、上記第
１及び第２の入力バッファ回路３ａ及び３ｂにおける各
負荷抵抗素子Ｑ４及びＱ６のゲート電極に印加されるよ
うに配線接続されている。
【００４０】この制御電圧発生回路４においては、差動
増幅回路１の入力部（第３及び第４のトランジスタＴｒ
３及びＴｒ４）と同様にＮチャネル形ＭＯＳトランジス
タにて構成されていることから、例えば製造プロセス上
にばらつきや温度変化によって、例えば差動増幅回路１
の第３及び第４のトランジスタＴｒ３及びＴｒ４のしき
い値に変動が生じたとしても、制御電圧発生回路４を構
成する第１及び第２の負荷抵抗素子Ｑ７及びＱ８の各し
きい値も同じように変動するため、各トランジスタのし
きい値変動が吸収されることになり、入力信号Ｖｉｎ及
び出力信号Ｖｏｕｔのダイナミックレンジの変動を抑え
ることが可能となる。その結果、このボルテージフォロ
ア回路からの出力信号Ｖｏｕｔの出力レンジが、後段に
接続される各種回路の入力レンジから外れるということ
がなくなり、信頼性の高いボルテージフォロア回路を得
ることができる。
増幅回路１の入力部（第３及び第４のトランジスタＴｒ
３及びＴｒ４）と同様にＮチャネル形ＭＯＳトランジス
タにて構成されていることから、例えば製造プロセス上
にばらつきや温度変化によって、例えば差動増幅回路１
の第３及び第４のトランジスタＴｒ３及びＴｒ４のしき
い値に変動が生じたとしても、制御電圧発生回路４を構
成する第１及び第２の負荷抵抗素子Ｑ７及びＱ８の各し
きい値も同じように変動するため、各トランジスタのし
きい値変動が吸収されることになり、入力信号Ｖｉｎ及
び出力信号Ｖｏｕｔのダイナミックレンジの変動を抑え
ることが可能となる。その結果、このボルテージフォロ
ア回路からの出力信号Ｖｏｕｔの出力レンジが、後段に
接続される各種回路の入力レンジから外れるということ
がなくなり、信頼性の高いボルテージフォロア回路を得
ることができる。
【００４１】なお、上記実施例においては、差動増幅回
路１の入力部を構成する第３及び第４のトランジスタＴ
ｒ３及びＴｒ４をＮチャネル形ＭＯＳトランジスタとし
たが、その他、上記第３及び第４のトランジスタＴｒ３
及びＴｒ４をＰチャネル形ＭＯＳトランジスタとしても
よい。この場合、第１及び第２の入力バッファ回路３ａ
及び３ｂを構成する駆動素子（Ｑ３，Ｑ５）及び負荷抵
抗素子（Ｑ４，Ｑ６）をそれぞれＮチャネル形ＭＯＳト
ランジスタとし、出力バッファ回路２を構成する駆動素
子Ｑ１及び負荷抵抗素子Ｑ２をそれぞれＰチャネル形Ｍ
ＯＳトランジスタとする。
路１の入力部を構成する第３及び第４のトランジスタＴ
ｒ３及びＴｒ４をＮチャネル形ＭＯＳトランジスタとし
たが、その他、上記第３及び第４のトランジスタＴｒ３
及びＴｒ４をＰチャネル形ＭＯＳトランジスタとしても
よい。この場合、第１及び第２の入力バッファ回路３ａ
及び３ｂを構成する駆動素子（Ｑ３，Ｑ５）及び負荷抵
抗素子（Ｑ４，Ｑ６）をそれぞれＮチャネル形ＭＯＳト
ランジスタとし、出力バッファ回路２を構成する駆動素
子Ｑ１及び負荷抵抗素子Ｑ２をそれぞれＰチャネル形Ｍ
ＯＳトランジスタとする。
【００４２】また、この実施例においては、第１及び第
２の入力バッファ回路３ａ及び３ｂとして、Ｐチャネル
形ＭＯＳトランジスタによるソースフォロア回路を使用
したが、その他、入力信号Ｖｉｎの電圧レベルをリニア
リティ良くレベルシフトすることが可能であれば、他の
回路構成も利用可能である。
２の入力バッファ回路３ａ及び３ｂとして、Ｐチャネル
形ＭＯＳトランジスタによるソースフォロア回路を使用
したが、その他、入力信号Ｖｉｎの電圧レベルをリニア
リティ良くレベルシフトすることが可能であれば、他の
回路構成も利用可能である。
【００４３】また、上記実施例においては、固体撮像素
子やＣＣＤ遅延線の出力段に接続されるボルテージフォ
ロア回路に適用した例を示したが、その他、前段に接続
される回路と後段に接続される回路とのインピーダンス
変換器やバッファ回路として用いられる一般のボルテー
ジフォロア回路に適用させることも可能である。
子やＣＣＤ遅延線の出力段に接続されるボルテージフォ
ロア回路に適用した例を示したが、その他、前段に接続
される回路と後段に接続される回路とのインピーダンス
変換器やバッファ回路として用いられる一般のボルテー
ジフォロア回路に適用させることも可能である。
【００４４】
【発明の効果】上述のように、本発明に係るボルテージ
フォロア回路によれば、差動増幅回路とバッファ回路と
を有し、入力信号が上記差動増幅回路の非反転入力端子
に供給され、上記バッファ回路からの出力信号が該差動
増幅回路の反転入力端子に供給されるボルテージフォロ
ア回路において、上記非反転入力端子と上記反転入力端
子の前段にそれぞれレベルシフト回路を接続するように
したので、入出力特性のリニアリティを良好にすること
ができ、電源電圧の低電源化においても、入力信号及び
出力信号のダイナミックレンジを確保することができ
る。従って、各種回路の低電源化を促進させることが可
能となる。
フォロア回路によれば、差動増幅回路とバッファ回路と
を有し、入力信号が上記差動増幅回路の非反転入力端子
に供給され、上記バッファ回路からの出力信号が該差動
増幅回路の反転入力端子に供給されるボルテージフォロ
ア回路において、上記非反転入力端子と上記反転入力端
子の前段にそれぞれレベルシフト回路を接続するように
したので、入出力特性のリニアリティを良好にすること
ができ、電源電圧の低電源化においても、入力信号及び
出力信号のダイナミックレンジを確保することができ
る。従って、各種回路の低電源化を促進させることが可
能となる。
【図１】本発明に係るボルテージフォロア回路を固体撮
像素子やＣＣＤ遅延線の出力段に適用した実施例（以
下、実施例に係るボルテージフォロア回路と記す）を示
すブロック線図である。
像素子やＣＣＤ遅延線の出力段に適用した実施例（以
下、実施例に係るボルテージフォロア回路と記す）を示
すブロック線図である。
【図２】本実施例に係るボルテージフォロア回路の具体
例を示す回路図である。
例を示す回路図である。
【図３】本実施例に係るボルテージフォロア回路の第１
及び第２の入力バッファ回路並びに出力バッファ回路の
入出力特性を示す特性図である。
及び第２の入力バッファ回路並びに出力バッファ回路の
入出力特性を示す特性図である。
【図４】本実施例に係るボルテージフォロア回路の入出
力特性を示す特性図である。
力特性を示す特性図である。
【図５】従来例に係るボルテージフォロア回路を示すブ
ロック線図である。
ロック線図である。
【図６】従来例に係るボルテージフォロア回路の具体例
を示す回路図である。
を示す回路図である。
【図７】従来例に係るボルテージフォロア回路の入出力
特性を示す特性図である。
特性を示す特性図である。
【符号の説明】 １ 差動増幅回路 ２ 出力バッファ回路 ３ａ及び３ｂ 第１及び第２の入力バッファ回路 ４ 制御電圧発生回路 Ｔｒ１〜Ｔｒ５ 第１〜第５のトランジスタ Ｑ１，Ｑ３及びＱ５ 駆動素子 Ｑ２，Ｑ４及びＱ６ 負荷抵抗素子 Ｑ７及びＱ８ 第１及び第２の負荷抵抗素子
Claims (4)
- 【請求項１】 差動増幅回路とバッファ回路とを有し、
入力信号が上記差動増幅回路の非反転入力端子に供給さ
れ、上記バッファ回路からの出力信号が該差動増幅回路
の反転入力端子に供給されるボルテージフォロア回路に
おいて、 上記非反転入力端子と上記反転入力端子の前段にそれぞ
れレベルシフト回路が接続されていることを特徴とする
ボルテージフォロア回路。 - 【請求項２】 上記非反転入力端子及び上記反転入力端
子が、上記差動増幅回路の入力部分を構成するＭＩＳト
ランジスタのゲート電極であり、少なくとも上記レベル
シフト回路での入力信号のレベルシフトは、該入力信号
を上記ＭＩＳトランジスタのしきい値以上であることを
特徴とする請求項１記載のボルテージフォロア回路。 - 【請求項３】 上記レベルシフト回路は、上記差動増幅
回路の入力部分を構成するＭＩＳトランジスタとは、逆
極性のＭＩＳトランジスタによるソースフォロア回路に
て構成されていることを特徴とする請求項２記載のボル
テージフォロア回路。 - 【請求項４】 上記差動増幅回路の入力部分を構成する
ＭＩＳトランジスタのしきい値の変動に追従した電圧
を、上記ソースフォロア回路のロード側ゲート電極に印
加する基準電圧補正回路が接続されていることを特徴と
する請求項３記載のボルテージフォロア回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262087A JPH07115334A (ja) | 1993-10-20 | 1993-10-20 | ボルテージフォロア回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5262087A JPH07115334A (ja) | 1993-10-20 | 1993-10-20 | ボルテージフォロア回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07115334A true JPH07115334A (ja) | 1995-05-02 |
Family
ID=17370854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5262087A Pending JPH07115334A (ja) | 1993-10-20 | 1993-10-20 | ボルテージフォロア回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07115334A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990088624A (ko) * | 1998-05-29 | 1999-12-27 | 윌리엄 비. 켐플러 | 고속샘플홀드어플리케이션을위한저전압버퍼증폭기 |
| JP2007014039A (ja) * | 2006-10-23 | 2007-01-18 | Texas Instr Japan Ltd | 増幅回路 |
| JP2017208634A (ja) * | 2016-05-17 | 2017-11-24 | アズビル株式会社 | Ｏｐアンプおよび電子回路 |
| JP2020205629A (ja) * | 2020-09-15 | 2020-12-24 | ラピスセミコンダクタ株式会社 | メモリ制御装置及びメモリ制御方法 |
-
1993
- 1993-10-20 JP JP5262087A patent/JPH07115334A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990088624A (ko) * | 1998-05-29 | 1999-12-27 | 윌리엄 비. 켐플러 | 고속샘플홀드어플리케이션을위한저전압버퍼증폭기 |
| JP2007014039A (ja) * | 2006-10-23 | 2007-01-18 | Texas Instr Japan Ltd | 増幅回路 |
| JP2017208634A (ja) * | 2016-05-17 | 2017-11-24 | アズビル株式会社 | Ｏｐアンプおよび電子回路 |
| JP2020205629A (ja) * | 2020-09-15 | 2020-12-24 | ラピスセミコンダクタ株式会社 | メモリ制御装置及びメモリ制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020723 |