JPS5870609A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPS5870609A JPS5870609A JP56168717A JP16871781A JPS5870609A JP S5870609 A JPS5870609 A JP S5870609A JP 56168717 A JP56168717 A JP 56168717A JP 16871781 A JP16871781 A JP 16871781A JP S5870609 A JPS5870609 A JP S5870609A
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- JP
- Japan
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- transistor
- drain
- voltage
- circuit
- current
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は演算増幅回路、特にＭ０８ＦＢＴにより構成
され集積回路化可能な演算増幅回路に関する。
され集積回路化可能な演算増幅回路に関する。
従来、入力差動ペアトランジスタを有し、ＭＯ８ＰｌＩ
ＴＫより構成された演算増幅回路（以下オペアンプと呼
ぶ）とじ等は、例えば第１図に示すような回路がある。
ＴＫより構成された演算増幅回路（以下オペアンプと呼
ぶ）とじ等は、例えば第１図に示すような回路がある。
同図のオペアンプは、差動入力段１と、出力段２と、バ
イアス回路３とからなる。
イアス回路３とからなる。
差動入力段ｌは、入力差動ペアトランジスタＱ＝ −Ｑ
ｔ−と、該トランジスタＱｔ −ＱｔのドレインＫｌｉ
続され、カレントミラー回路を構成するアクティブ負荷
トランジスＩＱ＠ Ｉ Ｑｔ と、上記−人力差動ペア
トランジスタＱ＝ −Ｑｔの共通ツー轟接続されたー電
流用トランジス４Ｑ、とによ、リー１轡底虜、れている
。
ｔ−と、該トランジスタＱｔ −ＱｔのドレインＫｌｉ
続され、カレントミラー回路を構成するアクティブ負荷
トランジスＩＱ＠ Ｉ Ｑｔ と、上記−人力差動ペア
トランジスタＱ＝ −Ｑｔの共通ツー轟接続されたー電
流用トランジス４Ｑ、とによ、リー１轡底虜、れている
。
・１：
また、上記出力段２は差動入力段１の出力端子に′シー
トが接続された駆動用トランジスタＱ６と、該トランジ
スタＱ６のドレインに接続された定電流用トランジスタ
Ｑ、とからなる。
トが接続された駆動用トランジスタＱ６と、該トランジ
スタＱ６のドレインに接続された定電流用トランジスタ
Ｑ、とからなる。
さらに、バイアス回路３は上記差動入力段】および出力
段２の定電流用トランジスタＱ、、Ｑ。
段２の定電流用トランジスタＱ、、Ｑ。
に、カレントミラー回路接続によりバイアスを与える定
電流用トランジスタＱ、と負荷トランジス４Ｑｏ＊Ｑ＋
。とからなる。
電流用トランジスタＱ、と負荷トランジス４Ｑｏ＊Ｑ＋
。とからなる。
しかしながら、上記のようなオペアンプにあっては、電
源電圧■ＤＤがΔＶだけ上昇すると、それによってトラ
ンジス７ｊＱｔのドレイン電流が増加し、トランジスタ
Ｑ４のドレイン電圧■Ｄ４が上昇する。その結果、トラ
ンジスタＱ６のケート・ソース間電圧が増大して、出力
ＯＵＴのレベルが低下することになる。また、電源電圧
■ＤＤが低下しても同様に、出力が変動する。
源電圧■ＤＤがΔＶだけ上昇すると、それによってトラ
ンジス７ｊＱｔのドレイン電流が増加し、トランジスタ
Ｑ４のドレイン電圧■Ｄ４が上昇する。その結果、トラ
ンジスタＱ６のケート・ソース間電圧が増大して、出力
ＯＵＴのレベルが低下することになる。また、電源電圧
■ＤＤが低下しても同様に、出力が変動する。
そのため、上記回路では、電源雑音除去比（以下、ＰＳ
ＲＲと略す）が小さく、電源電圧に雑音が入ると、差動
入力段ｌがその雑音を拾ってしまうため、８Ｎ比が劣化
するという問題点がある。
ＲＲと略す）が小さく、電源電圧に雑音が入ると、差動
入力段ｌがその雑音を拾ってしまうため、８Ｎ比が劣化
するという問題点がある。
しかも、オペアンプのＰａ１（Ｒは周波数特性を持って
おり、高周波になる程ＰＳＲＲが悪化する傾向がある。
おり、高周波になる程ＰＳＲＲが悪化する傾向がある。
そこでこの発明は、オペアンプのＰ８Ｒ，Ｒに対し工は
、差動入力段の寄与率が非常に高いことに着目して、差
動入力段において、電源雑音を検出して負帰還をかける
とともに、差動入力段および出力段の定電流源とバイア
ス回路とをカレントミラーにより共通接続することによ
り、オペアンプ全体としてのゲインを低下させることな
（、ＰＳＲＲを向上させることを目的とする。
、差動入力段の寄与率が非常に高いことに着目して、差
動入力段において、電源雑音を検出して負帰還をかける
とともに、差動入力段および出力段の定電流源とバイア
ス回路とをカレントミラーにより共通接続することによ
り、オペアンプ全体としてのゲインを低下させることな
（、ＰＳＲＲを向上させることを目的とする。
以下図面に基づいてこの発明を説明する。第２図は、本
発明に係るオペアンプの一実施例を示すものである。
発明に係るオペアンプの一実施例を示すものである。
この実施例におい又は、差動入力段１および出力段２は
、第１図の回路と同様に、トランジスタＱ１〜Ｑ、およ
びＱａ、Ｑ、によってそれぞれ構成されている。バイア
ス回路３はトランジスタＱ８とＱ、によって構成されて
いる。
、第１図の回路と同様に、トランジスタＱ１〜Ｑ、およ
びＱａ、Ｑ、によってそれぞれ構成されている。バイア
ス回路３はトランジスタＱ８とＱ、によって構成されて
いる。
また、４は上記差動入力段１の電圧変動を検出する変動
検出゛回路である。この変動検出回路４は、ケートが入
力差動ペアトランジ゛スタＱ１．Ｑ！め一万のドレイン
に接続された電圧変動検出トランジスタ′Ｑ１ｓと、こ
のトランジス＃Ｑ１．のドレインに接続され元負荷トラ
ンジスタ′Ｑ□とにょっ１構成されている。さらに、こ
の負荷トランジス４Ｑ□および上記バイアス回路３を構
成する一万の負荷トランジス４１Ｑｌｌあゲートは、上
記トランジスタＱ、ｎのドレインに接続されている。゛
なお、Ｒ，Ｏは位相補償回路、’ ｖＤ、 ｔｔ正電源
、ｖｓ８は負電源、■ＤＩはＶ、と等しいか、あるいは
ＶＤＤとｖ８−中間の大きさにされる電圧である。
検出゛回路である。この変動検出回路４は、ケートが入
力差動ペアトランジ゛スタＱ１．Ｑ！め一万のドレイン
に接続された電圧変動検出トランジスタ′Ｑ１ｓと、こ
のトランジス＃Ｑ１．のドレインに接続され元負荷トラ
ンジスタ′Ｑ□とにょっ１構成されている。さらに、こ
の負荷トランジス４Ｑ□および上記バイアス回路３を構
成する一万の負荷トランジス４１Ｑｌｌあゲートは、上
記トランジスタＱ、ｎのドレインに接続されている。゛
なお、Ｒ，Ｏは位相補償回路、’ ｖＤ、 ｔｔ正電源
、ｖｓ８は負電源、■ＤＩはＶ、と等しいか、あるいは
ＶＤＤとｖ８−中間の大きさにされる電圧である。
次に上記回路の動作を説明する＝ ”いま、電源電圧
ｖＤＤがΔＶだけ上昇したとすると、入カーーペアトラ
ンジスタＱ、のドレイン電流が増加する。すると、負荷
トランジスタＱ４の電圧ｖＤ４が上昇し、電圧変動検出
トランジスタＱｌｌのゲート・ソース間電圧が小さくな
る。
ｖＤＤがΔＶだけ上昇したとすると、入カーーペアトラ
ンジスタＱ、のドレイン電流が増加する。すると、負荷
トランジスタＱ４の電圧ｖＤ４が上昇し、電圧変動検出
トランジスタＱｌｌのゲート・ソース間電圧が小さくな
る。
その念め、該トランジスタＱ、＋のドレイン電流が減少
し、トランジスタＱ□およびバイアス回路３の一万のト
ランジスＪＱ、のドレイン電流が減少する。その結果、
バイアス回路３の他方のトランジスタＱ、のドレイン電
流が減少し、このトランジスタＱ、とカレントミラーを
構成するトランジスタＱ６およびＱ、のドレイン電流が
減少する。□このような負舟遺にょっ又、結局入力差動
ベアトランジス違Ｑ、のドレイン電流が減少きれる。
し、トランジスタＱ□およびバイアス回路３の一万のト
ランジスＪＱ、のドレイン電流が減少する。その結果、
バイアス回路３の他方のトランジスタＱ、のドレイン電
流が減少し、このトランジスタＱ、とカレントミラーを
構成するトランジスタＱ６およびＱ、のドレイン電流が
減少する。□このような負舟遺にょっ又、結局入力差動
ベアトランジス違Ｑ、のドレイン電流が減少きれる。
その結果、トランジスタＱ４のドレイン電圧ＶＤ４すな
わち出力段２の駆動用トランジスタＱ８のゲート・ソー
ス間電圧を一定に保持しようとする作用が働くのである
。
わち出力段２の駆動用トランジスタＱ８のゲート・ソー
ス間電圧を一定に保持しようとする作用が働くのである
。
つまり、電源電圧当−が変動して祇その一動の影響が差
動入力段ｌの出方に及びにくくなるため、回路のＰ８Ｒ
Ｂが向上することＫなる・しかして、上記負帰還を構成
するトランジスタＱ＝−Ｑｓ Ｑａ Ｑ−のルーズ
のゲインに相当するゲイン分だけ、上記差動入力段１の
ゲインは低下することｋなる。
動入力段ｌの出方に及びにくくなるため、回路のＰ８Ｒ
Ｂが向上することＫなる・しかして、上記負帰還を構成
するトランジスタＱ＝−Ｑｓ Ｑａ Ｑ−のルーズ
のゲインに相当するゲイン分だけ、上記差動入力段１の
ゲインは低下することｋなる。
ところが、差動入力段１．出力段２およびバイアス回路
３のそれぞれの定電流用トランジスタＱ５．Ｑ、、Ｑ、
はカレントミラーを構成している。そのため、上記負帰
還におけるループゲインに相当する信号が、出力段２の
定電流用トランジスタＱ、のゲートにも印加されること
になる。その結果、このトランジスタＱ、が出力段２の
ゲインを増加させるように駆動されることＫなる。
３のそれぞれの定電流用トランジスタＱ５．Ｑ、、Ｑ、
はカレントミラーを構成している。そのため、上記負帰
還におけるループゲインに相当する信号が、出力段２の
定電流用トランジスタＱ、のゲートにも印加されること
になる。その結果、このトランジスタＱ、が出力段２の
ゲインを増加させるように駆動されることＫなる。
つまり、入力差動ペアトランジスタＱ、への入力電圧が
上昇すると、トランジスタＱ、には前記負帰還がかかる
ため、その負帰還のループゲイン分だけ差動入力段１の
ゲインは低下する。しかし、−万では入力電圧の上昇に
より検出トランジスタ３を介してバイアス回路３の定電
流用トランジスタ８のドレイン電流が減少され、出力段
２の定電流用トランジスタＱ、のドレイン電流も減少す
る。
上昇すると、トランジスタＱ、には前記負帰還がかかる
ため、その負帰還のループゲイン分だけ差動入力段１の
ゲインは低下する。しかし、−万では入力電圧の上昇に
より検出トランジスタ３を介してバイアス回路３の定電
流用トランジスタ８のドレイン電流が減少され、出力段
２の定電流用トランジスタＱ、のドレイン電流も減少す
る。
この電流の減少は、上記入力電圧の上昇によって出力段
の駆動用トランジス’Ｑ＊が強（オンされて出力電圧が
下がる傾向を助長させる。
の駆動用トランジス’Ｑ＊が強（オンされて出力電圧が
下がる傾向を助長させる。
従って、差動入力段１のゲインが低下してもオペアンプ
全体としてのゲインは、実質的には変わらないととｋな
る。
全体としてのゲインは、実質的には変わらないととｋな
る。
第３図は本実施例ｐオペアンプにおけるＰＳ几凡と変動
検出回路４を持たない第１図のオペアンプにおけるＰ８
ＲＢを、横軸に周波数をとりてそれぞれ実線と破線によ
りグラフに示したものである。第３図より、本発明に係
るオペアンプの方が電源電圧ｖＤＤＫ対するＰ８）Ｌ）
Ｌが良好であることがわかる。
検出回路４を持たない第１図のオペアンプにおけるＰ８
ＲＢを、横軸に周波数をとりてそれぞれ実線と破線によ
りグラフに示したものである。第３図より、本発明に係
るオペアンプの方が電源電圧ｖＤＤＫ対するＰ８）Ｌ）
Ｌが良好であることがわかる。
なお、回路のＰ８ＲＲは前記ループゲインに依存してお
り、ループゲインが大きい程Ｐ８ＲＲは向上する。従っ
て、第２図における変動検出回路４の負荷トランジスタ
Ｑｔｔをより高抵抗素子、高抵抗特性を示すＭＯ８ＦＥ
Ｔ、あるいは定電流特性を示すことｋよって高抵抗特性
を示すよ５になる素子、例えばゲート・ソース間が接続
されたデフレッジ、ン型のＭＯ８ＦＥＴＫ変えることに
よって、トランジスタＱｌｆと９０間の電流増幅率を大
きくして、前記ループゲインを増加させ、回路ノＦ ８
ＲＢを向上させることができる。
り、ループゲインが大きい程Ｐ８ＲＲは向上する。従っ
て、第２図における変動検出回路４の負荷トランジスタ
Ｑｔｔをより高抵抗素子、高抵抗特性を示すＭＯ８ＦＥ
Ｔ、あるいは定電流特性を示すことｋよって高抵抗特性
を示すよ５になる素子、例えばゲート・ソース間が接続
されたデフレッジ、ン型のＭＯ８ＦＥＴＫ変えることに
よって、トランジスタＱｌｆと９０間の電流増幅率を大
きくして、前記ループゲインを増加させ、回路ノＦ ８
ＲＢを向上させることができる。
さらＫ、前記実施例ではトランジス’Ｑａのドレイン端
子から変動信号を取り出すようにしたが、トランジスタ
Ｑ、のドレイン端子から変動信号を取り出しても結果は
同じである。
子から変動信号を取り出すようにしたが、トランジスタ
Ｑ、のドレイン端子から変動信号を取り出しても結果は
同じである。
また、第１図の実施例におけるｐチャンネル型・Ｍ Ｏ
Ｓ Ｆ Ｅ Ｔをｎチャンネル型ＭＯ８ＦＥＴＩＣ変史
し、ｎチャンネル型ＭＯ８ＦＥＴをｐチャンネル型ＭＯ
８ＦＥＴＶＣ変更し、電源電圧の極性を反対にしても、
同様にＰ８ＲＩ（、を改善した演算増幅器を得ることが
できる。
Ｓ Ｆ Ｅ Ｔをｎチャンネル型ＭＯ８ＦＥＴＩＣ変史
し、ｎチャンネル型ＭＯ８ＦＥＴをｐチャンネル型ＭＯ
８ＦＥＴＶＣ変更し、電源電圧の極性を反対にしても、
同様にＰ８ＲＩ（、を改善した演算増幅器を得ることが
できる。
さらＫ、前記変動検出回路４は、第４図に示すようなＭ
ｏｓｐｇ’ｒｑ、；及びＱ、′、からなる回路に、纜ぎ
換えることも可能である。
ｏｓｐｇ’ｒｑ、；及びＱ、′、からなる回路に、纜ぎ
換えることも可能である。
第１図は演算増幅回路の一例を示す回路図、第２図は本
発明に係る演算増幅回路の一実施例を示す回路図、第３
図は上記回路のＰａ１（、Ｒ特性を示すグラフ、第４図
は変動検す回路の他の実施例を示す回路図である。 １・・・差動入力段、２・・・出力段、３・・・バイア
ス回路、４・・・変動検出回路、Ｑ、、Ｑｌ・・・入力
差動ベアトランジスタ、ＱＩＩ・・・電圧変動検出トラ
ンジスタ。 第 １ 図 第 ２ 図 第 ３ 図 ｖＤ、ｔ
発明に係る演算増幅回路の一実施例を示す回路図、第３
図は上記回路のＰａ１（、Ｒ特性を示すグラフ、第４図
は変動検す回路の他の実施例を示す回路図である。 １・・・差動入力段、２・・・出力段、３・・・バイア
ス回路、４・・・変動検出回路、Ｑ、、Ｑｌ・・・入力
差動ベアトランジスタ、ＱＩＩ・・・電圧変動検出トラ
ンジスタ。 第 １ 図 第 ２ 図 第 ３ 図 ｖＤ、ｔ
Claims (1)
- 入力差動ペアトランジスタ、該トランジスタのドレイン
に接続されカレントミラーな構成するアクティブ負荷ト
ランジスタおよび上記入力差動ペアトランジスタの共蓮
ソースにＷ！続されたＩＩＥ１定電流用トランジスタか
らなる差動入力段と、該差動入力段の出力端子にゲート
が接続された駆動用トランジスタおよび該駆動用トラン
ジスタのドレインに接続された第２定電流用トランジス
タからなる出力段と、上記第１及び第２足電流用トラン
ジスタにバイアス電圧を与えるバイアス回路とによって
構成された演算増幅回路において、上記入力差動ペアト
ランジスタのうち一万のドレインにゲートが接続された
電圧変動検出トランジスタを有し、該電圧変動検出トラ
ンジスタのドレインには第１負荷手段およびバイアス回
路！構成する第１トランジスタのゲートが接続され、咳
１ＩＥ１）ランジスタのドレインはバイアス回路を構成
する第２負荷手段に接続され、該第２負荷手段から上記
篤１）よび第２定電流用トランジスタのゲートに供給す
べきバイアス電圧を発生させるようＫしてなることを４
Ｉ徴とする演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168717A JPS5870609A (ja) | 1981-10-23 | 1981-10-23 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56168717A JPS5870609A (ja) | 1981-10-23 | 1981-10-23 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5870609A true JPS5870609A (ja) | 1983-04-27 |
Family
ID=15873133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56168717A Pending JPS5870609A (ja) | 1981-10-23 | 1981-10-23 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870609A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111509A (ja) * | 1983-11-21 | 1985-06-18 | Hitachi Ltd | 演算増幅器 |
| JPS61139107A (ja) * | 1984-12-11 | 1986-06-26 | Nec Corp | 演算増幅器 |
| US4987379A (en) * | 1988-09-05 | 1991-01-22 | U.S. Philips Corporation | Operational amplifier circuit |
| US5070306A (en) * | 1990-03-26 | 1991-12-03 | Nec Corporation | High-gain differencial amplifier circuit fabricated from field effect transistors |
-
1981
- 1981-10-23 JP JP56168717A patent/JPS5870609A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60111509A (ja) * | 1983-11-21 | 1985-06-18 | Hitachi Ltd | 演算増幅器 |
| JPH051648B2 (ja) * | 1983-11-21 | 1993-01-08 | Hitachi Seisakusho Kk | |
| JPS61139107A (ja) * | 1984-12-11 | 1986-06-26 | Nec Corp | 演算増幅器 |
| JPH0370927B2 (ja) * | 1984-12-11 | 1991-11-11 | Nippon Electric Co | |
| US4987379A (en) * | 1988-09-05 | 1991-01-22 | U.S. Philips Corporation | Operational amplifier circuit |
| US5070306A (en) * | 1990-03-26 | 1991-12-03 | Nec Corporation | High-gain differencial amplifier circuit fabricated from field effect transistors |
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