JPH0636486B2 - 差動入力段、ディジタル差動ライン受信器および演算増幅器 - Google Patents
差動入力段、ディジタル差動ライン受信器および演算増幅器Info
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- JPH0636486B2 JPH0636486B2 JP63127252A JP12725288A JPH0636486B2 JP H0636486 B2 JPH0636486 B2 JP H0636486B2 JP 63127252 A JP63127252 A JP 63127252A JP 12725288 A JP12725288 A JP 12725288A JP H0636486 B2 JPH0636486 B2 JP H0636486B2
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- Amplifiers (AREA)
Description
【発明の詳細な説明】 （発明の背景） ［発明の属する技術分野］ 本発明は、一般的には差動増幅器に関し、さらに特には
ディジタル差動ライン受信器及び演算増幅器に使用され
る差動入力段に関する。
ディジタル差動ライン受信器及び演算増幅器に使用され
る差動入力段に関する。
［従来技術の説明］ 入力段として各々差動増幅器を使用する差動ディジタル
ライン受信器及び演算増幅器は、２つの入力信号間の差
により示される差動入力信号を、非差動（単一端子）出
力信号に変換する。従来の差動入力段10が第１図に線図
で示され、これはグレイ（Gray ）及びマイヤー(Meyer)
著の、「アナログ集積回路の解析と設計（“Analysis
and Design of Analog Integrated Circuits”」、1984
年、第12.31(a)図、742 頁に開示のものに類似する。
ライン受信器及び演算増幅器は、２つの入力信号間の差
により示される差動入力信号を、非差動（単一端子）出
力信号に変換する。従来の差動入力段10が第１図に線図
で示され、これはグレイ（Gray ）及びマイヤー(Meyer)
著の、「アナログ集積回路の解析と設計（“Analysis
and Design of Analog Integrated Circuits”」、1984
年、第12.31(a)図、742 頁に開示のものに類似する。
段10は差動入力信号を普通のバッファ11を駆動するため
の単一端子出力信号に変換する。差動対をなす入力トラ
ンジスタ12、13は入力ＩＮ、ＩＮ′に与えられる差動入
力信号に応答する。一方トランジスタ12、13は対応の節
点Ｎ１′、Ｎ１においてロードトランジスタ14、15に結
合され、節点Ｎ１は段10の出力である。ロードトランジ
スタ14、15のソース電極は最も正である供給節点Ｖｃｃ
に結合される。ロードトランジスタ14、15はさらに、普
通の電流ミラーを形成するためにゲート同志が結合され
てそれが節点Ｎ１′においてトランジスタ14のドレーン
電極に結合される。入力トランジスタ12、13のソース電
極及び電流源16への入力は節点Ｎ２において相互に結合
される。源16の出力は最も負である供給節点Ｖｓｓ（通
常は接置電位すなわちＯＶである）に結合される。例示
のアイドル作動条件は、ＯＶのＶｓｓと、Ｖｃｃの半分
すなわちＶｃｃ／２にほぼ等しいバイアス電圧にバイア
ス負荷された入力ＩＮ、ＩＮ′と、を有する。この条件
の結果、節点Ｎ１、Ｎ１′はＶｓｓに対しほぼ同一の電
圧（Ｖｃｃ／２）を有することになる。
の単一端子出力信号に変換する。差動対をなす入力トラ
ンジスタ12、13は入力ＩＮ、ＩＮ′に与えられる差動入
力信号に応答する。一方トランジスタ12、13は対応の節
点Ｎ１′、Ｎ１においてロードトランジスタ14、15に結
合され、節点Ｎ１は段10の出力である。ロードトランジ
スタ14、15のソース電極は最も正である供給節点Ｖｃｃ
に結合される。ロードトランジスタ14、15はさらに、普
通の電流ミラーを形成するためにゲート同志が結合され
てそれが節点Ｎ１′においてトランジスタ14のドレーン
電極に結合される。入力トランジスタ12、13のソース電
極及び電流源16への入力は節点Ｎ２において相互に結合
される。源16の出力は最も負である供給節点Ｖｓｓ（通
常は接置電位すなわちＯＶである）に結合される。例示
のアイドル作動条件は、ＯＶのＶｓｓと、Ｖｃｃの半分
すなわちＶｃｃ／２にほぼ等しいバイアス電圧にバイア
ス負荷された入力ＩＮ、ＩＮ′と、を有する。この条件
の結果、節点Ｎ１、Ｎ１′はＶｓｓに対しほぼ同一の電
圧（Ｖｃｃ／２）を有することになる。
両方の入力ＩＮ、ＩＮ′上でＶｓｓに対してほぼ等しい
振幅とほぼ等しい極性とを有して入力ＩＮ、ＩＮ′上の
バイアス電圧上に印加される共通形信号は、節点Ｎ２を
共通形信号に従動させる。もし電流源16が「完全」であ
り、すなわち電流源16が無限大の有効インピーダンスを
有するならば、節点ＮＩ、ＮＩ′上の電圧は応答時に明
確な変化を示さないであろう。これは通常はありえない
ことでありかつ源16のインピーダンスは有限であるので
節点Ｎ２上の電圧は正確に共通形信号に追従せず、従っ
てトランジスタ12、13を通過する電流を変化させる。こ
れにより節点Ｎ１、Ｎ１′上の電圧にある変化が発生す
る。短チャネルＭＯＳトランジスタは長チャネルＭＯＳ
トランジスタよりも小さい出力インピーダンスを有する
ので、節点Ｎ１、Ｎ１′上の電圧が変化するというこの
条件は、電流源16として作動するように設計された、ト
ランジスタの継ぎ目空乏層の厚さに近似のチャネル長さ
を有する短チャネルＭＯＳトランジスタにおいて増大さ
れる。トランジスタ14、15の電流ミラーは、共通形信号
に応答する節点Ｎ１上の電圧変化をトランジスタ13を通
過する電流内の変化をトランジスタ15を通過するほぼ等
しい電流変化で打消することにより減少するが、トラン
ジスタ15はトランジスタ12、14を通過する電流に応答す
るものである。これはさらに節点Ｎ１上の電圧変化は減
少するが節点Ｎ１′上の電圧変化は減少しない。しかし
ながら電流ミラーの作動は完全ではなく、共通形信号に
応答する節点Ｎ１上の電圧変化は完全には除去されな
い。
振幅とほぼ等しい極性とを有して入力ＩＮ、ＩＮ′上の
バイアス電圧上に印加される共通形信号は、節点Ｎ２を
共通形信号に従動させる。もし電流源16が「完全」であ
り、すなわち電流源16が無限大の有効インピーダンスを
有するならば、節点ＮＩ、ＮＩ′上の電圧は応答時に明
確な変化を示さないであろう。これは通常はありえない
ことでありかつ源16のインピーダンスは有限であるので
節点Ｎ２上の電圧は正確に共通形信号に追従せず、従っ
てトランジスタ12、13を通過する電流を変化させる。こ
れにより節点Ｎ１、Ｎ１′上の電圧にある変化が発生す
る。短チャネルＭＯＳトランジスタは長チャネルＭＯＳ
トランジスタよりも小さい出力インピーダンスを有する
ので、節点Ｎ１、Ｎ１′上の電圧が変化するというこの
条件は、電流源16として作動するように設計された、ト
ランジスタの継ぎ目空乏層の厚さに近似のチャネル長さ
を有する短チャネルＭＯＳトランジスタにおいて増大さ
れる。トランジスタ14、15の電流ミラーは、共通形信号
に応答する節点Ｎ１上の電圧変化をトランジスタ13を通
過する電流内の変化をトランジスタ15を通過するほぼ等
しい電流変化で打消することにより減少するが、トラン
ジスタ15はトランジスタ12、14を通過する電流に応答す
るものである。これはさらに節点Ｎ１上の電圧変化は減
少するが節点Ｎ１′上の電圧変化は減少しない。しかし
ながら電流ミラーの作動は完全ではなく、共通形信号に
応答する節点Ｎ１上の電圧変化は完全には除去されな
い。
入力ＩＮ、ＩＮ′上のバイアス電圧上に印加される小さ
な信号の差動入力信号は、節点Ｎ１、Ｎ１′上の電圧を
逆方向に変化させる。しかしながらトランジスタ14、15
のゲートの組合わせキャパシタンスにより形成される節
点Ｎ１′上の容量的負荷はトランジスタ14、15の電流ミ
ラーの周波数応答を制限し、かつ段10の総合の周波数応
答と速度とを制限する。高い周波数においてはトランジ
スタ14、15の電流ミラーはトランジスタ13を通過する電
流変化を完全には補償できないので、節点Ｎ１′のこの
容量的負荷または、共通形信号の周波数を増加して段10
の共通形信号応答をも増加する。
な信号の差動入力信号は、節点Ｎ１、Ｎ１′上の電圧を
逆方向に変化させる。しかしながらトランジスタ14、15
のゲートの組合わせキャパシタンスにより形成される節
点Ｎ１′上の容量的負荷はトランジスタ14、15の電流ミ
ラーの周波数応答を制限し、かつ段10の総合の周波数応
答と速度とを制限する。高い周波数においてはトランジ
スタ14、15の電流ミラーはトランジスタ13を通過する電
流変化を完全には補償できないので、節点Ｎ１′のこの
容量的負荷または、共通形信号の周波数を増加して段10
の共通形信号応答をも増加する。
段10の高い総合利得（約100 ）により、比較的小さい所
定振幅を超える大きな信号の差動入力信号はトランジス
タ13または15をカットオフし、これにより出力信号内に
かなりの歪を導入し、かつ段10のダイナミックレンジを
制限する。これは過負荷条件であって、過負荷条件が除
去されるかまたは極性が反転されたとき、影響を受けた
トランジスタが適切な作動条件を再確立するために必要
な回復時間があるために、この過負荷条件は段10の応答
時間に遅延を与えることになる。
定振幅を超える大きな信号の差動入力信号はトランジス
タ13または15をカットオフし、これにより出力信号内に
かなりの歪を導入し、かつ段10のダイナミックレンジを
制限する。これは過負荷条件であって、過負荷条件が除
去されるかまたは極性が反転されたとき、影響を受けた
トランジスタが適切な作動条件を再確立するために必要
な回復時間があるために、この過負荷条件は段10の応答
時間に遅延を与えることになる。
（発明の概要） ここに差動ディジタルライン受信器及び演算増幅器に使
用される改良差動入力段を開示する。差動入力段は、共
通出力と２つの相補出力とを有する差動対を形成する一
対の入力トランジスタと；２つの相補出力に結合されて
２つの相補出力のうちの第１の出力に応答する電流ミラ
ーであって、２つの相補出力のうちの第２の出力は単一
端子出力信号を提供するところの電流ミラーと；及び共
通出力に結合されかつ２つの相補出力のうちの第１の出
力に応答する電流源トランジスタであって、ここで２つ
の相補出力の第１の出力上で差動入力信号に応答して発
生する電圧の変化が最小にされるところの電流源トラン
ジスタと；を有する。２つの相補出力のうちの第１の出
力上の電圧を一定に保持することにより、差動入力段の
共通形及び電源供給雑音感度は改善され、かつ段の帯域
幅は差動入力段の周波数応答上の制約となる電流ミラー
の周波数応答を除去することにより段の帯域幅は増大さ
れる。また差動入力段のダイナミックレンジは改善さ
れ、これにより過負荷条件が発生する前に大きな入力信
号を受信可能にする。さらに改良差動入力段は差動ライ
ン受信器を形成するために直列結合の複数のディジタル
インバータの増幅器に結合される。あるいは改良差動入
力段は演算増幅器を形成するために出力バッファを駆動
するリニア増幅器に結合される。
用される改良差動入力段を開示する。差動入力段は、共
通出力と２つの相補出力とを有する差動対を形成する一
対の入力トランジスタと；２つの相補出力に結合されて
２つの相補出力のうちの第１の出力に応答する電流ミラ
ーであって、２つの相補出力のうちの第２の出力は単一
端子出力信号を提供するところの電流ミラーと；及び共
通出力に結合されかつ２つの相補出力のうちの第１の出
力に応答する電流源トランジスタであって、ここで２つ
の相補出力の第１の出力上で差動入力信号に応答して発
生する電圧の変化が最小にされるところの電流源トラン
ジスタと；を有する。２つの相補出力のうちの第１の出
力上の電圧を一定に保持することにより、差動入力段の
共通形及び電源供給雑音感度は改善され、かつ段の帯域
幅は差動入力段の周波数応答上の制約となる電流ミラー
の周波数応答を除去することにより段の帯域幅は増大さ
れる。また差動入力段のダイナミックレンジは改善さ
れ、これにより過負荷条件が発生する前に大きな入力信
号を受信可能にする。さらに改良差動入力段は差動ライ
ン受信器を形成するために直列結合の複数のディジタル
インバータの増幅器に結合される。あるいは改良差動入
力段は演算増幅器を形成するために出力バッファを駆動
するリニア増幅器に結合される。
（実施例の説明） 第２図は、差動ディジタルライン受信器の実施例に於け
る改良差動入力増幅器を略図で示す。改良差動入力増幅
器または段20はＩＮ、ＩＮ′入力を介して差動ディジタ
ル信号（平衡ディジタル信号としても知られる）を受信
する。段20はバッファ21を駆動するために差動ディジタ
ル信号を節点Ｎ３における非差動、すなわち単一端子出
力信号に変換する。入力ＩＮ、ＩＮ′はここでは差動対
を形成するＮチャネルエンハンスメント形トランジスタ
として示される対応の入力トランジスタ22、23に結合さ
れ、一方入力トランジスタ22、23は対応の節点Ｎ３′、
Ｎ３において、ここでは電流ミラーを形成するＰチャネ
ルエンハンスメント形トランジスタであるロードトラン
ジスタ24、25に結合される。ロードトランジスタ24、25
のソース電極は最も正である供給節点Ｖｃｃに結合され
る。Ｖｃｃを最も負である供給電圧として、全てのトラ
ンジスタを反対の導電率形の対応トランジスタで置換可
能であることがわかる。ロードトランジスタ24、25はさ
らに、普通の電流ミラーを形成するためにゲート同志が
結合されてそれが節点Ｎ３′においてトランジスタ24の
ドレーン電極に結合される。電流ミラーの作動はよく知
られているが、トランジスタ24、25の電気特性は、ゲー
ト電極とソース電極とが共通であることからトランジス
タ25の導電率がトランジスタ24とほぼ同一の導電率を有
するように、ほぼ同一であることだけ付記しておく。ト
ランジスタ24の導電率はトランジスタ24を通過する電流
に比例して変化し、従ってトランジスタ25のの導電率も
またトランジスタ24を通過する電流に比例して変化す
る。入力トランジスタ22、23のソース電極とＮチャネル
エンハンスメント形トランジスタである電流源トランジ
スタ26のドレーン電極とは節点Ｎ４において相互に結合
される。トランジスタ26のゲート電極は節点Ｎ３′に結
合され、トランジスタ26のソース電極は最も負である供
給節点Ｖｓｓ（通常は接地電位すなわちＯＶ）に結合さ
れる。節点Ｎ３′上の信号に応答するトランジスタ26に
よる負帰還は、入力ＩＮ、ＩＮ′上の共通形信号に対す
る段20の感度と電源供給Ｖｃｃ、Ｖｓｓにより段20に結
合された雑音とを減少する。この負帰還及びトランジス
タ26のゲートに与えられる適当なバイアスがなければ、
トランジスタ26は源16（第１図）に類似の定電流源とし
て作動するであろう。しかしながら電流源16（第１図）
はトランジスタ26のような単一トランジスタ以上のもの
であることが注目される。
る改良差動入力増幅器を略図で示す。改良差動入力増幅
器または段20はＩＮ、ＩＮ′入力を介して差動ディジタ
ル信号（平衡ディジタル信号としても知られる）を受信
する。段20はバッファ21を駆動するために差動ディジタ
ル信号を節点Ｎ３における非差動、すなわち単一端子出
力信号に変換する。入力ＩＮ、ＩＮ′はここでは差動対
を形成するＮチャネルエンハンスメント形トランジスタ
として示される対応の入力トランジスタ22、23に結合さ
れ、一方入力トランジスタ22、23は対応の節点Ｎ３′、
Ｎ３において、ここでは電流ミラーを形成するＰチャネ
ルエンハンスメント形トランジスタであるロードトラン
ジスタ24、25に結合される。ロードトランジスタ24、25
のソース電極は最も正である供給節点Ｖｃｃに結合され
る。Ｖｃｃを最も負である供給電圧として、全てのトラ
ンジスタを反対の導電率形の対応トランジスタで置換可
能であることがわかる。ロードトランジスタ24、25はさ
らに、普通の電流ミラーを形成するためにゲート同志が
結合されてそれが節点Ｎ３′においてトランジスタ24の
ドレーン電極に結合される。電流ミラーの作動はよく知
られているが、トランジスタ24、25の電気特性は、ゲー
ト電極とソース電極とが共通であることからトランジス
タ25の導電率がトランジスタ24とほぼ同一の導電率を有
するように、ほぼ同一であることだけ付記しておく。ト
ランジスタ24の導電率はトランジスタ24を通過する電流
に比例して変化し、従ってトランジスタ25のの導電率も
またトランジスタ24を通過する電流に比例して変化す
る。入力トランジスタ22、23のソース電極とＮチャネル
エンハンスメント形トランジスタである電流源トランジ
スタ26のドレーン電極とは節点Ｎ４において相互に結合
される。トランジスタ26のゲート電極は節点Ｎ３′に結
合され、トランジスタ26のソース電極は最も負である供
給節点Ｖｓｓ（通常は接地電位すなわちＯＶ）に結合さ
れる。節点Ｎ３′上の信号に応答するトランジスタ26に
よる負帰還は、入力ＩＮ、ＩＮ′上の共通形信号に対す
る段20の感度と電源供給Ｖｃｃ、Ｖｓｓにより段20に結
合された雑音とを減少する。この負帰還及びトランジス
タ26のゲートに与えられる適当なバイアスがなければ、
トランジスタ26は源16（第１図）に類似の定電流源とし
て作動するであろう。しかしながら電流源16（第１図）
はトランジスタ26のような単一トランジスタ以上のもの
であることが注目される。
例示のアイドル作動条件は、ＯＶのＶｓｓとＶｃｃの半
分すなわちＶｓｓ／２にほぼ等しいバイアス電圧にバイ
アス負荷された入力ＩＮ、ＩＮ′と、を有する。この条
件は、雑音免疫、ダイナミックレンジ及び最小パルス歪
に対して最善の条件を与える。従って節点Ｎ３、Ｎ３′
上の電圧もまた実質的にはバッファ21の最適駆動のため
にＶｃｃ／２とすべきである。適切な静止電圧を得るた
めに、トランジスタ22、23、24、25、26のチャネル幅対
長さ比は、トランジスタ24、25の等価抵抗がトランジス
タ26と直列のトランジスタ22、23の等価抵抗とほぼ同一
となるように選択される。トランジスタに対する典型的
なチャネル幅対長さ比は、トランジスタ24、25に対して
は80：２、トランジスタ22、23に対しては50：２、及び
トランジスタ26に対しては110 ：２である。速度及び電
力消費のことなる代替製品を用いて他の比のものを利用
しても良いことは当然である。
分すなわちＶｓｓ／２にほぼ等しいバイアス電圧にバイ
アス負荷された入力ＩＮ、ＩＮ′と、を有する。この条
件は、雑音免疫、ダイナミックレンジ及び最小パルス歪
に対して最善の条件を与える。従って節点Ｎ３、Ｎ３′
上の電圧もまた実質的にはバッファ21の最適駆動のため
にＶｃｃ／２とすべきである。適切な静止電圧を得るた
めに、トランジスタ22、23、24、25、26のチャネル幅対
長さ比は、トランジスタ24、25の等価抵抗がトランジス
タ26と直列のトランジスタ22、23の等価抵抗とほぼ同一
となるように選択される。トランジスタに対する典型的
なチャネル幅対長さ比は、トランジスタ24、25に対して
は80：２、トランジスタ22、23に対しては50：２、及び
トランジスタ26に対しては110 ：２である。速度及び電
力消費のことなる代替製品を用いて他の比のものを利用
しても良いことは当然である。
上記の例示のアイドル作動条件及びトランジスタ寸法比
を用いて以下に差動段20の作動を説明する。トランジス
タ26のフィードバック作用は、入力ＩＮ、ＩＮ′に与え
られる共通形信号の節点Ｎ３における出力信号上への影
響を実質的に減少する。従来技術の差動入力段（第１
図）におけると同様に、入力ＩＮ、ＩＮ′上の電圧を
（呼称バイアス電圧Ｖｃｃ／２から）同時に変化する
と、トランジスタ26（電流源16）は「完全な」電流源で
はなくて顕著な漏洩抵抗を有することを認めることによ
りトランジスタ22、23（12、13）の導電率の変化により
節点Ｎ３、Ｎ３′（Ｎ１、Ｎ１′）上の電圧が変化す
る。この漏洩抵抗は、節点Ｎ４（Ｎ２）上の電圧が入力
ＩＮ、ＩＮ′に与えられた電圧変動を正確に追従するの
を妨害する。従ってトランジスタ22、23（12、13）は変
化するゲート対ソース電圧を「見て」、これによりトラ
ンジスタ22、23（12、13）の導電率及びトランジスタ2
2、23（12、13）を通過する電流を変化する。従来技術
（第１図）におけると同様に、トランジスタ24、25（1
4、15）の電流ミラーは、トランジスタ23（13）内の変
化電流のトランジスタ22（12）内の変化電流で完全に補
償することはできないので、段20（10）は共通形信号の
影響を受けやすい。しかしながらトランジスタ26は節点
Ｎ３′上の電圧変化に応答し、これによりもし節点Ｎ
３′上の電圧が減少するならば節点Ｎ４上の電圧を上昇
し、逆の場合は電圧を減少させる。従ってこのフィード
バックは、トランジスタ26が節点Ｎ４を共通形入力電圧
の変化にほぼ追従させることにより入力ＩＮ、ＩＮ′上
に共通形信号を補償し、これにより共通形信号に対する
段20の感度を低下する。トランジスタ26へのフィードバ
ックはまた節点Ｎ３′上の電圧をほぼ一定に維持するよ
うにも働き、これにより電源供給ＶｃｃまたはＶｓｓの
電源供給雑音に対する段20の免疫性を改善することがわ
かる。
を用いて以下に差動段20の作動を説明する。トランジス
タ26のフィードバック作用は、入力ＩＮ、ＩＮ′に与え
られる共通形信号の節点Ｎ３における出力信号上への影
響を実質的に減少する。従来技術の差動入力段（第１
図）におけると同様に、入力ＩＮ、ＩＮ′上の電圧を
（呼称バイアス電圧Ｖｃｃ／２から）同時に変化する
と、トランジスタ26（電流源16）は「完全な」電流源で
はなくて顕著な漏洩抵抗を有することを認めることによ
りトランジスタ22、23（12、13）の導電率の変化により
節点Ｎ３、Ｎ３′（Ｎ１、Ｎ１′）上の電圧が変化す
る。この漏洩抵抗は、節点Ｎ４（Ｎ２）上の電圧が入力
ＩＮ、ＩＮ′に与えられた電圧変動を正確に追従するの
を妨害する。従ってトランジスタ22、23（12、13）は変
化するゲート対ソース電圧を「見て」、これによりトラ
ンジスタ22、23（12、13）の導電率及びトランジスタ2
2、23（12、13）を通過する電流を変化する。従来技術
（第１図）におけると同様に、トランジスタ24、25（1
4、15）の電流ミラーは、トランジスタ23（13）内の変
化電流のトランジスタ22（12）内の変化電流で完全に補
償することはできないので、段20（10）は共通形信号の
影響を受けやすい。しかしながらトランジスタ26は節点
Ｎ３′上の電圧変化に応答し、これによりもし節点Ｎ
３′上の電圧が減少するならば節点Ｎ４上の電圧を上昇
し、逆の場合は電圧を減少させる。従ってこのフィード
バックは、トランジスタ26が節点Ｎ４を共通形入力電圧
の変化にほぼ追従させることにより入力ＩＮ、ＩＮ′上
に共通形信号を補償し、これにより共通形信号に対する
段20の感度を低下する。トランジスタ26へのフィードバ
ックはまた節点Ｎ３′上の電圧をほぼ一定に維持するよ
うにも働き、これにより電源供給ＶｃｃまたはＶｓｓの
電源供給雑音に対する段20の免疫性を改善することがわ
かる。
入力ＩＮ、ＩＮ′に与えられるバイアス電圧（Ｖｃｃ／
２）上に例示の小さな信号の正の差動入力信号が印加さ
れるとき、すなわちＩＮ入力電圧がＶｃｃ／２を超えて
上昇し、ＩＮ′入力電圧がＶｃｃ／２より低下したと
き、トランジスタ22の導電性は上昇し、一方トランジス
タ23の導電性は低下する。トランジスタ26へのフィード
バックがなければ、節点Ｎ３′の電圧は減少し、一方節
点Ｎ３の電圧は上昇するであろう。しかしながら、トラ
ンジスタ26は節点Ｎ３′上の電圧の減少に応答してトラ
ンジスタ26の導電率とトランジスタ26を通過する電流が
減少し、これにより節点Ｎ４上の電圧が上昇する。この
電圧上昇はトランジスタ24上の有効ゲート対ソース電圧
を減少し、トランジスタ24を通過する電流を減少する。
これはトランジスタ24を通過する電流と節点Ｎ３′上の
電圧とを前記のアイドル作動条件とほぼ同じ条件に維持
するように働く。さらにトランジスタ25の導電率もまた
トランジスタ24の電流ミラー効果により、アイドル作動
条件とほぼ同じ条件に維持される。節点Ｎ４上の電圧の
増加はトランジスタ23のゲート対ソース電圧を有効に減
少し、さらにその中の導電率を減少させる。従って節点
Ｎ３′上の電圧をほぼ一定に保持しながら節点Ｎ３の電
圧は上昇する。同様に、例示の小さな信号の負の差動入
力信号の場合、すなわち入力ＩＮ上の電圧がＶｃｃ／２
を下回って減少し、入力ＩＮ′上の電圧がＶｃｃ／２を
上回って増加したとき、トランジスタ23の導電性は低下
し、一方トランジスタ23の導電性は上昇する。これによ
り節点Ｎ３′上の電圧を増加させ、この結果トランジス
タ26はより導電性となり、これにより節点Ｎ４上の電圧
を減少させる。これはトランジスタ22上の有効ゲート対
ソース電圧を増加してトランジスタ22をさらに導電性と
し、かつ節点Ｎ３′を通過する電流と節点Ｎ３′上の電
圧をアイドル条件とほぼ同じ条件に戻す。トランジスタ
25の導電率もまたほぼ変化されないで維持される。トラ
ンジスタ23の増大された導電率はさらに節点Ｎ４上の電
圧の減少により増大されてＮ３をより低い電圧を引下
げ、一方節点Ｎ３′は殆ど変化されないままである。節
点Ｎ３′上の電圧及び節点Ｎ３′を通過する電流は小さ
な信号入力で殆ど不変のままであるので、トランジスタ
24、25の電流ミラーにより段20上に形成された周波数応
答制限は有効に除去される。さらに比較的大きな入力信
号は、段の総合利得がトランジスタ26の作動により約６
に低下されるので、トランジスタ23または25のいずれか
がカットオフされる前に段20により利用可能である。段
20が単独で提供可能である以上に高度の駆動能力を与え
るために、節点Ｎ３上の出力信号は、この場合はディジ
タルインバータである複数の直列結合段21により増幅さ
れかつインバートされる。段20と結合する段21用のトラ
ンジスタ27、28に対する典型的なチャネル幅対長さ比は
40：２及び10：２であって節点Ｎ３上の信号の振幅に応
じて10ないし３の利得を与え、信号が小さいほど利得は
大きい。それ以降の段21はトランジスタ27、28に対し、
それぞれ100 ：２及び33：２、450 ：２及び135 ：２、
及び1900：２及び575 ：２の典型的なチャネル幅対長さ
比を有する。差動入力段20（第２図）を用いた演算増幅
器30を第３図に線図で示す。段20は、段31に対しフィー
ドバックを与える補償キャパシタ32を有する普通のリニ
ヤ利得段31を駆動する。典型的な段31はバッファ21（第
２図）であるが、適当な任意のリニヤ増幅器を使用して
もよいことがわかる。キャパシタ32は、増幅器30がフィ
ードバックループで作動されるとき演算増幅器30に安定
性を与えるための基本極を形成する。段31は、所定の出
力インピーダンスを提供しかつ増幅器30の出力に結合さ
れた（図示されていない）仕様負荷に出力電力を提供す
るために普通のバッファ33を駆動する。
２）上に例示の小さな信号の正の差動入力信号が印加さ
れるとき、すなわちＩＮ入力電圧がＶｃｃ／２を超えて
上昇し、ＩＮ′入力電圧がＶｃｃ／２より低下したと
き、トランジスタ22の導電性は上昇し、一方トランジス
タ23の導電性は低下する。トランジスタ26へのフィード
バックがなければ、節点Ｎ３′の電圧は減少し、一方節
点Ｎ３の電圧は上昇するであろう。しかしながら、トラ
ンジスタ26は節点Ｎ３′上の電圧の減少に応答してトラ
ンジスタ26の導電率とトランジスタ26を通過する電流が
減少し、これにより節点Ｎ４上の電圧が上昇する。この
電圧上昇はトランジスタ24上の有効ゲート対ソース電圧
を減少し、トランジスタ24を通過する電流を減少する。
これはトランジスタ24を通過する電流と節点Ｎ３′上の
電圧とを前記のアイドル作動条件とほぼ同じ条件に維持
するように働く。さらにトランジスタ25の導電率もまた
トランジスタ24の電流ミラー効果により、アイドル作動
条件とほぼ同じ条件に維持される。節点Ｎ４上の電圧の
増加はトランジスタ23のゲート対ソース電圧を有効に減
少し、さらにその中の導電率を減少させる。従って節点
Ｎ３′上の電圧をほぼ一定に保持しながら節点Ｎ３の電
圧は上昇する。同様に、例示の小さな信号の負の差動入
力信号の場合、すなわち入力ＩＮ上の電圧がＶｃｃ／２
を下回って減少し、入力ＩＮ′上の電圧がＶｃｃ／２を
上回って増加したとき、トランジスタ23の導電性は低下
し、一方トランジスタ23の導電性は上昇する。これによ
り節点Ｎ３′上の電圧を増加させ、この結果トランジス
タ26はより導電性となり、これにより節点Ｎ４上の電圧
を減少させる。これはトランジスタ22上の有効ゲート対
ソース電圧を増加してトランジスタ22をさらに導電性と
し、かつ節点Ｎ３′を通過する電流と節点Ｎ３′上の電
圧をアイドル条件とほぼ同じ条件に戻す。トランジスタ
25の導電率もまたほぼ変化されないで維持される。トラ
ンジスタ23の増大された導電率はさらに節点Ｎ４上の電
圧の減少により増大されてＮ３をより低い電圧を引下
げ、一方節点Ｎ３′は殆ど変化されないままである。節
点Ｎ３′上の電圧及び節点Ｎ３′を通過する電流は小さ
な信号入力で殆ど不変のままであるので、トランジスタ
24、25の電流ミラーにより段20上に形成された周波数応
答制限は有効に除去される。さらに比較的大きな入力信
号は、段の総合利得がトランジスタ26の作動により約６
に低下されるので、トランジスタ23または25のいずれか
がカットオフされる前に段20により利用可能である。段
20が単独で提供可能である以上に高度の駆動能力を与え
るために、節点Ｎ３上の出力信号は、この場合はディジ
タルインバータである複数の直列結合段21により増幅さ
れかつインバートされる。段20と結合する段21用のトラ
ンジスタ27、28に対する典型的なチャネル幅対長さ比は
40：２及び10：２であって節点Ｎ３上の信号の振幅に応
じて10ないし３の利得を与え、信号が小さいほど利得は
大きい。それ以降の段21はトランジスタ27、28に対し、
それぞれ100 ：２及び33：２、450 ：２及び135 ：２、
及び1900：２及び575 ：２の典型的なチャネル幅対長さ
比を有する。差動入力段20（第２図）を用いた演算増幅
器30を第３図に線図で示す。段20は、段31に対しフィー
ドバックを与える補償キャパシタ32を有する普通のリニ
ヤ利得段31を駆動する。典型的な段31はバッファ21（第
２図）であるが、適当な任意のリニヤ増幅器を使用して
もよいことがわかる。キャパシタ32は、増幅器30がフィ
ードバックループで作動されるとき演算増幅器30に安定
性を与えるための基本極を形成する。段31は、所定の出
力インピーダンスを提供しかつ増幅器30の出力に結合さ
れた（図示されていない）仕様負荷に出力電力を提供す
るために普通のバッファ33を駆動する。
以上本発明の好ましい実施例を説明してきたが、この概
念を含む他の実施例が使用可能であることは当業者には
明らかであろう。従って、本発明は開示の実施例に制限
されるべきではなく、むしろ「２．特許請求の範囲」に
記載の精神と範囲とによってのみ制約されるべきである
と思われる。
念を含む他の実施例が使用可能であることは当業者には
明らかであろう。従って、本発明は開示の実施例に制限
されるべきではなく、むしろ「２．特許請求の範囲」に
記載の精神と範囲とによってのみ制約されるべきである
と思われる。
第１図は普通の差動入力増幅器及びバッファの略線図； 第２図は、改良差動入力増幅器と及び差動ディジタルラ
イン受信器として使用される複数の直列結合高速バッフ
ァ段と、の略線図；及び 第３図は、第２図の改良差動入力増幅器を用いた演算増
幅器の略線図である。 20……差動入力増幅器段 21……増幅器段 22、23……入力トランジスタ 24、25……電流ミラー（トランジスタ） 26……シンクトランジスタ 27、28……トランジスタ（インバータ内） 30……演算増幅器 31……増幅器 32……キャパシタ 33……出力バッファ Ｎ３、Ｎ３′……相補出力節点 Ｎ４……共通出力節点
イン受信器として使用される複数の直列結合高速バッフ
ァ段と、の略線図；及び 第３図は、第２図の改良差動入力増幅器を用いた演算増
幅器の略線図である。 20……差動入力増幅器段 21……増幅器段 22、23……入力トランジスタ 24、25……電流ミラー（トランジスタ） 26……シンクトランジスタ 27、28……トランジスタ（インバータ内） 30……演算増幅器 31……増幅器 32……キャパシタ 33……出力バッファ Ｎ３、Ｎ３′……相補出力節点 Ｎ４……共通出力節点
Claims (9)
- 【請求項１】差動入力信号に応答して、共通の出力節点
（Ｎ４）と２つの相補出力節点（Ｎ３′，Ｎ３）とを有
する差動対を形成する一対の入力トランジスタ（２２，
２３）と、 少なくとも２つのトランジスタを有する電流ミラー（２
４，２５）であって、各トランジスタは差動入力段の２
つの相補出力節点のうちの対応節点と直列であり、電流
ミラーは２つの相補出力節点のうちの第１の出力節点に
応答し、及び２つの相補出力節点のうちの第２の節点は
単一端子出力信号を有するところの電流ミラー（２４，
２５）とを有する、差動入力信号を単一端子出力信号に
変換するための集積回路における差動入力段（20）にお
いて、 差動入力段の共通の出力節点に結合された出力と、２つ
の相補の出力節点のうちの第１の節点に直接結合された
入力と、を有するシンクトランジスタ（２６）であっ
て、 ２つの相補出力節点のうちの第１の節点上で差動入力信
号に応答して発生する電圧の変動は最小にされ、 シンクトランジスタと直列の各入力トランジスタの組合
わせ等価抵抗が電流ミラー内の対応トランジスタの等価
抵抗とほぼ同一であるようにトランジスタの大きさが決
められる ところのシンクトランジスタ（２６）を有することを特
徴とする差動入力段（２０）。 - 【請求項２】入力トランジスタ及びシンクトランジスタ
は第１の導電形のＭＯＳトランジスタであり及び電流ミ
ラーのトランジスタは第２の導電形ＭＯＳトランジスタ
であることを特徴とする特許請求の範囲第１項に記載の
差動入力段。 - 【請求項３】差動入力段からの単一端子出力信号に応答
して同信号を増幅するための複数の直列結合増幅器段
（２１）を有することを特徴とする特許請求の範囲第１
項に記載の差動入力段を含むディジタル差動ライン受信
器。 - 【請求項４】増幅器段の各々はディジタルインバータで
あることを特徴とする特許請求の範囲第３項に記載のデ
ィジタル差動ライン受信器。 - 【請求項５】ディジタルインバータの各々は少なくとも
２つの相補のＭＯＳトランジスタを有することを特徴と
する特許請求の範囲第４項に記載のディジタル差動ライ
ン受信器。 - 【請求項６】差動入力段からの単一端子出力信号に応答
する増幅器（３１）と、 その増幅器に結合されてその増幅器に所定周波数の極を
与えるための手段（３２）と、 その増幅器に応答する出力バッファ（３３）とを有する
ことを特徴とする特許請求の範囲第１項に記載の差動入
力段を含む演算増幅器（３０）。 - 【請求項７】手段はキャパシタであることを特徴とする
特許請求の範囲第６項に記載の差動入力段を含む演算増
幅器。 - 【請求項８】増幅器は少なくとも２つの相補のＭＯＳト
ランジスタを有することを特徴とする特許請求の範囲第
７項に記載の差動入力段を含む演算増幅器。 - 【請求項９】増幅器内のトランジスタは結合制御電極を
有することを特徴とする特許請求の範囲第８項に記載の
演算増幅器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/055,679 US4788510A (en) | 1987-05-29 | 1987-05-29 | Differential input stage for differential line receivers and operational amplifiers |
| US55679 | 1987-05-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6458106A JPS6458106A (en) | 1989-03-06 |
| JPH0636486B2 true JPH0636486B2 (ja) | 1994-05-11 |
Family
ID=21999473
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63127252A Expired - Lifetime JPH0636486B2 (ja) | 1987-05-29 | 1988-05-26 | 差動入力段、ディジタル差動ライン受信器および演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4788510A (ja) |
| EP (1) | EP0297715A3 (ja) |
| JP (1) | JPH0636486B2 (ja) |
| CA (1) | CA1259672A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8900095A (nl) * | 1989-01-17 | 1990-08-16 | Philips Nv | Transistorschakeling. |
| US5172016A (en) * | 1991-06-28 | 1992-12-15 | Digital Equipment Corporation | Five-volt tolerant differential receiver |
| JP2571646Y2 (ja) * | 1991-11-21 | 1998-05-18 | 住友金属鉱山株式会社 | 極細線巻取り装置 |
| JP2858448B2 (ja) * | 1993-02-10 | 1999-02-17 | 日立電線株式会社 | 線材整列巻き方法、及びその装置 |
| JP3262915B2 (ja) * | 1993-09-21 | 2002-03-04 | 株式会社リコー | 電位比較回路 |
| JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
| JP3475903B2 (ja) * | 2000-03-31 | 2003-12-10 | セイコーエプソン株式会社 | 差動増幅装置、半導体装置、電源回路及びそれを用いた電子機器 |
| EP1274171A1 (en) | 2001-07-05 | 2003-01-08 | Telefonaktiebolaget L M Ericsson (Publ) | Differential line receiver |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4379267A (en) * | 1980-06-25 | 1983-04-05 | Mostek Corporation | Low power differential amplifier |
| US4371843A (en) * | 1980-07-07 | 1983-02-01 | Bell Telephone Laboratories, Incorporated | Semiconductor differential amplifier circuit with feedback bias control |
| JPS59186188A (ja) * | 1983-04-07 | 1984-10-22 | Fujitsu Ltd | センス増幅器 |
| JPS59196613A (ja) * | 1983-04-21 | 1984-11-08 | Toshiba Corp | 演算増幅回路 |
| US4598215A (en) * | 1983-11-03 | 1986-07-01 | Motorola, Inc. | Wide common mode range analog CMOS voltage comparator |
| US4630284A (en) * | 1984-12-28 | 1986-12-16 | Gte Laboratories Incorporated | Low power line driving digital transmission system |
| JPS61224192A (ja) * | 1985-03-29 | 1986-10-04 | Sony Corp | 読出し増幅器 |
| JP3785518B2 (ja) * | 1997-06-13 | 2006-06-14 | 東ソー株式会社 | エチレン系重合体製造用触媒およびそれを用いたエチレン系重合体の製造方法 |
-
1987
- 1987-05-29 US US07/055,679 patent/US4788510A/en not_active Expired - Lifetime
-
1988
- 1988-05-17 CA CA000566967A patent/CA1259672A/en not_active Expired
- 1988-05-23 EP EP88304629A patent/EP0297715A3/en not_active Withdrawn
- 1988-05-26 JP JP63127252A patent/JPH0636486B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CA1259672A (en) | 1989-09-19 |
| US4788510A (en) | 1988-11-29 |
| JPS6458106A (en) | 1989-03-06 |
| EP0297715A3 (en) | 1989-10-25 |
| EP0297715A2 (en) | 1989-01-04 |
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