JPS59186188A - センス増幅器 - Google Patents
センス増幅器Info
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- JPS59186188A JPS59186188A JP58060032A JP6003283A JPS59186188A JP S59186188 A JPS59186188 A JP S59186188A JP 58060032 A JP58060032 A JP 58060032A JP 6003283 A JP6003283 A JP 6003283A JP S59186188 A JPS59186188 A JP S59186188A
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- sense amplifier
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はセンス増幅器に係り、特にスタティック型半導
体メモリのビット線対、またはデータバス線対間の電位
差を増幅するＣＭＯ８高速センス増幅器に関する。
体メモリのビット線対、またはデータバス線対間の電位
差を増幅するＣＭＯ８高速センス増幅器に関する。
（２）技術の背景
最近の半導体メモリの高集積化に伴ない、メモリセルを
構成する各トランジスタは益々微細化されて来ている。
構成する各トランジスタは益々微細化されて来ている。
このため、トランジスタの駆動能力が小さくなって来て
おり、読み出し時におけるビット線及びデータバス線の
電位変化は緩慢になって来ている。また、ビット線及び
データバス線対の間の電位差も少なくなって来ている。
おり、読み出し時におけるビット線及びデータバス線の
電位変化は緩慢になって来ている。また、ビット線及び
データバス線対の間の電位差も少なくなって来ている。
このように、電位変化が緩慢でかつ電位差の少ないビッ
ト線対またはデータバス線対の電位変化を高速で検出す
るためには、改良されたセンス増幅器が要求される。
ト線対またはデータバス線対の電位変化を高速で検出す
るためには、改良されたセンス増幅器が要求される。
（３）従来技術と問題点
第１図は従来のセンス増幅器を示す回路図である。
同図に示されるように、従来、単一の非対称差動増幅器
ＳＡｌ若しくは同一の回路形式をした２つの非対称差動
増幅器ＳＡ１およびＳＡ２で構成されたセンス増幅器が
知られている。しかし、これらの従来形では、出カブル
アツブ用トランジスタＱｏｌおよびＱｏｚのみによって
センス増幅器の出力を立上らせているので、出力の立上
り時間が長いこと、および、センス増幅器の出力振幅が
接地電位から電源電位までと大きいことのために、ビッ
ト線対の電位の反転時からセンス増幅器の出力電位の反
転時迄の時間が長く、高速動作に適さ力いという問題が
ある。
ＳＡｌ若しくは同一の回路形式をした２つの非対称差動
増幅器ＳＡ１およびＳＡ２で構成されたセンス増幅器が
知られている。しかし、これらの従来形では、出カブル
アツブ用トランジスタＱｏｌおよびＱｏｚのみによって
センス増幅器の出力を立上らせているので、出力の立上
り時間が長いこと、および、センス増幅器の出力振幅が
接地電位から電源電位までと大きいことのために、ビッ
ト線対の電位の反転時からセンス増幅器の出力電位の反
転時迄の時間が長く、高速動作に適さ力いという問題が
ある。
（４）発明の目的
従って本発明の目的は、同一の回路形式をした２つの非
対称差動増幅器を用い、入力の変化に伴なって電位が変
化するノードを利用し、非対称差動増幅器のお互いの出
力のチャージアップを助けるように上記２つの非対称差
動増幅器を接続するという構想に基づき、センス増幅器
において、高速動作を可能にすることにある。
対称差動増幅器を用い、入力の変化に伴なって電位が変
化するノードを利用し、非対称差動増幅器のお互いの出
力のチャージアップを助けるように上記２つの非対称差
動増幅器を接続するという構想に基づき、センス増幅器
において、高速動作を可能にすることにある。
（５）発明の構成
上記の目的を達成するための本発明の要旨は、相補信号
が入力される差動入力トランジスタ対と、その共通接続
点に接続され、一方の差動入力トランジスタの出力を制
御入力とするフィードバックトランジスタとを含む差動
増幅回路を一対具備し、該一対の差動増幅回路に対する
該相補信号の入力関係は互いに逆の関係にあり、少なく
とも一方の差動増幅回路は、電源と該差動入力トランジ
スタとの間に接続され、且つ該フィードバックトランジ
スタと共通の制御入力を受ける第１出カシルアツブトラ
ンジスタと、該第１出カブルアツブトランジスタと並列
に接続され、他力の差動増幅回路内のフィードバックト
ランジスタの出力を受ける第２出力プルアツプトランソ
ヌタとを有することを特徴とするセンス増幅器にある。
が入力される差動入力トランジスタ対と、その共通接続
点に接続され、一方の差動入力トランジスタの出力を制
御入力とするフィードバックトランジスタとを含む差動
増幅回路を一対具備し、該一対の差動増幅回路に対する
該相補信号の入力関係は互いに逆の関係にあり、少なく
とも一方の差動増幅回路は、電源と該差動入力トランジ
スタとの間に接続され、且つ該フィードバックトランジ
スタと共通の制御入力を受ける第１出カシルアツブトラ
ンジスタと、該第１出カブルアツブトランジスタと並列
に接続され、他力の差動増幅回路内のフィードバックト
ランジスタの出力を受ける第２出力プルアツプトランソ
ヌタとを有することを特徴とするセンス増幅器にある。
（６）発明の実施例
以下本発明の実施例を図面によって説明する。
第２図は本発明の一実施例によるセンス増幅器を示す回
路図である。第２図において、センス増幅器ＳＡは、第
１の差動増幅器Ｄ！と第２の差動増幅器Ｄ２とを備えて
いる。第１の差動増幅器ＤＩは、第１の入力トランジス
タＱ１１％第２の入力トランジスタＱｘｔ 、出力シル
アツブトランジスタＱ１３、トランジスタＱ１４および
フィードバックトランジスタＱ１５を備えている。本実
施例においては、トランジスタＱＣｓおよびＱ１４はＰ
チャネルＭＯ８）ランジスタ、トランジスタＱｌｌ ＋
Ｑｌ！およびフィードバックトランジスタＱ１１１は
ＮチャネルＭＯ８）ランジスタである。入力トランジス
タＱｌｌのダートにはビット線ＢＬが接続され、入力ト
ランジスタＱ１２のダートにはビット線ＢＬが接続され
る。入力トランジスタＱｌｌのドレインはトランジスタ
Ｑ１４のダートとドレイン、出力トランソスタＱ１３０
ケゞ−ト、およびトランジスタＱｔｓのダートに接続さ
れている。トランジスタＱ１４のソースは電源線Ｖｃｃ
に接続されている。出カブルアツブトランジスタＱ１ｇ
のドレインは入力トランジスタＱ１２のドレインと、出
力端ＤＡに接続されている、入力トランジスタＱｌｌと
ＱｔｚのソースはフィードバックトランジスタＱｒ５の
ドレインに接続されている。フィードバックトランジス
タＱ１ｇのソースは接地線Ｖ８Ｂに接続されている。
路図である。第２図において、センス増幅器ＳＡは、第
１の差動増幅器Ｄ！と第２の差動増幅器Ｄ２とを備えて
いる。第１の差動増幅器ＤＩは、第１の入力トランジス
タＱ１１％第２の入力トランジスタＱｘｔ 、出力シル
アツブトランジスタＱ１３、トランジスタＱ１４および
フィードバックトランジスタＱ１５を備えている。本実
施例においては、トランジスタＱＣｓおよびＱ１４はＰ
チャネルＭＯ８）ランジスタ、トランジスタＱｌｌ ＋
Ｑｌ！およびフィードバックトランジスタＱ１１１は
ＮチャネルＭＯ８）ランジスタである。入力トランジス
タＱｌｌのダートにはビット線ＢＬが接続され、入力ト
ランジスタＱ１２のダートにはビット線ＢＬが接続され
る。入力トランジスタＱｌｌのドレインはトランジスタ
Ｑ１４のダートとドレイン、出力トランソスタＱ１３０
ケゞ−ト、およびトランジスタＱｔｓのダートに接続さ
れている。トランジスタＱ１４のソースは電源線Ｖｃｃ
に接続されている。出カブルアツブトランジスタＱ１ｇ
のドレインは入力トランジスタＱ１２のドレインと、出
力端ＤＡに接続されている、入力トランジスタＱｌｌと
ＱｔｚのソースはフィードバックトランジスタＱｒ５の
ドレインに接続されている。フィードバックトランジス
タＱ１ｇのソースは接地線Ｖ８Ｂに接続されている。
本発明によシ、出力シルアツブトランジスタＱ＋３のソ
ースおよびドレインに並列に、出力チャージアップ促進
用のゾルアップトランジスタＱ１６のソースおよびドレ
インが接続されている。トランジスタＱ１ｇは本実施例
ではＰチャネルＭＯ８）ランジスタである。
ースおよびドレインに並列に、出力チャージアップ促進
用のゾルアップトランジスタＱ１６のソースおよびドレ
インが接続されている。トランジスタＱ１ｇは本実施例
ではＰチャネルＭＯ８）ランジスタである。
第２の差動増幅器Ｄ２の回路構成Ｖｉ第１の差動増幅器
り、のそれとほぼ同様であシ、第１の入力トランジスタ
Ｑ３１、第２の入力トランジスタ（ｈｚ ％出カブルア
ツブトランジスタＱｚｓ、）ランジスタＱ２４、フィー
トノぐツクトランジスタＱ２５、および出力チャージア
ッゾ促進用のゾルアップトランジスタＱ２６を備えてい
る。ただし、第１の差動増幅器Ｄ１と異なり、第１の入
力トランジスタＱ２１のダートにはビット線ＢＬが接続
され、第２の入力トランジスタＱ２ｍのダートにはビッ
ト線ＢＬが接続され、出カブルアツノトランジスタＱＣ
ｓのドレインは出力端面に接続されている。
り、のそれとほぼ同様であシ、第１の入力トランジスタ
Ｑ３１、第２の入力トランジスタ（ｈｚ ％出カブルア
ツブトランジスタＱｚｓ、）ランジスタＱ２４、フィー
トノぐツクトランジスタＱ２５、および出力チャージア
ッゾ促進用のゾルアップトランジスタＱ２６を備えてい
る。ただし、第１の差動増幅器Ｄ１と異なり、第１の入
力トランジスタＱ２１のダートにはビット線ＢＬが接続
され、第２の入力トランジスタＱ２ｍのダートにはビッ
ト線ＢＬが接続され、出カブルアツノトランジスタＱＣ
ｓのドレインは出力端面に接続されている。
トランジスタＱｌｓ ％ Ｑｌｓ ５Ｑ２３八および（
ｈｇのソースは出力振幅決定用トランジスタＱ２０を介
して電源線Ｖｃｃに接続されている。トランジスタＱ２
０も本実施例ではＰチャネルＭＯ８）ランジスタである
。トランジスタＱ２０のダートは接地線Ｖ８８に接地さ
れておシ、従って常にオン状態となっている。
ｈｇのソースは出力振幅決定用トランジスタＱ２０を介
して電源線Ｖｃｃに接続されている。トランジスタＱ２
０も本実施例ではＰチャネルＭＯ８）ランジスタである
。トランジスタＱ２０のダートは接地線Ｖ８８に接地さ
れておシ、従って常にオン状態となっている。
第１の差動増幅器り、の入力トランジスタＱｌｌおよび
Ｑ１０のソースは、第２の差動増幅器Ｄ２の出力チャー
ジアップ促進用のゾルアップトランジスタＱｚａＯケ゛
−トに接続されておシ、第２の差動増幅器Ｄ２の入力ト
ランジスタＱ２１およびＱ２２のソースは、第１の差動
増幅器り、の出力チャージアップ促進用のプルアップト
ランジスタＱ１６のダートに接続されている。
Ｑ１０のソースは、第２の差動増幅器Ｄ２の出力チャー
ジアップ促進用のゾルアップトランジスタＱｚａＯケ゛
−トに接続されておシ、第２の差動増幅器Ｄ２の入力ト
ランジスタＱ２１およびＱ２２のソースは、第１の差動
増幅器り、の出力チャージアップ促進用のプルアップト
ランジスタＱ１６のダートに接続されている。
第１および第２の差動増幅器は、出カブルアツブトラン
ジスタをＰチャネル形に、入力トランジスタをＮチャネ
ル形にしたＣＭＯ８差動増幅器となっている。
ジスタをＰチャネル形に、入力トランジスタをＮチャネ
ル形にしたＣＭＯ８差動増幅器となっている。
第２図を第１図と比較すると明らかなように、従来のセ
ンス増幅器は、第１またけ第２の差動増幅器から出力チ
ャージアップ促進用のゾルアップトランジスタＱ１ｓ
’！たは（ｈａを除いたもの、あるいは第２図のセンス
増幅器ＳＡから出力チャージアップ促進用のゾルアップ
トランジスタＱ１ｇおよび（ｈｓと、出力振幅決定用ト
ランジスタＱｚｏとを除いたものと等価であった。
ンス増幅器は、第１またけ第２の差動増幅器から出力チ
ャージアップ促進用のゾルアップトランジスタＱ１ｓ
’！たは（ｈａを除いたもの、あるいは第２図のセンス
増幅器ＳＡから出力チャージアップ促進用のゾルアップ
トランジスタＱ１ｇおよび（ｈｓと、出力振幅決定用ト
ランジスタＱｚｏとを除いたものと等価であった。
第３図は第２図の回路の動作説明用波形図である。第３
図によって第２図の回路の動作を説明する。第３図にお
いて、電源線Ｖｃｃの電位は約５ｖ接地線ｖｓＩｌの電
位は約０■である。今、ビット線ＢＬが約２．５ｖのロ
ーレベル（Ｌ）、ビット線Ｗ工が約３Ｖのハイレベル（
Ｈ）にあるとする。前述の如くメモリセルの微細化に伴
ない、ビット線対間の電位差は０５■と極めて小さくな
っている。ＢＬがり、ＢＬがＨのとき、第１の差動増幅
器ＤＩにおいては、入力トランジスタＱ１１はオフ、従
ってＰチャネルトランジスタＱ１ｇおよびＱ１４はオフ
、フィードバックトランジスタＱｌｓ Ｖｉオン、入力
トランジスタＱ１２はオンであり、出力端ＤＡはＱ１２
およびＱｌｓのオンにより約１ｖのローレベルにあり、
第２の差動増幅器Ｄ２においては、入力トランジスタＱ
２１はオン、従ってトランジスタＱｚｓおよびＱ２４は
オン、フィードバックトランジスタ（ｈｓはオフ、入力
トランジスタ（ｈａはオフであり、出力端■］はＱｔｓ
のオン、Ｑ２２のオフにより約３．５Ｖのハイレベルに
なっている。また、第１の差動増幅器の入力トランジス
タＱｕおよびＱ１２のソースとフィードバックトランジ
スタＱ１ｇのドレインとの共通接続点のノード■は、フ
ィードバックトランジスタＱ１ｓのオンによジローレベ
ルとなっており、第２の差動増幅器の入力トランジスタ
（ｈｔおよび（ｈｚのソースとフィードバックトランジ
スタＱｚｓのドレインとの共通接続点のノード■は、フ
ィードバックトランジスタＱ２５のオフ、Ｑ２１および
ＱＨのオンによりハイレベルとなっている。
図によって第２図の回路の動作を説明する。第３図にお
いて、電源線Ｖｃｃの電位は約５ｖ接地線ｖｓＩｌの電
位は約０■である。今、ビット線ＢＬが約２．５ｖのロ
ーレベル（Ｌ）、ビット線Ｗ工が約３Ｖのハイレベル（
Ｈ）にあるとする。前述の如くメモリセルの微細化に伴
ない、ビット線対間の電位差は０５■と極めて小さくな
っている。ＢＬがり、ＢＬがＨのとき、第１の差動増幅
器ＤＩにおいては、入力トランジスタＱ１１はオフ、従
ってＰチャネルトランジスタＱ１ｇおよびＱ１４はオフ
、フィードバックトランジスタＱｌｓ Ｖｉオン、入力
トランジスタＱ１２はオンであり、出力端ＤＡはＱ１２
およびＱｌｓのオンにより約１ｖのローレベルにあり、
第２の差動増幅器Ｄ２においては、入力トランジスタＱ
２１はオン、従ってトランジスタＱｚｓおよびＱ２４は
オン、フィードバックトランジスタ（ｈｓはオフ、入力
トランジスタ（ｈａはオフであり、出力端■］はＱｔｓ
のオン、Ｑ２２のオフにより約３．５Ｖのハイレベルに
なっている。また、第１の差動増幅器の入力トランジス
タＱｕおよびＱ１２のソースとフィードバックトランジ
スタＱ１ｇのドレインとの共通接続点のノード■は、フ
ィードバックトランジスタＱ１ｓのオンによジローレベ
ルとなっており、第２の差動増幅器の入力トランジスタ
（ｈｔおよび（ｈｚのソースとフィードバックトランジ
スタＱｚｓのドレインとの共通接続点のノード■は、フ
ィードバックトランジスタＱ２５のオフ、Ｑ２１および
ＱＨのオンによりハイレベルとなっている。
従って、ダートがノード■に接続されている出力チャー
ジアップ促進用のプルアップトランジスタ（ｈｓはオン
、ダートがノード■に接続されているトランジスタＱ１
６はオフとなっている。
ジアップ促進用のプルアップトランジスタ（ｈｓはオン
、ダートがノード■に接続されているトランジスタＱ１
６はオフとなっている。
時刻１．において、ビット線対の電位が反転したとする
。すると、第１の差動増幅器ＤＩにおいては５Ｑ１１％
Ｑ１３％ Ｑ１０がオンＳ Ｑｓｘｓ Ｑｔｓがオフ
となシノード■の電位は上昇する。この結果、出力チャ
ージアップ促進用のＰチャネルグルアップトランジスタ
Ｑｚａの相互コンダクタンス（ｇｍ）は低下する。一方
、第２の差動増幅器り雪においては、Ｑｌ１％Ｑ！３、
ＱＢ４がオフ、ＱＢ、（ｈｓがオンとなり、ノード■の
電位は下がる。この結果、出力チャージアップ促進用の
ＰチャネルプルアップトランジスタＱｘｓの′７７ｍが
高く々る。 ＱｔｓおよびＱ１４のダートに接続された
ノード■はローレベルであるが、ノード■のローレベル
の方がノード０のローレベルよシ低いため、出力チャー
ジアップ促進用のゾルアップトランジスタＱ１ｇの方が
出カブルアツブトランジスタＱ１３よりも、よりアクテ
ィブな状態となる。この結果、出力チャージアップ促進
用のプルアップトランジスタＱｔａが急速にオンになり
、センス増幅器の出力端ＤＡが約３．５■のハイレベル
にチャージアップされるのが促進される。一方、第２の
差動増幅器においては、（ｈｓ 、（ｂｅが共にオフと
なり、出力端ＤＡに蓄積されていた正電荷は入力トラン
ジスタＱ２２およびトランジスタＱ２５を介して接地線
Ｖｓｓに放電されるため、出力端ｎの電位は次第に低下
する。こうして、時刻ｔ２において、出力端ＤＡとＤＡ
との電位は反転する。出力チャージアップ促進用のゾル
アップトランジスタＱ１６の働きによシ、出力端ＤＡの
電位の立上りが急峻化されているため、また、出力端Ｄ
Ａの電位のハイレベルはＰチャネルトランジスタＱｘｏ
ｓ及びＱｌｇのディメンジョン調整により調整可能で約
３．５Ｖと低く押えられているため、ビット線電位の反
転時のクロスポイントにおける時刻１．から、出力端の
電位の反転時のクロスポイントにおける時刻ｔｚｔでの
時間Δｔが従来に比べて短くなっている。
。すると、第１の差動増幅器ＤＩにおいては５Ｑ１１％
Ｑ１３％ Ｑ１０がオンＳ Ｑｓｘｓ Ｑｔｓがオフ
となシノード■の電位は上昇する。この結果、出力チャ
ージアップ促進用のＰチャネルグルアップトランジスタ
Ｑｚａの相互コンダクタンス（ｇｍ）は低下する。一方
、第２の差動増幅器り雪においては、Ｑｌ１％Ｑ！３、
ＱＢ４がオフ、ＱＢ、（ｈｓがオンとなり、ノード■の
電位は下がる。この結果、出力チャージアップ促進用の
ＰチャネルプルアップトランジスタＱｘｓの′７７ｍが
高く々る。 ＱｔｓおよびＱ１４のダートに接続された
ノード■はローレベルであるが、ノード■のローレベル
の方がノード０のローレベルよシ低いため、出力チャー
ジアップ促進用のゾルアップトランジスタＱ１ｇの方が
出カブルアツブトランジスタＱ１３よりも、よりアクテ
ィブな状態となる。この結果、出力チャージアップ促進
用のプルアップトランジスタＱｔａが急速にオンになり
、センス増幅器の出力端ＤＡが約３．５■のハイレベル
にチャージアップされるのが促進される。一方、第２の
差動増幅器においては、（ｈｓ 、（ｂｅが共にオフと
なり、出力端ＤＡに蓄積されていた正電荷は入力トラン
ジスタＱ２２およびトランジスタＱ２５を介して接地線
Ｖｓｓに放電されるため、出力端ｎの電位は次第に低下
する。こうして、時刻ｔ２において、出力端ＤＡとＤＡ
との電位は反転する。出力チャージアップ促進用のゾル
アップトランジスタＱ１６の働きによシ、出力端ＤＡの
電位の立上りが急峻化されているため、また、出力端Ｄ
Ａの電位のハイレベルはＰチャネルトランジスタＱｘｏ
ｓ及びＱｌｇのディメンジョン調整により調整可能で約
３．５Ｖと低く押えられているため、ビット線電位の反
転時のクロスポイントにおける時刻１．から、出力端の
電位の反転時のクロスポイントにおける時刻ｔｚｔでの
時間Δｔが従来に比べて短くなっている。
すなわち、出力チャージアップ促進用のプルアップトラ
ンジスタＱ＋ａおよびＱ２６と出力振幅決定用トランジ
スタＱ２０とをもたない従来のセンス増幅器においては
、Ｑｌｇのオン、Ｑｌｔのオフによって出力端ＤＡの電
位は上昇するが、その上昇は第２図に点線で示すように
本発明実施例に比べて極めて緩慢である。これは出力チ
ャーノアツブ促進用トランジスタＱｌｓが存在しないこ
とに起因する。
ンジスタＱ＋ａおよびＱ２６と出力振幅決定用トランジ
スタＱ２０とをもたない従来のセンス増幅器においては
、Ｑｌｇのオン、Ｑｌｔのオフによって出力端ＤＡの電
位は上昇するが、その上昇は第２図に点線で示すように
本発明実施例に比べて極めて緩慢である。これは出力チ
ャーノアツブ促進用トランジスタＱｌｓが存在しないこ
とに起因する。
また、出力端のハイレベルがＶｃｃ （電源）レベルま
で上昇してしまい本発明実施例より高い。このため、出
力端ＤＡとｈの電位のクロスポイントの時刻ｔ３は、本
発明実施例における時刻ｔ２より遅れている。
で上昇してしまい本発明実施例より高い。このため、出
力端ＤＡとｈの電位のクロスポイントの時刻ｔ３は、本
発明実施例における時刻ｔ２より遅れている。
ピッ）線Ｂ Ｌの電位がハイレベルカラローレベルに、
ビット線酊１の電位がローレベルからハイレベルに変化
す・る場合の第１図のセンス増幅器の動作も前述の動作
と同様である。
ビット線酊１の電位がローレベルからハイレベルに変化
す・る場合の第１図のセンス増幅器の動作も前述の動作
と同様である。
本発明は前述の実施例に限定されるものではなく、種々
の変形が可能である。例えばＣＭＯ３非対称差動増幅器
に替えて、任意の他の非対称差動増幅器が用いられ得る
。
の変形が可能である。例えばＣＭＯ３非対称差動増幅器
に替えて、任意の他の非対称差動増幅器が用いられ得る
。
（７）発明の効果
以上の説明から明らかなように、本発明により同一の回
路形式をした２つの非対称差動増幅器を用い、入力の変
化に伴なって電位が変化するノードを利用し、非対称差
動増幅器のお互いの出方のチャージアップを助けるよう
に上記２つの非対称差動増幅器を接続したことにより、
従来に比べて高速な動作を行なうセンス増幅器が得られ
る。
路形式をした２つの非対称差動増幅器を用い、入力の変
化に伴なって電位が変化するノードを利用し、非対称差
動増幅器のお互いの出方のチャージアップを助けるよう
に上記２つの非対称差動増幅器を接続したことにより、
従来に比べて高速な動作を行なうセンス増幅器が得られ
る。
第１図は従来のセンス増幅器を示す回路図、第２図は本
発明の一実施例によるセンス増幅器を示す回路図、第３
図は第１図の回路の動作説明用波形図である。 ＢＬ、ＢＬ ・・・ビット線、Ｄｌ・・・第１の差動増
幅器、Ｄ２・・・第２の差動増幅器、Ｑｌｇ ＋ （ｈ
！・・・出力ツルアツブトランジスタ、Ｑｌｔ ＋ Ｑ
２１ ・・・第１の入力トランジスタ、Ｑｔｚ ＋ （
ｈｚ・・・第２の入力トランジスタ。 ＭＬ Ｖ５５ ｔｊ
Ｌ ｌｊＬ Ｖ５５
ｊｊＬ夛 ＋ｇ＋ｄ愕 乙 ジ 手続補正書 昭和５９年４月１７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特許願 第０６００３２号２、発明の名
称 センス増幅４ ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 ５、 補正の対象 （１） 明細書の「特許請求の範囲」の欄（２）
明細書の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り補正す
る。 （２）明細書第４頁第８行から＠１６行の「少なくとも
一方の・・・・・・センス増幅器にある９」を次の通り
補正する。 「少なくとも一方の差動増１陥回路は、電源と出力端と
の間に並列に接続された第１．第２出カブルアツブトラ
ンジスタを有し、該第１出カブルアツブトランジスタは
該フィードバックトランジスタと共通の制御入力を受け
、該第２出カブルアツブトランジスタは、他方の差動増
幅回路内のフィードバックトランジスタの出力を受ける
ことを特：「出カブルアツブトランジスタ」と補正す（
４）明細ｌｌ：第６頁第１８行のｒ ＢＬ ＪをＦＢＪ
と補正する。 （５） 明ＮＩ書第６貞第１９行の「ＢＬ」をＦＢＬ
Ｊと補正する。 Ｚ 添付書類の目碌 補正特許請求の範囲 １通２、特許請求の
範囲 １、 相補信号が入力される差動入力トランジスタ対と
、その共通妾続点に接続され、一方の差動人力トランジ
スタの出力を制御入力とするフィードバックトランジス
タとを含む差動増幅回路を一対具備し、 咳一対の差動増１嘔回路に対する核相補信号の入力関係
は互いに逆の関係にあシ、 少なくとも一方の差動増幅回路は、電源と出力ｊ’ｒ−
５−ンジスタは該フィードバックトランジスタと共通の
制御入力を受け、該第２出カブルアツブトランジスタ帖
他方の差動増幅回路内のフィードバックトランジスタの
出力を受は盈ことを特徴とするセンス増幅器。
発明の一実施例によるセンス増幅器を示す回路図、第３
図は第１図の回路の動作説明用波形図である。 ＢＬ、ＢＬ ・・・ビット線、Ｄｌ・・・第１の差動増
幅器、Ｄ２・・・第２の差動増幅器、Ｑｌｇ ＋ （ｈ
！・・・出力ツルアツブトランジスタ、Ｑｌｔ ＋ Ｑ
２１ ・・・第１の入力トランジスタ、Ｑｔｚ ＋ （
ｈｚ・・・第２の入力トランジスタ。 ＭＬ Ｖ５５ ｔｊ
Ｌ ｌｊＬ Ｖ５５
ｊｊＬ夛 ＋ｇ＋ｄ愕 乙 ジ 手続補正書 昭和５９年４月１７日 特許庁長官 若 杉 和 夫 殿 １、事件の表示 昭和５８年 特許願 第０６００３２号２、発明の名
称 センス増幅４ ３、補正をする者 事件との関係 特許出願人 名称 （５２２）富士通株式会社 ４、代理人 ５、 補正の対象 （１） 明細書の「特許請求の範囲」の欄（２）
明細書の「発明の詳細な説明」の欄６、補正の内容 （１）明細書の特許請求の範囲の欄を別紙の通り補正す
る。 （２）明細書第４頁第８行から＠１６行の「少なくとも
一方の・・・・・・センス増幅器にある９」を次の通り
補正する。 「少なくとも一方の差動増１陥回路は、電源と出力端と
の間に並列に接続された第１．第２出カブルアツブトラ
ンジスタを有し、該第１出カブルアツブトランジスタは
該フィードバックトランジスタと共通の制御入力を受け
、該第２出カブルアツブトランジスタは、他方の差動増
幅回路内のフィードバックトランジスタの出力を受ける
ことを特：「出カブルアツブトランジスタ」と補正す（
４）明細ｌｌ：第６頁第１８行のｒ ＢＬ ＪをＦＢＪ
と補正する。 （５） 明ＮＩ書第６貞第１９行の「ＢＬ」をＦＢＬ
Ｊと補正する。 Ｚ 添付書類の目碌 補正特許請求の範囲 １通２、特許請求の
範囲 １、 相補信号が入力される差動入力トランジスタ対と
、その共通妾続点に接続され、一方の差動人力トランジ
スタの出力を制御入力とするフィードバックトランジス
タとを含む差動増幅回路を一対具備し、 咳一対の差動増１嘔回路に対する核相補信号の入力関係
は互いに逆の関係にあシ、 少なくとも一方の差動増幅回路は、電源と出力ｊ’ｒ−
５−ンジスタは該フィードバックトランジスタと共通の
制御入力を受け、該第２出カブルアツブトランジスタ帖
他方の差動増幅回路内のフィードバックトランジスタの
出力を受は盈ことを特徴とするセンス増幅器。
Claims (1)
- 【特許請求の範囲】 １、相補信号が入力される差動入力トランジスタ対と、
その共通接続点に接続され、一方の差動入力トランジス
タの出力を制御入力とするフィードバックトランジスタ
とを含む差動増幅回路を一対具備し、 該一対の差動増幅回路に対する該相補信号の入力関係は
互いに逆の関係にあり、 少なくとも一方の差動増幅回路は、電源と該差動入力ト
ランジスタとの間に接続され、且つ該フィードバックト
ランジスタと共通の制御入力を受ける第１出カブルアツ
ブトランジスタと、該第１出力プルアツグトランジヌタ
と並列に接続され、他力の差動増幅回路内のフィードバ
ックトランジスタの出力を受ける第２出カシルアツブト
ランジスタとを有することを特徴とするセンス増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060032A JPS59186188A (ja) | 1983-04-07 | 1983-04-07 | センス増幅器 |
| US06/596,707 US4606012A (en) | 1983-04-07 | 1984-04-04 | Sense amplifier |
| EP84302328A EP0122119B1 (en) | 1983-04-07 | 1984-04-05 | A sense amplifier |
| DE8484302328T DE3481462D1 (de) | 1983-04-07 | 1984-04-05 | Leseverstaerker. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58060032A JPS59186188A (ja) | 1983-04-07 | 1983-04-07 | センス増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186188A true JPS59186188A (ja) | 1984-10-22 |
| JPH0241114B2 JPH0241114B2 (ja) | 1990-09-14 |
Family
ID=13130319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58060032A Granted JPS59186188A (ja) | 1983-04-07 | 1983-04-07 | センス増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4606012A (ja) |
| EP (1) | EP0122119B1 (ja) |
| JP (1) | JPS59186188A (ja) |
| DE (1) | DE3481462D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0618308B2 (ja) * | 1985-04-08 | 1994-03-09 | ソニー株式会社 | 平衡型差動増幅器 |
| JP2514330B2 (ja) * | 1986-05-30 | 1996-07-10 | 日本テキサス・インスツルメンツ株式会社 | センスアンプ回路 |
| FR2603414B1 (fr) * | 1986-08-29 | 1988-10-28 | Bull Sa | Amplificateur de lecture |
| US4788510A (en) * | 1987-05-29 | 1988-11-29 | American Telephone And Telegraph Company, At&T Bell Laboratories | Differential input stage for differential line receivers and operational amplifiers |
| JPH0727717B2 (ja) * | 1988-07-13 | 1995-03-29 | 株式会社東芝 | センス回路 |
| JP2672721B2 (ja) * | 1991-05-27 | 1997-11-05 | 株式会社東芝 | センスアンプ回路 |
| US6407590B2 (en) * | 2000-03-07 | 2002-06-18 | Texas Instruments Incorporated | High frequency differential receiver |
| JP4707099B2 (ja) * | 2005-08-23 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 差動出力回路 |
Family Cites Families (3)
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|---|---|---|---|---|
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| JPS5824874B2 (ja) * | 1979-02-07 | 1983-05-24 | 富士通株式会社 | センス回路 |
| JPS57198594A (en) * | 1981-06-01 | 1982-12-06 | Hitachi Ltd | Semiconductor storage device |
-
1983
- 1983-04-07 JP JP58060032A patent/JPS59186188A/ja active Granted
-
1984
- 1984-04-04 US US06/596,707 patent/US4606012A/en not_active Expired - Lifetime
- 1984-04-05 EP EP84302328A patent/EP0122119B1/en not_active Expired - Lifetime
- 1984-04-05 DE DE8484302328T patent/DE3481462D1/de not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4713797A (en) * | 1985-11-25 | 1987-12-15 | Motorola Inc. | Current mirror sense amplifier for a non-volatile memory |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0122119A2 (en) | 1984-10-17 |
| DE3481462D1 (de) | 1990-04-05 |
| EP0122119B1 (en) | 1990-02-28 |
| EP0122119A3 (en) | 1987-10-28 |
| US4606012A (en) | 1986-08-12 |
| JPH0241114B2 (ja) | 1990-09-14 |
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