JPS63128662A - スタテイツク型ｍｉｓメモリセル - Google Patents
スタテイツク型ｍｉｓメモリセルInfo
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- JPS63128662A JPS63128662A JP61275917A JP27591786A JPS63128662A JP S63128662 A JPS63128662 A JP S63128662A JP 61275917 A JP61275917 A JP 61275917A JP 27591786 A JP27591786 A JP 27591786A JP S63128662 A JPS63128662 A JP S63128662A
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- 230000003068 static effect Effects 0.000 title claims abstract description 18
- 230000003321 amplification Effects 0.000 abstract description 2
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 2
- 230000006378 damage Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 abstract 1
- 230000007423 decrease Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
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- 230000005669 field effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は金属絶縁物半導体電界効果トランジスタ（以下
にＩ’３ＦＥＴと略記する）を用いたＩＣ・メモリに関
し、特にスタティックメモリに関する。
にＩ’３ＦＥＴと略記する）を用いたＩＣ・メモリに関
し、特にスタティックメモリに関する。
従来、スタティックメモリは読出し動作でセルデータが
破壊されないようにメモリセルが設計されていた。すな
わち、メモリセルのフリップフロップの交差接続点とデ
ィジット線との間に接続されているトランスファーゲー
トにｌ５ＦＥＴのチャンネル幅（−）とチャンネル長（
Ｌ）との比−／Ｌ（＝γＴ）を１とする時フリップフロ
ップのドライバ阿ｌ５ＦＥＴのＷ／Ｌ（＝γＤ）・が２
．５〜３以上の値になるように設計されていた。
破壊されないようにメモリセルが設計されていた。すな
わち、メモリセルのフリップフロップの交差接続点とデ
ィジット線との間に接続されているトランスファーゲー
トにｌ５ＦＥＴのチャンネル幅（−）とチャンネル長（
Ｌ）との比−／Ｌ（＝γＴ）を１とする時フリップフロ
ップのドライバ阿ｌ５ＦＥＴのＷ／Ｌ（＝γＤ）・が２
．５〜３以上の値になるように設計されていた。
第３図は上述したスタティック型ＭＩＳメモリセルの従
来例のディジット線回路部分の回路図である。
来例のディジット線回路部分の回路図である。
プリチャージ回路１２は３個のＭＩＳＦＥＴ Ｑｎ ＝
Ｑ１３からなり、プリチャージ信号線５によって制御
されている。メモリセル１３は高抵抗素子Ｒ，，Ｒ２を
負荷素子としたインバータを互いに交差接続してなり、
ＭＩＳＦＥＴ ＱＣｓ 、Ｑｔ７をドライバとするフ
リッププロップと、該交差接続点に一端が接続され他端
がディジット線２．３に接続され、ゲートがワード線１
に接続されているトランスファーゲートＭＩＳＦＥＴ
ＱＣｓ、、Ｑ＋６とから構成されている。
Ｑ１３からなり、プリチャージ信号線５によって制御
されている。メモリセル１３は高抵抗素子Ｒ，，Ｒ２を
負荷素子としたインバータを互いに交差接続してなり、
ＭＩＳＦＥＴ ＱＣｓ 、Ｑｔ７をドライバとするフ
リッププロップと、該交差接続点に一端が接続され他端
がディジット線２．３に接続され、ゲートがワード線１
に接続されているトランスファーゲートＭＩＳＦＥＴ
ＱＣｓ、、Ｑ＋６とから構成されている。
第４図は、第３図のスタティック型ＭＩＳメモリセルの
γＤ／γ、＝２．５〜３の場合の動作を示すタイムチャ
ートである。
γＤ／γ、＝２．５〜３の場合の動作を示すタイムチャ
ートである。
いま、初期状態（時刻ｔｏ）として、メモリセル１３の
一方の節点ＡのレベルがＶｃｃ −Ｖ耐（ＶｔＮはＮチ
ャネルＭＩＳトランジスタのスレッショルド電圧）、他
の節点Ｂが接地レベルにあり、またディジット線対２．
３はプリチャージ回路１２によりすでにプリチャージが
完了してＶｃｃ −ＶＴＮというレベルになっており、
プリチャージ信号線５は接地レベルにあるとする。
一方の節点ＡのレベルがＶｃｃ −Ｖ耐（ＶｔＮはＮチ
ャネルＭＩＳトランジスタのスレッショルド電圧）、他
の節点Ｂが接地レベルにあり、またディジット線対２．
３はプリチャージ回路１２によりすでにプリチャージが
完了してＶｃｃ −ＶＴＮというレベルになっており、
プリチャージ信号線５は接地レベルにあるとする。
次に時刻１．でワード線ｌのレベルが上昇し始め、時刻
ｔ２でワード線１のレベルがトランスファーゲートにｌ
５ＦＥＴ Ｑｓｂのスレッショルド電圧ＶＴＮを越える
と節点Ｂに接続されたトランスファーゲー） ＭＩＳＦ
ＥＴ Ｑ１６がオンして節点Ｂのレベルが上昇し始める
とともにディジット線３のレベルが下がり始める。ワー
ド線１のレベルは時刻ｔｌｏでＶｃｃレベルに到達する
が、節点Ｂのレベルはこの直前に最も高くなる０時刻ｔ
１゜以後はディジット線３の電荷がメモリセル１３を介
して放電されてディジット線３のレベルが低下するため
節点Ｂのレベルも低下していく、従来、メモリセルの低
レベルは最も高い時でもスレッショルド電圧ｖＴｈ＋を
越えないようにγＤ／γＴの値を ２．５〜３程度にし
ているのでメモリセルの高レベルは読出し動作によって
低下することはなく Ｖｃｃ −ＶＴ）Ｉを保持してい
る。
ｔ２でワード線１のレベルがトランスファーゲートにｌ
５ＦＥＴ Ｑｓｂのスレッショルド電圧ＶＴＮを越える
と節点Ｂに接続されたトランスファーゲー） ＭＩＳＦ
ＥＴ Ｑ１６がオンして節点Ｂのレベルが上昇し始める
とともにディジット線３のレベルが下がり始める。ワー
ド線１のレベルは時刻ｔｌｏでＶｃｃレベルに到達する
が、節点Ｂのレベルはこの直前に最も高くなる０時刻ｔ
１゜以後はディジット線３の電荷がメモリセル１３を介
して放電されてディジット線３のレベルが低下するため
節点Ｂのレベルも低下していく、従来、メモリセルの低
レベルは最も高い時でもスレッショルド電圧ｖＴｈ＋を
越えないようにγＤ／γＴの値を ２．５〜３程度にし
ているのでメモリセルの高レベルは読出し動作によって
低下することはなく Ｖｃｃ −ＶＴ）Ｉを保持してい
る。
第５図は、第３図のスタティック型ＭＩＳメモリセルの
７０７γｒがほぼ１の場合の動作を示すタイムチャート
である。
７０７γｒがほぼ１の場合の動作を示すタイムチャート
である。
第４図の場合と同様に、初期時（時刻ｔｏ）、ディジッ
）１１２ 、３のプリチャージは完了してディジット線
２，３ともにＶｃｃ −ＶＴＮのレベルに、またプリチ
ャージ信号線５は接地レベルになっており、メモリセル
１３内節点ＡのレベルはＶｃｃ−ＶｔＮ、＠点Ｂは接地
レベルにあるとする。
）１１２ 、３のプリチャージは完了してディジット線
２，３ともにＶｃｃ −ＶＴＮのレベルに、またプリチ
ャージ信号線５は接地レベルになっており、メモリセル
１３内節点ＡのレベルはＶｃｃ−ＶｔＮ、＠点Ｂは接地
レベルにあるとする。
まず、時刻り、でワード線ｌが上昇し始め時刻ｔ２でワ
ード線ｌのレベルがスレッショルド電圧ＶＴＮを越える
とトランスファーＭＩＳＦＥＴ Ｑ１０がオンし、節点
Ｂのレベルが上昇し始める０時刻ｔ３で節点Ｂのレベル
がスレッショルド電圧ｖ−ｒＮを越えると、ドライバＭ
ＩＳＦＥＴ ＱＣｓがオンして節点Ａのレベルが低下し
始める０時刻Ｌ７でワード線１のレベルと節点Ａのレベ
ルとの差がスレッショルド電圧ＶＴＮを越えると、トラ
ンスファーゲートＭＩＳＦＥＴ Ｑ１０がオンしてディ
ジット線２のレベルも低下し始める。
ード線ｌのレベルがスレッショルド電圧ＶＴＮを越える
とトランスファーＭＩＳＦＥＴ Ｑ１０がオンし、節点
Ｂのレベルが上昇し始める０時刻ｔ３で節点Ｂのレベル
がスレッショルド電圧ｖ−ｒＮを越えると、ドライバＭ
ＩＳＦＥＴ ＱＣｓがオンして節点Ａのレベルが低下し
始める０時刻Ｌ７でワード線１のレベルと節点Ａのレベ
ルとの差がスレッショルド電圧ＶＴＮを越えると、トラ
ンスファーゲートＭＩＳＦＥＴ Ｑ１０がオンしてディ
ジット線２のレベルも低下し始める。
ワード線１のレベルがさらに上がるとメモリセル１３の
低レベルはさらに上昇し、やがて時刻ｔ５でメモリセル
１３の高レベルと低レベルが反転してしまう、メモリセ
ルが完全に対称であれば反転することはないが、現実に
はそのようなことはないので必ず反転してしまう０時刻
ｔ５でメモリセル１３の出力が反転してしまうとディジ
ット線２．３のレベル低下速度もディジット線２の方が
ディジット線３よりも速くなり、ワード線ｌが活性化さ
れた後２０〜２５ナノ秒後の時刻ｔ８にはディジット線
１のデータも反転してしまう。
低レベルはさらに上昇し、やがて時刻ｔ５でメモリセル
１３の高レベルと低レベルが反転してしまう、メモリセ
ルが完全に対称であれば反転することはないが、現実に
はそのようなことはないので必ず反転してしまう０時刻
ｔ５でメモリセル１３の出力が反転してしまうとディジ
ット線２．３のレベル低下速度もディジット線２の方が
ディジット線３よりも速くなり、ワード線ｌが活性化さ
れた後２０〜２５ナノ秒後の時刻ｔ８にはディジット線
１のデータも反転してしまう。
このようにメモリセル１３のドライバにｌ５ＦＥＴＱ１
ｓ 、Ｑｌ？ ト） ラｙＸ ７７−ゲー） ＭＩＳＦ
ＥＴ Ｑ１４ 、Ｑｌ＆のチャネル幅対チャネル長比ｆ
ｉｌ／Ｌの値の比γ、／γ７を小さくすると読出しの際
にメモリセルデータが破壊されてしまい誤動作が起きて
しまう。
ｓ 、Ｑｌ？ ト） ラｙＸ ７７−ゲー） ＭＩＳＦ
ＥＴ Ｑ１４ 、Ｑｌ＆のチャネル幅対チャネル長比ｆ
ｉｌ／Ｌの値の比γ、／γ７を小さくすると読出しの際
にメモリセルデータが破壊されてしまい誤動作が起きて
しまう。
一方、メモリセル１３の面積という観点に立つとメモリ
セル１３内のＭＩＳＦＥＴ Ｑ＋ａ〜Ｑ１７はできる限
り小さいことが好ましい、特にスタティックメモリにお
いてはメモリセル部分の面積がチップ面積の５０〜６０
％を占めており、メモリセル面積を小さくすることは、
低コスト化、大容量化には必須である。
セル１３内のＭＩＳＦＥＴ Ｑ＋ａ〜Ｑ１７はできる限
り小さいことが好ましい、特にスタティックメモリにお
いてはメモリセル部分の面積がチップ面積の５０〜６０
％を占めており、メモリセル面積を小さくすることは、
低コスト化、大容量化には必須である。
上述した従来のスタティックメモリは、メモリセルのト
ランスファーゲー） ＭＩＳＦＥＴのチャネル幅対チャ
ネル長比％ｌｌ／Ｌの値に対するフリップフロップのド
ライバにｌ５ＦＥＴのチャネル幅対チャネル長比Ｗ／Ｌ
の値の比を２．５〜３以上にしているのでメモリセルの
面積、ひいてはチップサイズが大きくなり、低コスト化
、大容量化が困難であるという欠点がある。
ランスファーゲー） ＭＩＳＦＥＴのチャネル幅対チャ
ネル長比％ｌｌ／Ｌの値に対するフリップフロップのド
ライバにｌ５ＦＥＴのチャネル幅対チャネル長比Ｗ／Ｌ
の値の比を２．５〜３以上にしているのでメモリセルの
面積、ひいてはチップサイズが大きくなり、低コスト化
、大容量化が困難であるという欠点がある。
本発明のスタティック型ＭＩＳメモリセルは、チャネル
幅対チャネル長比の値がγＤのＭＩＳＦＥＴをフリップ
フロップの駆動トランジスタとする高抵抗負荷方式のス
タティック型ＭＩＳメモリセルにおいて。
幅対チャネル長比の値がγＤのＭＩＳＦＥＴをフリップ
フロップの駆動トランジスタとする高抵抗負荷方式のス
タティック型ＭＩＳメモリセルにおいて。
チャネル幅対チャネル長比γＤが（γＤ７１．２）≦γ
丁≦ （γＤ １０．８）のトランスファーゲートＭ
ｌ５ＦＥＴと、ディジット線上にデータが読出された後
、データが破壊される前に活性化され、その読出し出力
を増幅するフリップフロップ型センス増幅器を有するこ
とを特徴とする。
丁≦ （γＤ １０．８）のトランスファーゲートＭ
ｌ５ＦＥＴと、ディジット線上にデータが読出された後
、データが破壊される前に活性化され、その読出し出力
を増幅するフリップフロップ型センス増幅器を有するこ
とを特徴とする。
このように、メモリセルのドライバＭＩＳＦＥＴとトラ
ンスファーゲート 旧５ＦＥＴのチャネル幅対チャネル
長比をほぼ同一にし、それによって、ディジットａ上に
データが読出された後データの破壊が起る前にセンス増
幅器を活性化して正しいデータを増幅することにより、
誤動作がなく、かつメモリセル面積の小さいスタティッ
ク型ＭＩＳメモリを提供することができる。
ンスファーゲート 旧５ＦＥＴのチャネル幅対チャネル
長比をほぼ同一にし、それによって、ディジットａ上に
データが読出された後データの破壊が起る前にセンス増
幅器を活性化して正しいデータを増幅することにより、
誤動作がなく、かつメモリセル面積の小さいスタティッ
ク型ＭＩＳメモリを提供することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のスタティック型ＭＩＳメモリセルの一
実施例の回路図、第２図は本実施例の動作を示すタイム
チャートである。
実施例の回路図、第２図は本実施例の動作を示すタイム
チャートである。
本実施例は第３図のメモリセル１３のＭＩＳＦＥＴ Ｑ
１４〜Ｑ１７の代りに、それぞれのチャネル幅対チャネ
ル長比が同じ（したがってγＩ）／γ１＝１）で、かつ
製造上許容される最小寸法のＭＩＳＦＥＴ Ｑｌ〜Ｑ４
を備えたメモリセルｌＯが用いられ、またストローブ信
号によって起動され、ディジット線２゜３上に読出され
た信号を入力し、正帰還増幅して、再びディジッ）１７
２ 、３上に出力するフリップフロップ型センス増幅器
！ｌが付加されたものである。
１４〜Ｑ１７の代りに、それぞれのチャネル幅対チャネ
ル長比が同じ（したがってγＩ）／γ１＝１）で、かつ
製造上許容される最小寸法のＭＩＳＦＥＴ Ｑｌ〜Ｑ４
を備えたメモリセルｌＯが用いられ、またストローブ信
号によって起動され、ディジット線２゜３上に読出され
た信号を入力し、正帰還増幅して、再びディジッ）１７
２ 、３上に出力するフリップフロップ型センス増幅器
！ｌが付加されたものである。
フリップフロップセンス増幅器１１は、２つのＣＭＩＳ
インバータの出力と入力を交差接続して構成されている
フリップフロップと、ストローブ信号（センス増幅器活
性化信号）を入力するために、フリップフロップを構成
するＰ型ＭＩＳＦＥＴ Ｑ５゜Ｑ７とＮ型ＭＩＳＦＥＴ
Ｑｅ、 Ｑｅのソース回路にそれぞれ接続されている
Ｐ型スイッチＭＩＳＦＥＴ ＱｑとＮ型スイッチＭＩＳ
ＦＥＴ ＱＩｏによって構成されている。フリップフロ
ップの出力はそれぞれディジット線２．３に接続され、
Ｎ型ＭＩＳＦＥＴ ＱＩｏのゲートはストローブ信号人
力６に、またＰ型ＭＩＳＦＥＴ Ｑｓのゲートはインバ
ータ４を介してストローブ信号入力６に接続されている
。
インバータの出力と入力を交差接続して構成されている
フリップフロップと、ストローブ信号（センス増幅器活
性化信号）を入力するために、フリップフロップを構成
するＰ型ＭＩＳＦＥＴ Ｑ５゜Ｑ７とＮ型ＭＩＳＦＥＴ
Ｑｅ、 Ｑｅのソース回路にそれぞれ接続されている
Ｐ型スイッチＭＩＳＦＥＴ ＱｑとＮ型スイッチＭＩＳ
ＦＥＴ ＱＩｏによって構成されている。フリップフロ
ップの出力はそれぞれディジット線２．３に接続され、
Ｎ型ＭＩＳＦＥＴ ＱＩｏのゲートはストローブ信号人
力６に、またＰ型ＭＩＳＦＥＴ Ｑｓのゲートはインバ
ータ４を介してストローブ信号入力６に接続されている
。
次に、本実施例の動作について説明する。
本実施例においては１節点ＢのレベルがｖＴＮを越え、
ドライバＭＩＳＦＥＴ Ｑ２がオンして節点Ａのレベル
が下り始める時刻ｔ３までの動作は第５図の従来の場合
と同様である。しかし、ストローブ信号６が時刻ｔ４か
ら立上り始め、センス増幅器１１が。
ドライバＭＩＳＦＥＴ Ｑ２がオンして節点Ａのレベル
が下り始める時刻ｔ３までの動作は第５図の従来の場合
と同様である。しかし、ストローブ信号６が時刻ｔ４か
ら立上り始め、センス増幅器１１が。
節点Ａと節点Ｂの電位レベルがほぼ等しくなる時刻ｔ５
付近で動作を開始してディジット線２．３に読出されて
いる正しいデータを増幅し始める。これによりディジッ
）＆ｌ１ｔ２のレベルはＶｃｃレベルに、またディジッ
ト線３のレベルは接地レベルに急速に充放電される。こ
のため時刻ｔ５でいったん反転してしまったセルデータ
は時刻ｔ６で再び元に戻り、セルデータは結局破壊され
ない、この動作で重要なのはセンス増幅器１１を活性化
させる時刻である。つまり、ディジット線２，３にデー
タが出ないうちに活性化したり、逆にディジット線にい
つたん読出された正しいデータが反転してから活性化す
ると、誤ったデータを増幅してしまい、メモリセルデー
タを破壊してしまうのである。
付近で動作を開始してディジット線２．３に読出されて
いる正しいデータを増幅し始める。これによりディジッ
）＆ｌ１ｔ２のレベルはＶｃｃレベルに、またディジッ
ト線３のレベルは接地レベルに急速に充放電される。こ
のため時刻ｔ５でいったん反転してしまったセルデータ
は時刻ｔ６で再び元に戻り、セルデータは結局破壊され
ない、この動作で重要なのはセンス増幅器１１を活性化
させる時刻である。つまり、ディジット線２，３にデー
タが出ないうちに活性化したり、逆にディジット線にい
つたん読出された正しいデータが反転してから活性化す
ると、誤ったデータを増幅してしまい、メモリセルデー
タを破壊してしまうのである。
従って、ワード線１のレベルが上昇し始めてディジット
線２，３に正しいデータが読出され始めてから、そのデ
ータが消えるまでの間にセンス増幅器を活性化する必要
がある。この時間は約２０〜２５ナノ秒程度である。
線２，３に正しいデータが読出され始めてから、そのデ
ータが消えるまでの間にセンス増幅器を活性化する必要
がある。この時間は約２０〜２５ナノ秒程度である。
以上説明したように本発明は、各ディジット線毎に２リ
ップフロップ型センス増幅器を設け、ワード線が活性化
した後２０ナノ秒以内に該センス増幅器を活性化させる
ことにより、メモリセルのγ０／γ７の値を１程度にし
ても読出し動作でセルデータが破壊されないため、メモ
リセルのドライバにｌ５ＦＥＴのチャネル幅を従来のも
のの半分以下にすることができ、メモリセル面積の縮小
化ひいてはチップの縮小化、低コスト化ができ、またチ
ップサイズを同一とするならばより大容量のスタティッ
クメモリを実現できる効果がある。
ップフロップ型センス増幅器を設け、ワード線が活性化
した後２０ナノ秒以内に該センス増幅器を活性化させる
ことにより、メモリセルのγ０／γ７の値を１程度にし
ても読出し動作でセルデータが破壊されないため、メモ
リセルのドライバにｌ５ＦＥＴのチャネル幅を従来のも
のの半分以下にすることができ、メモリセル面積の縮小
化ひいてはチップの縮小化、低コスト化ができ、またチ
ップサイズを同一とするならばより大容量のスタティッ
クメモリを実現できる効果がある。
第１図は本発明のスタティック型ＭＩＳメモリセルの一
実施例の回路図、第２図は本実施例の動作を示すタイム
チャート、第３図はスタティック３図のスタティック型
ＭＩＳメモリセルのγＤ／γア＝２．５〜３およびγＤ
／γ丁がほぼｌの場合の動作を示すタイムチャートであ
る。 ■・・・ワード線、 ２．３・・・ディジット線ｔ ５・・・プリチャージ信号線、 ６・・・ストローブ信号線、 １０・・・メモリセル。 １１・・・センス増幅器。 １２・・・プリチャージ回路。
実施例の回路図、第２図は本実施例の動作を示すタイム
チャート、第３図はスタティック３図のスタティック型
ＭＩＳメモリセルのγＤ／γア＝２．５〜３およびγＤ
／γ丁がほぼｌの場合の動作を示すタイムチャートであ
る。 ■・・・ワード線、 ２．３・・・ディジット線ｔ ５・・・プリチャージ信号線、 ６・・・ストローブ信号線、 １０・・・メモリセル。 １１・・・センス増幅器。 １２・・・プリチャージ回路。
Claims (1)
- 【特許請求の範囲】 チャネル幅チャネル長比がγ＿ＤのＭＩＳＦＥＴをフ
リップフロップの駆動トランジスタとする高抵抗負荷方
式のスタティック型ＭＩＳメモリセルにおいて、 チャネル幅対チャネル長比γ＿ｒが（γ＿Ｄ／１．２）
≦γ＿ｒ≦（γ＿Ｄ／０．８）のトランスファーゲート
ＭＩＳＦＥＴと、 ディジット線上にデータが読出された後、データが破壊
される前に活性化され、その読出し出力を増幅するフリ
ップフロップ型センス増幅器を有することを特徴とする
スタティック型ＭＩＳメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275917A JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61275917A JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63128662A true JPS63128662A (ja) | 1988-06-01 |
| JPH0680806B2 JPH0680806B2 (ja) | 1994-10-12 |
Family
ID=17562223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61275917A Expired - Lifetime JPH0680806B2 (ja) | 1986-11-18 | 1986-11-18 | スタテイツク型ｍｉｓメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0680806B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443811A2 (en) * | 1990-02-19 | 1991-08-28 | Nec Corporation | Semiconductor memory device |
| US5566126A (en) * | 1993-12-03 | 1996-10-15 | Sharp Kabushiki Kaisha | MOS static memory device incorporating modified operation of sense amplifier and transfer gate |
| US6859386B2 (en) | 2002-12-16 | 2005-02-22 | Renesas Technology Corp. | Semiconductor memory device with memory cell having low cell ratio |
| US7009334B2 (en) | 2002-12-16 | 2006-03-07 | Matsushita Electric Industrial Co., Ltd. | Fluorescent lamp having meandering discharge path and manufacturing method of the same |
| JP2009048772A (ja) * | 2008-12-05 | 2009-03-05 | Renesas Technology Corp | 半導体記憶装置 |
| JP2009070474A (ja) * | 2007-09-13 | 2009-04-02 | Panasonic Corp | 半導体集積回路 |
-
1986
- 1986-11-18 JP JP61275917A patent/JPH0680806B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0443811A2 (en) * | 1990-02-19 | 1991-08-28 | Nec Corporation | Semiconductor memory device |
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| US7009334B2 (en) | 2002-12-16 | 2006-03-07 | Matsushita Electric Industrial Co., Ltd. | Fluorescent lamp having meandering discharge path and manufacturing method of the same |
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| JP2009070474A (ja) * | 2007-09-13 | 2009-04-02 | Panasonic Corp | 半導体集積回路 |
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