KR0161881B1 - 메모리의 데이타 읽기회로 - Google Patents

메모리의 데이타 읽기회로 Download PDF

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KR0161881B1
KR0161881B1 KR1019950046858A KR19950046858A KR0161881B1 KR 0161881 B1 KR0161881 B1 KR 0161881B1 KR 1019950046858 A KR1019950046858 A KR 1019950046858A KR 19950046858 A KR19950046858 A KR 19950046858A KR 0161881 B1 KR0161881 B1 KR 0161881B1
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문정환
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Abstract

본 발명은 메모리의 어드레싱(Addressing)된 데이터를 읽어낼 때의 읽기회로에 관한 것으로, 특히 메모리의 고집적화 추세와 그에 따른 저항성분 및 콘덴서 성분의 증가로 인한 메모리의 읽기동작 모드에서의 지연효과를 줄여 그로인한 어드레싱된 해당데이타의 출력시의 스피드 개선에 관한 메모리의 데이터 읽기회로에 관한 것이다.
센스엠프로부터 출력된 데이터를 입력받아 제어단자의 제어를 받아 반전출력하는 인버터부와, 상기 인버터부의 출력을 입력받고 제어단자의 제어를 받아 데이터버스 라인(DOUTB)을 전원전압(VCC)의 1/2로 미리 프리차지(Precharge)시키는 프리차지부와, 상기 프리차지부로 부터 발생된 데이터를 입력받아 증폭시키는 제1증폭부와, 입력단자가 상기 제1증폭부의 입력단자와 공통접속되어 상기 인버터부에서 발생된 신호를 입력받아 증폭시키는 제2증폭부와, 상기 제1증폭부와 제2증폭부에서 발생한 신호를 입력받아 증폭, 출력하는 출력버퍼부로 구성한다.

Description

메모리의 데이터 읽기회로
제1도는 종래 기술에 따른 메모리의 데이터 읽기회로의 일실시예를 나타낸 회로도.
제2도는 본 발명에 따른 데이터 읽기회로의 일 실시예를 나타낸 회로도.
제3도는 제1도의 동작파형도를 나타낸 것으로
(a)는 인버터부의 제어단자 P1에 인가되는 펄스신호.
(b)는 프리차지부의 제어단자 P2에 인가되는 펄스신호.
(c)는 (a)의 인버터부의 출력단자의 데이터신호.
(d)는 출력버퍼부의 제어단자에 인가되는 데이터 신호.
(e)는 출력버퍼부의 출력단에 발생되는 데이터 신호.
제4도는 제2도의 동작파형도를 나타낸 것으로,
(a)는 인버터부의 제어단자 P1에 인가되는 펄스신호.
(b)는 프리차지부의 제어단자 P2에 인가되는 펄스신호.
(c)는 제1 및 제2증폭부의 제어단에 인가되는 데이터신호.
(d)는 (a)의 인버터부의 출력단자의 데이터 신호.
(e)는 출력버퍼부의 제어단에 인가되는 출력 데이터 신호.
(f)는 출력버퍼부의 출력단에 발생되는 데이터 신호.
제5도는 제1도 및 제2도의 동작에 따른 출력의 타이밍도이다.
* 도면의 주요부분에 대한 부호의 설명
100 : 인버터부 101 : 프리차지부
200 : 제1증폭부 201 : 제2증폭부
103,105,109,202,203,207,211,212,226 : 피모스 트랜지스터
106,107,110,111,204,205,206,213,214,215 : 엔모스 트랜지스터
208 : 전송게이트 104,112,209,216,222,224 : 인버터
217 : 제1차동증폭부 218 : 제2차동증폭부
219 : 제1하이레벨차지부 220 : 제2하이레벨차지부
221 : 출력버퍼부 223 : 출력용 피모스트랜지스터
225 : 출력용 엔모스트랜지스터 210,227 : 부하 콘덴서
본 발명은 메모리의 어드레싱(Addressing)된 데이터를 읽어낼 때의 읽어내는 속도에 관한 것으로서, 특히 메모리의 고집적화 추세와 그에 따른 저항 성분 및 콘덴서 성분의 증가로 인한 메모리의 읽기동작 모드에서의 지연현상을 줄여 그로인한 어드레싱된 해당 데이터의 출력시 스피드개선을 위한 메모리의 데이터 읽기회로에 관한 것이다.
이와같은 종래의 메모리의 데이터읽기 회로는 도면 제1도에 도시된 바와 같이, 센스엠프(도시 생략됨)로부터 출력된 어드레싱된 데이터를 입력받아 제어단자(P1)의 제어를 받아 반전출력하는 상보형 인버터부(100)와, 상기 상보형 인버터부(100)에서 발생한 신호를 입력받고 제어단자(P2)의 제어를 받아 데이터버스라인(DOUTB)을 전원전압(VCC)의 1/2로 미리 프리차지(Precharge)시키는 프리차지부(101)와, 상기 프리차지부(101)로 부터 출력된 데이터를 입력받아 증폭시켜 출력하는 출력버퍼부(102)로 구성된다.
여기서, 상기 인버터부(100)는 전원전압(VCC)이 소오스전극에 인가되고 게이트전극이 인버터(104)의 출력에 접속되며 드레인전극이 피모스트랜지스터(105)의 소오스전극에 접속되는 피모스트랜지스터(103)와, 소오스전극이 상기의 피모스트랜지스터(103)의 드레인전극에 접속되고 게이트전극이 엔모스 트랜지스터(106)의 게이트전극과 센스엠프의 출력단자(SOUT)와 공통 접속되고 드레인전극이 엔모스트랜지스터(106)의 드레인전극에 접속되는 피모스트랜지스터(105)와, 드레인전극이 상기의 피모스트랜지스터(105)의 드레인전극에 접속되고 게이트전극이 상기 피모스트랜지스터(105)의 게이트전극에 접속되며 소오스전극이 엔모스트랜지스터(107)의 드레인전극에 접속되는 엔모스트랜지스터(106)와, 드레인전극이 상기의 엔모스트랜지스터(106)의 소오스전극에 접속되며 게이트전극은 인버터(104)의 입력단에 접속되고 소오스전극은 공통전위에 접속되는 엔모스트랜지스터(107)와, 입력단자는 칩인에이블단자(P1)에 접속되고 출력단자는 상기의 피모스트랜지스터(103)의 게이트전극에 접속되는 인버터(104)로 구성된다.
여기서, 상기의 프리차지부(101)는 전원전압이 소오스전극에 인가되고 게이트전극이 인버터(109)의 출력단자에 접속되며 드레인전극이 피모스트랜지스터(110)의 소오스전극에 접속되는 피모스트랜지스터(108)와, 소오스전극이 상기의 피모스트랜지스터(108)의 드레인전극에 접속되고 게이트전극이 엔모스트랜지스터(111)의 게이트전극과 데이터버스라인(DOUT)에 공통접속되며 접속되며 드레인 전극은 엔모스트랜지스터(111)의 드레인전극에 접속되는 피모스트랜지스터(110)와, 드레인전극이 상기 피모스트랜지스터(110)의 드레인전극에 접속되고 게이트전극이 상기 피모스트랜지스터(110)의 게이트전극에 접속되며 소오스전극은 엔모스트랜지스터(112)의 드레인전극에 접속되는 엔모스트랜지스터(111)와, 드레인전극이 상기 엔모스트랜지스터(111)의 소오스전극에 접속되고 게이트전극이 제어단자(P2)와 인버터(109)의 입력단자에 공통접속되고 소오스전극이 공통전위에 접속되는 엔모스트랜지스터(112)와, 입력단자가 상기 엔모스트랜지스터(112)의 게이트전극과 제어단자(P2)에 공통접속되고 출력단자가 상기 피모스트랜지스터(108)의 게이트전극에 접속되는 인버터(109)로 구성된다.
여기서, 상기의 출력버퍼부(102)는 입력단자가 인버터(115)의 입력단자와 상기 프리차지부(101)의 출력단자인 데이터버스라인(DOUTB)에 공통 접속되는 인버터(113)와, 상기 인버터(113)의 출력을 입력받아 반전출력하는 인버터(114)와, 전원전압이 소오스전극에 인가되고 게이트전극은 상기 인버터(114)의 출력에 접속되며 드레인전극은 엔모스트랜지스터(118)의 드레인전극에 접속되는 피모스트랜지스터(117)와, 입력단자가 상기의 인버터(113)의 입력단자와 상기의 프리차지부(101)의 출력단자(DOUTB)에 공통접속되는 인버터(115)와, 상기 인버터(115)의 출력을 입력받아 반전출력하는 인버터(116)와, 드레인전극이 상기 피모스트랜지스터(117)의 드레인 전극에 접속되며 게이트전극은 상기의 인버터(116)의 출력단자에 접속되고 소오스전극은 공통전위에 접속되는 엔모스트랜지스터(118)와, 일측은 상기 엔모스트랜지스터(118)의 드레인전극과 상기 피모스트랜지스터(117)의 드레인전극에 공통접속되고 타측은 공통전위에 접속되는 부하콘덴서(119)로 구성된다.
이와같이 구성된 종래의 메모리의 데이터읽기회로의 작용을 설명하면 다음과 같다.
우선, 메모리에 전원이 인가되고 해당 메모리가 아직 어드레싱되지 않았을 경우의 메모리에 있어서는, 메모리내부에 존재하는 제어단자인 P1에는 저전위인 LOW전압이 인가되고 P2에는 고전위인 HIGH전압이 인가됨으로써 노드A에는 Vcc/2의 전압이 걸리고 상기 인버터부(100)는 디스에이블 상태가 된다.
즉, 상기 제어단자 P1는 상기 인버터부(100)를 인에이블 또는 디스에이블시키는 단자로 작용한다.
또한, 전원이 인가되는 순간 제어단자 P2는 로우레벨에서 하이레벨로 액티브됨에 따라 프리차지부(101)의 출력단자인 노드A는 Vcc/2의 전위로 프리차지(Precharge)상태로 된다.
상기의 Vcc/2로 프리차지된 전위를 입력받은 인버터(113)는 도면 제3도의 (c)에 도시된 바와 같이, 내부설계를 문턱전압레벨이 프리차지레벨보다 낮도록 설계되어 있기 때문에 입력받은 Vcc/2의 전압을 고전위로 인식하여 로우레벨을 출력하게 된다.
또한, 상기의 로우레벨의 전위를 입력받은 인버터(114)는 그 입력받은 신호를 반전하여 피모스트랜지스터(117)의 게이트전극으로 인가시킨다.
또한, 상기의 Vcc/2로 프리차지된 전위를 입력받은 인버터(115)는 문턱전압레벨이 프리차지레벨보다 높게 설계되어 있기 때문에 입력받은 Vcc/2의 전압을 저전위로 인식하여 하이레벨을 출력하게 된다.
즉, 상기의 인버터들(113,115)은 문턱전압이 서로 다르게 설계된 인버터들이며 상기 인버터(115)의 출력인 하이레벨의 전위를 입력받은 인버터(116)는 그 입력받은 신호를 반전하여 엔모스트랜지스터(118)의 게이트전극으로 인가시킨다.
따라서, 상기 모스트랜지스터들(117), (118)은 서로 오프되어 출력단자(DQ)는 H레벨도 L레벨도 아닌 상태가 된다.
즉, 메모리에 전원이 인가된 후 해당 셀이 선택되지 않았을 때의 출력단자(DQ)는 하이-임피던스상태(FLOATING)가 된다.
그리고, 상기의 4개의 인버터들(113,114,115,116)은 전류증폭용으로 사용되어 칩사이즈가 큰 피모스트랜지스터(117)와 엔모스트랜지스터(118)를 충분히 구동시키기 위한 전류를 공급하여준다.
이와 같은 메모리가 어드레싱되지 않은 상태에서 읽기모드상태로 변환되고 어드레스조합에 의해 메모리의 해당 셀이 지정되면 지정된 셀의 1비트 데이터가 센스엠프(도시 생략됨)에 의하여 증폭되어 센스엠프의 출력단자(SOUT)로 출력되고 도면 제3도의 (a)에 도시된 바와 같이, 인버터부(100)의 제어단자인 P1이 로우레벨에서 하이레벨로 변환되는 순간 상기 인버터부(100)는 인에이블상태가 되어 상기 인버터부(100)의 입력단자에 인가된 1비트데이타는 노드A로 위상반전되어 출력되며 상기 출력된 1비트 데이터는 노드A(DOUTB)에 미리 프리차지된 Vcc/2를 기준 전위로하여 고전위 또는 저전위의 레벨값을 갖는다.
이때, 상기 프리차지부(101)는 도면 제3도의 (b)에 도시된 바와 같이, 제어단자 P2가 H레벨에서 L레벨로 변환되면서 디스에이블 상태로 변환된다.
즉, 상기 인버터부(100)로부터 출력되는 어드레싱된 1비트 데이터는 노드 A의 프리차지된 레벨을 기준으로 H혹은 L레벨로 변환되므로 기준전위인 0볼트전위에서 H혹은 L레벨로 변환되는 속도보다 그만큼 변환되는 속도가 빠르게 되며 메모리의 출력단자(DQ)로 출력되는 타이밍도는 도면 제3도의 (e)도시된 바와 같다.
즉, 상기의 센스엠프(미도시)의 출력단자(SOUT)로 부터 발생된 어드레싱된 1비트 데이터는 상기 인버터부(100)의 출력단자(DOUTB)로 반전출력되고 상기의 반전출력된 1비트 데이터는 Vcc/2의 전압을 기준으로 상하로 스윙하는 출력형태로 나타나며 상기 출력버퍼부(102)에 의하여 증폭 및 반전되어 출력단자(DQ)에 해당 데이터가 출력된다.
그러나, 이와같은 종래의 메모리의 데이터읽기 회로는 프리차지부를 이용한 데이터 출력시의 스피드 개선에도 불구하고 고집적화에 따른 저항 및 콘덴서 성분의 증가와 그로인한 데이터 출력시의 데이터 액서스(ACCESS)타임이 증가하는 문제점이 있다.
또한, 종래의 메모리의 데이터읽기 회로는 문턱 전압이 서로 다른 인버터의 설계시에 발생하는 지연현상에 따른 데이터 엑서스(ACCESS)타임이 증가하는 문제점도 있다.
따라서, 본 발명은 이와같은 종래의 문제점을 감안하여 안출된 것으로, 본 발명의 목적은 메모리의 고집적화 추세에 따라 증가하는 R/C성분으로인한 지연효과를 줄여 메모리의 데이터 읽기모드시에 스피드개선에 적당한 메모리의 데이터읽기 회로를 제공함에 있다.
이와 같은 본 발명의 목적을 달성하기위한 메모리의 데이터읽기 회로는 센스엠프로부터 출력된 데이터를 입력받아 반전출력하는 인버터부와, 상기 인버터부의 출력단자인 데이터버스 라인(DOUTB)를 Vcc/2로 프리차지시키는 프리차지부와, 상기 인버터부에서 출력된 신호를 입력받아 증폭하는 제1증폭부와, 상기 제1증폭부의 입력단자와 공통접속되어 상기 인버터부에서 출력된 신호를 입력받아 증폭하는 제2증폭부와, 상기 제1 및 제2증폭부에서 증폭된 신호를 입력받아 반전증폭후 출력하는 출력버퍼부를 포함하는 것을 특징으로 한다.
이하, 본 발명 메모리의 데이터읽기 회로를 상세히 설명하면 다음과 같다.
제2도는 본 발명 메모리의 데이터읽기 회로의 블록도로서 센스엠프(미도시)로부터 출력된 데이터를 입력받아 제어단자(P1)의 제어를 받아 반전출력하는 인버터부(100)와, 상기 인버터부(100)에서 발생하는 신호를 입력받고 제어단자(P2)의 제어를 받아 데이터버스라인(DOUTB)을 전원전압(VCC)의 1/2로 미리 프리차지(precharge)시키는 프리차지부(101)와, 상기 인버터부(100)로 부터 발생된 데이터를 입력받아 증폭시키는 제1증폭부(200)와, 입력단자 상기 제1증폭부(200)의 입력단자와 공통접속되어 상기 인버터부(100)로 부터 발생된 데이터를 입력받아 증폭시키는 제2증폭부(201)와, 상기 제1증폭부(200) 및 제2증폭부(201)에서 발생된 신호를 입력받아 반전증폭하여 출력하는 출력버퍼부(221)로 구성한다.
여기서, 상기의 인버터부(100)와, 프리차지부(101)의 상세 구성은 종래기술의 상세구성과 동일하므로 생략한다.
여기서, 제1증폭부(200)는 상기 인버터부(100)에서 발생된 신호를 인가받아 기준 전압 단자에 인가된 기준전압(VREF)과의 차를 증폭하여 출력하는 제1차동증폭부(217)와, 상기 제1차동증폭부(217)에서 발생된 신호를 보다 빠르게 감지하여 출력버퍼부(221)로 전달하는 제1하이레벨차지부(219)로 구성한다.
여기서, 제2증폭부(201)는 상기 인버터부(100)에서 발생된 신호를 인가받아 기준 전압 단자에 인가된 기준전압(VREF)과의 차를 증폭하여 출력하는 제2차동증폭부(218)와, 상기 제2차동증폭부(218)에서 발생된 신호를 보다 빠르게 감지하여 출력버퍼부(221)로 전달하는 제2하이레벨차지부(220)로 구성한다.
여기서, 출력버퍼부(221)는 상기 제1차동증폭부(217)에서 출력되는 신호(DSB)를 입력받아 반전출력하는 인버터(209)와, 상기 인버터(209)의 출력을 입력받아 반전출력하는 인버터(222)와, 소오스전극이 전원전압에 접속되고 게이트전극이 상기 인버터(222)의 출력단자(DP)에 접속되며 드레인전극이 후술하는 엔모스트랜지스터(225)의 드레인전극에 접속되는 피모스트랜지스터(223)와, 상기 제2차동증폭부(218)의 출력단자(DS)에서 발생되는 신호를 입력받아 반전 및 증폭하여 출력하는 인버터(224)와, 게이트전극이 상기 인버터(224)의 출력단자(DN)에 접속되고 드레인전극이 상기 피모스트랜지스터(223)의 드레인전극에 접속되고 소오스전극이 공통전위에 접속되는 엔모스 트랜지스터(225)와 일측은 상기 피모스트랜지스터(223)의 드레인 전극 및 엔모스트랜지스터(225)의 드레인 전극에 공통접속되고 타측은 공통전위에 접속되는 부하 콘덴서(227)로 구성한다.
여기서, 제1차동 증폭부(217)는 전원전압(Vcc)이 소오스전극에 인가되고 게이트전극이 후술하는 피모스트랜지스터(203)의 게이트전극 및 자신의 드레인전극에 공통접속되는 피모스트랜지스터(202)와, 드레인전극이 상기의 피모스트랜지스터(202)의 드레인전극에 접속되고 게이트전극이 상기의 프리차지부(101)의 출력단자(DOUTB)에 접속되며 소오스전극이 엔모스트랜지스(205)의 소오스전극 및 엔모스트랜지스터(206)의 드레인전극에 접속되는 엔모스트랜지스터(204)와, 전원전압(Vcc)이 소오스전극에 인가되고 게이트전극이 상기 피모스트랜지스터(202)의 게이트전극에 접속되며 드레인전극이 엔모스트랜지스터(205)의 드레인전극에 접속되는 피모스트랜지스터(203)와, 드레인전극이 상기 피모스트랜지스터(203)의 드레인전극에 접속되고 게이트전극이 전송게이트(208)의 일측에 접속되고 소오스전극이 상기 엔모스트랜지스터(204)의 소오스전극과 엔모스트랜지스터(206)의 드레인전극에 공통접속되는 엔모스트랜지스터(205)와, 드레인전극이 상기 엔모스트랜지스터들(204), (205)의 소오스전극에 공통접속되고 게이트전극이 제1하이레벨 차지부(219)의 전송게이트(208)의 L측 제어단자에 접속되고 소오스 전극이 공통전위에 접속되는 엔모스트랜지스터(206)로 구성된다.
여기서, 제1하이레벨 차지부(219)는 소오스전극이 전원전압에 접속되고 게이트전극이 제어단자 P3와 후술하는 전송게이트(208)의 L측제어단자에 공통접속되고 드레인전극이 상기 제1차동증폭부(217)의 피모스게이트(203)의 드레인전극과 후술하는 출력버퍼부(221)의 인버터(209)의 입력단자(DSB)에 공통접속되는 피모스트랜지스터(207)와, 일측이 노드 X에 접속되고 타측이 상기 프리차지부(101)의 출력단자(DOUTB)에 접속되며 L측제어단자는 상기 제1차동증폭부(217)의 엔모스트랜지스터(206)의 게이트전극에 접속되며 H측 제어단자는 후술하는 제2증폭부(201)의 인버터(206)의 출력단자에 접속되는 전송게이트(208)와, 일측이 노드 X에 접속되고 타측이 공통전위에 접속되는 콘덴서(210)로 구성된다.
여기서, 제2차동증폭부(218)는 전원전압(Vcc)이 소오스전극에 인가되고 게이트전극이 후술하는 피모스트랜지스터(212)의 게이트전극 및 자신의 드레인전극에 공통접속되는 피모스트랜지스터(211)와, 드레인전극이 상기 피모스트랜지스터(211)의 드레인전극에 접속되고 게이트전극이 상기의 노드 X에 접속되며 소오스전극이 후술하는 엔모스트랜지스(214)의 소오스전극 및 후술하는 엔모스트랜지스터(215)의 드레인전극에 접속되는 엔모스트랜지스터(213)와, 전원전압(Vcc)이 소오스전극에 인가되고 게이트전극이 상기 피모스트랜지스터(211)의 게이트전극에 접속되며 드레인전극이 후술하는 엔모스트랜지스터(214)의 드레인전극에 접속되는 피모스트랜지스터(212)와, 드레인전극이 상기 피모스트랜지스터(212)의 드레인전극에 접속되고 게이트전극이 상기의 제1증폭부(200)의 전송게이트(208)의 일측 및 상기 프리차지부(101)의 출력단자(DOUTB)에 공통접속되고 소오스전극이 상기 엔모스트랜지스터(213)의 소오스전극과 엔모스트랜지스터(215)의 드레인전극에 공통접속되는 엔모스트랜지스터(214)와, 드레인전극이 상기 엔모스트랜지스터들(213), (214)의 소오스전극에 공통접속되고 게이트전극이 후술하는 인버터(216)의 입력단자와 제어단자 P3에 공통접속되고 소오스전극이 공통전위에 접속되는 엔모스트랜지스터(215)와, 입력단자가 제어단자 P3와 상기 엔모스트랜지스터(215)의 게이트전극에 공통접속되고 출력단자가 상기 제1증폭부(200)의 전송게이트(208)의 H레벨측 제어단자에 접속되는 인버터(216)로 구성된다.
여기서, 제2하이레벨 차지부(219)는 소오스전극이 전원전압에 접속되고 게이트전극이 제어단자 P3와 상기 엔모스트랜지스터(215)의 게이트전극 및 상기 인버터(216)의 입력단자에 공통접속되고 드레인전극이 상기 피모스트랜지스터(212)의 드레인전극(DS단자) 및 상기 출력버퍼부(221)의 인버터(224)의 입력단자에 공통 접속되는 피모스트랜지스터(226)로 구성한다.
이와같이 구성된 본 발명 메모리의 데이터읽기 회로의 작용을 상세히 설명하면 다음과 같다.
본 발명중 상기 인버터부(100)와 프리차지부(101) 및 출력버퍼부(102)의 작용은 종래의 작용 설명과 동일하므로 생략하기로 한다.
메모리에 전원이 인가되면 제어단자 P3는 도면 제4도의 (c)와 같이, L레벨이 되어 상기 전송게이트(208)를 인에이블시켜 상기 엔모스트랜지스터(205)의 게이트단자와 상기 엔모스트랜지스터(213)의 게이트단자인 노드X의 전위를 Vcc/2의 레벨로 프리차지시킨다.
이 상태에서 메모리가 어드레싱되면 도면 제4도의 (a)에 도시된 바와 같이, 제어단자 P1에 인가된 펄스신호에 의하여 상기 인버터부(100)가 인에이블되고 상기 프리차지부(101)가 도면 제4도의 (b)에 도시된 바와 같이, 제어단자 P2에 인가된 펄스신호에 의하여 디스에이블되어 센스엠프로 부터 출력된 신호가 노드 A에 프리차지레벨을 기준으로 H 또는 L의 전압으로 나타나게 된다.
이때, 제어단자 P3는 도면 제4도의 (c)에 도시된 바와 같이, L레벨에서 H레벨로 변환되어 상기 전송게이트(208)는 OFF되고 따라서, 상기 엔모스트랜지스터들(206), (215)은 턴온(TURN ON)되어 상기 제1차동증폭부(217)와 제2차동증폭부(218)가 동작하게 되는 것이다. 그리고, 상기 제1하이레벨차지부(219)의 피모스트랜지스터(207)와 제2하이레벨 차지부(220)의 피모스트랜지스터(226)는 턴오프(TURN OFF)되는 것이다.
다음에, 상기의 센스엠프로부터 출력된 1비트 데이터(DOUTB, 도면 제4의 d)는 상기 제1증폭부(200)의 엔모스트랜지스터(204)의 게이트전극 및 상기 제2증폭부(201)의 엔모스트랜지스터(214)의 게이트전극에 인가되는 것이다.
그리고, 노드 X에 프리차지 레벨의 전압이 인가되어 제1 및 제2차동증폭부(217), (218)의 기준전압으로 사용되는 것이다.
이때, 상기 엔모스트랜지스터(204)의 게이트전극에 인가된 1비트 데이터가 H레벨이면 커런트미러형 차동증폭기의 동작에 의하여 상기 피모스트랜지스터(203)의 드레인단자에 증폭된 출력전압이 나타나게 되고 상기의 출력전압은 제1하이레벨 차지부(219)에 인가되었던 H레벨 전압과 합하여져 보다 빠르게 변환된 전압을 출력버퍼부(221)로 전달하게 된다. 또한, 상기의 제2증폭부(201)의 엔모스트랜지스터(214)의 게이트 전극에 H레벨의 전압이 인가되면 상기의 제2차동증폭부(218)가 동작하여 출력단자(DS)인 상기의 피모스트랜지스터(212)의 드레인단자에는 L레벨의 출력전압이 나타나 상기 출력버퍼부(221)로 출력되어 메모리의 출력단자(DQ)로 제4도의 (f)에 도시된 바와 같이 보다 빠르게 출력되는 것이다.
도면 제5도는 종래의 메모리 데이터 읽기회로 및 본 발명에 따른 출력 타이밍도로서, 실선은 종래의 메모리읽기 회로에서의 출력 타이밍도이며 점선은 본 발명에 따른 출력타이밍도이다.
도면 제5도에 도시된 바와 같이, 본 발명에 따르면 하이레벨로 인식되는 전압레벨로 도달되는 시간이 종래의 회로보다 약 10NS 빠르게 출력한다.
이상에서 상세히 설명한 바와 같이, 본 발명에 따르면 제1 및 제2증폭부에 의하여 어드레싱된 데이터를 보다 고속으로 감지하여 메모리의 출력단자(DQ)로 출력하게 되는 것이다.
따라서, 메모리의 고집적화 추세와 그에 따른 저항 성분 및 콘덴서 성분의 증가로 인한 메모리의 읽기 동작 모드에서의 지연현상을 줄여 그로인한 어드레싱된 해당 데이터의 출력시 스피드개선을 할 수 있다.

Claims (7)

  1. 센스엠프로부터 출력된 데이터를 입력받아 반전출력하는 인버터부와, 상기 인버터부의 출력단자인 데이터버스라인(DOUTB)를 Vcc/2로 프리차지시키는 프리차지부와, 상기 인버터부에서 출력된 신호를 입력받아 증폭하는 제1증폭부와, 상기 제1증폭부의 입력단자와 공통 접속되어 상기 인버터부에서 출력된 신호를 입력받아 증폭하는 제2증폭부와, 상기 제1 및 제2증폭부에서 증폭된 신호를 입력받아 반전증폭후 출력하는 출력버퍼부를 포함하는 것을 특징으로 하는 메모리의 데이터읽기 회로.
  2. 제1항에 있어서, 상기 제1증폭부는 상기 인버터부에서 출력된 1비트 데이터를 인가받아 증폭출력하는 제1차동 증폭부와, 상기 제1차동 증폭부에서 출력된 신호를 보다 더 빠르게 H레벨로 변환시키는 제1하이레벨 차지부를 포함하는 것을 특징으로 하는 메모리의 데이터읽기 회로.
  3. 제2항에 있어서, 상기 제1차동 증폭부는 다수개의 피모스트랜지스터와 엔모스 트랜지스터의 조합으로 구성된 커런트 미러형 미분증폭기를 포함하는 것을 특징으로 하는 메모리의 데이터 읽기 회로.
  4. 제2항에 있어서, 상기 제1하이레벨 차지부는 소오스전극이 전원전압에 접속되고 게이트전극이 제어단자 P3와 후술하는 전송게이트의 L측제어단자에 공통접속되고 드레인전극이 상기 제1차동증폭부의 피모스게이트의 드레인전극과 출력버퍼부의 인버터의 입력단자(DSB)에 공통접속되는 피모스트랜지스터와, 일측이 노드 X에 접속되고 타측이 상기 프리차지부의 출력단자(DOUTB)에 접속되며 L측제어단자는 상기 제1차동증폭부의 엔모스트랜지스터의 게이트전극에 접속되며 H측 제어단자는 제2증폭부의 인버터의 출력단자에 접속되는 전송게이트와, 일측이 노드 X에 접속되고 타측이 공통전위에 접속되는 콘덴서를 포함함을 특징으로 하는 메모리의 데이터 읽기 회로.
  5. 제1항에 있어서, 상기 제2증폭부는 상기 인버터부에서 발생된 신호를 인가받아 기준 전압단자에 인가된 기준전압(VREF)과의 차를 증폭하여 출력하는 제2차동 증폭부와, 상기 제2차동 증폭부에서 발생된 신호를 보다 빠르게 감지하여 출력버퍼부로 전달하는 제2항이레벨 차지부를 포함함을 특징으로 하는 매모리의 데이터 읽기회로.
  6. 제5항에 있어서, 상기 제2차동증폭부는 다수개의 피모스트랜지스터와 엔모스트랜지스터의 조합으로 구성된 커런 트 미러형 미분증폭기를 포함하는 것을 특징으로 하는 메모리의 데이터 읽기 회로.
  7. 제5항에 있어서, 상기 제2하이레벨 차지부는 소오스전극이 전원전압에 접속되고 게이트전극이 제어단자 P3와 상기 엔모스트랜지스터의 게이트전극 및 상기 인버터의 입력단자에 공통접속되고 드레인전극이 상기 피모스트랜지스터의 드레인전극(DS단자) 및 상기 출력버퍼부의 인버터의 입력단자에 공통접속되는 피모스트랜지스터를 포함함을 특징으로 하는 메모리의 데이터 읽기회로.
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