JPH11203881A

JPH11203881A - データ読み出し回路

Info

Publication number: JPH11203881A
Application number: JP375798A
Authority: JP
Inventors: Kyoichi Shioda; 京市塩田; Terukuni Kubo; 輝訓久保
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-12
Filing date: 1998-01-12
Publication date: 1999-07-30
Also published as: KR100304400B1; US5889703A; TW388884B; DE19842880A1; KR19990066767A

Abstract

(57)【要約】【課題】経年変化により素子の特性が変化した場合で
あっても、適切な基準電圧の下でデータの読み出しを実
行し得るデータ読み出し回路を得る。【解決手段】サンプルメモリセル１０ａを選択する
と、浮遊ゲートに電子が注入されていないメモリトラン
ジスタ２６ａはオンする。このとき、センスアンプ１８
の入力端子２２には電圧Ｖ₂₂が入力され、制御回路１３
は電圧Ｖ₂₂を検出しディジタル信号として記憶する。一
方、サンプルメモリセル１０ｂを選択しても浮遊ゲート
に電子が注入されているメモリトランジスタ２６ｂはオ
ンしない。従って、入力端子２２には電圧Ｖ₁₁がそのま
ま入力されることとなる。制御回路１３は電圧Ｖ₁₁を検
出しディジタル信号として記憶する。制御回路１３は、
記憶した２つのディジタル信号に基づいて基準電圧Ｖ
_REFを設定し、基準電圧発生回路１４はこれを発生す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
のメモリに記憶されたデータを読み出すデータ読み出し
回路に関し、特にセンスアンプに入力される基準電圧の
設定方法に関するものである。

【０００２】

【従来の技術】図５は、一般的なメモリの構成を示す概
略図である。１０１は、メモリ１００の外部（例えばＣ
ＰＵ等）から送られてくるアドレスデータをメモリ１０
０に伝達するためのアドレスバスである。１０２は、ア
ドレスバス１０１から送られてきたアドレスデータをワ
ードデコーダ１０４及びビットデコーダ１０５に振り分
けるためのアドレスバッファである。１０３は、「１」
又は「０」のデータを記憶する複数のデータメモリセル
（図示しない）が行列状に配置されたメモリセルアレイ
である。メモリセルアレイ１０３を構成する各データメ
モリセルには、ワード線１０６及びビット線１０７がそ
れぞれ接続されている。１０４は、複数のワード線１０
６の中から、アドレスデータによって指定された所望の
ワード線を選択するためのワードデコーダである。１０
５は、複数のビット線１０７の中から、アドレスデータ
によって指定された所望のビット線を選択するためのビ
ットデコーダである。１０８は、ワードデコーダ１０４
及びビットデコーダ１０５によってそれぞれ選択された
ワード線１０６及びビット線１０７の交点に存在するデ
ータメモリセルに記憶されているデータを検出し増幅す
るためのセンスアンプ部である。１０９は、センスアン
プ部１０８から出力されたデータをメモリ１００の外部
（例えばＣＰＵ等）に伝達するためのデータバスであ
る。

【０００３】図６は、従来のデータ読み出し回路の構成
を示すブロック図である。図６では、図５に示したメモ
リ１００のうち１ビット分のデータ読み出し回路を抜き
出して示した。１１０はメモリセルであり、図５に示し
たメモリセルアレイ１０３を構成する複数のデータメモ
リセルの一つに相当するものである。メモリセル１１０
は浮遊ゲートを有するメモリトランジスタ１１１から成
り、ＥＰＲＯＭ（Electrically Programmable Read Onl
y Memory）を構成している。メモリトランジスタ１１１
のゲート（Ｇ）はワード線１０６ａに、ドレイン（Ｄ）
はビット線１０７ａに、ソース（Ｓ）は接地に、それぞ
れ接続されている。ここで、ワード線１０６ａ及びビッ
ト線１０７ａは、図５に示した複数のワード線１０６及
びビット線１０７の一つに相当する。ビット線１０７ａ
はセレクタ１０５ａに接続されている。このセレクタ１
０５ａは、図５に示したビットデコーダ１０５の一部分
に相当し、配線１１３とビット線１０７ａとを接続する
ものである。１１２はプルアップ回路であり、配線１１
３及びセレクタ１０５ａを介して、ビット線１０７ａに
所定の電圧を印加する。センスアンプ１０８ａは２つの
入力端子１１４，１１５を有しており、一方の入力端子
１１４には、ノードＮＤ₁を介して配線１１３の電圧が
入力される。

【０００４】１２２は基準電圧発生回路であり、主にメ
モリトランジスタ１１６と、セレクタ１１９と、プルア
ップ回路１２１とによって構成されている。メモリトラ
ンジスタ１１６は、メモリトランジスタ１１１と同様に
浮遊ゲートを有するＥＰＲＯＭセルによって構成されて
いる。メモリトランジスタ１１６のソースは接地に、ド
レインは配線１１８に、ゲートは配線１１７に、それぞ
れ接続されている。配線１１８はセレクタ１１９に接続
されており、セレクタ１１９はノードＮＤ₂を有する配
線１２０を介してプルアップ回路１２１に接続されてい
る。そして、センスアンプ１０８ａの入力端子１１５に
は、ノードＮＤ₂を介して配線１２０の電圧が基準電圧
Ｖ_REFとして入力される。

【０００５】以下、メモリセル１１０に記憶されている
データの読み出し動作について説明する。まず、ワード
線１０６ａによってメモリトランジスタ１１１のゲート
に電圧を印加する。すると、メモリセル１１０の記憶内
容に応じてメモリトランジスタ１１１はオン又はオフと
なり、その結果、センスアンプ１０８ａの一方の入力端
子１１４には高低２種類の電圧Ｖ₁，Ｖ₂が入力されるこ
ととなる。

【０００６】センスアンプ１０８ａの他方の入力端子１
１５には、例えば電圧Ｖ₁，Ｖ₂の中間の電圧を基準電圧
Ｖ_REFとして入力する。このとき、基準電圧Ｖ_REFの電圧
値を所望のものに設定するために、プルアップ回路１２
１、セレクタ１１９、及びメモリトランジスタ１１６を
適切に選択する。

【０００７】センスアンプ１０８ａは、入力端子１１４
に入力される電圧Ｖ₁若しくはＶ₂と入力端子１１５に入
力される基準電圧Ｖ_REFとの大小を比較し、その比較結
果を増幅して出力する。

【０００８】

【発明が解決しようとする課題】しかし、このような従
来のデータ読み出し回路においては、基準電圧Ｖ_REFを
適切に設定するために、メモリトランジスタ１１１やプ
ルアップ回路１１２の特性、あるいはセレクタ１０５ａ
の負荷に応じて、所望の電圧を印加するプルアップ回路
１２１を選択し、所望の電圧降下を生じるメモリトラン
ジスタ１１６及びセレクタ１１９を選択して基準電圧発
生回路１２２を構成しなければならず、その選択が煩雑
であるという問題があった。

【０００９】また、たとえ適切な素子を選択して基準電
圧発生回路１２２を構成したとしても、経年変化により
素子の特性等が変化した場合は基準電圧Ｖ_REFも変動し
てしまい、しかも基準電圧Ｖ_REFを再設定することがで
きないため、製品の寿命が短いという問題もあった。

【００１０】この発明はかかる問題を解決するために成
されたものであり、素子の特性等が変化した場合であっ
ても簡易に基準電圧の再設定を行うことができ、適切な
基準電圧の下でデータの読み出しを実行し得るデータ読
み出し回路を得ることを目的とするものである。

【００１１】

【課題を解決するための手段】この発明のうち請求項１
に係るデータ読み出し回路は、データメモリセルに記憶
される２値データが一のデータであるか他のデータであ
るかに対応して電圧値が高低する第１の電圧を基準電圧
と比較し、その比較結果に基づいてデータメモリセルが
記憶しているデータを把握するデータ読み出し回路であ
って、一及び他のデータをそれぞれ記憶するサンプルメ
モリセルと、サンプルメモリセルが記憶している一のデ
ータに対応する第２の電圧と第１の参照電圧とを比較
し、サンプルメモリセルが記憶している他のデータに対
応する第３の電圧と第２の参照電圧とを比較する比較手
段と、第１及び第２の参照電圧をそれぞれ発生する電圧
発生手段とを備え、基準電圧は比較手段による比較結果
に基づいて設定されるものである。

【００１２】また、この発明のうち請求項２に係るデー
タ読み出し回路は、請求項１記載のデータ読み出し回路
であって、第１の電圧と基準電圧との比較は比較手段に
よって行われることを特徴とするものである。

【００１３】また、この発明のうち請求項３に係るデー
タ読み出し回路は、請求項１記載のデータ読み出し回路
であって、サンプルメモリセルは、複数のデータメモリ
セルが行列状に配置されたメモリセルアレイ内に設けら
れることを特徴とするものである。

【００１４】また、この発明のうち請求項４に係るデー
タ読み出し回路は、請求項３記載のデータ読み出し回路
であって、データ読み出し回路の動作を制御する制御部
と、制御部に接続された記憶手段とをさらに備え、サン
プルメモリセルは、メモリセルアレイ内の少なくとも２
箇所に設けられ、記憶手段は、第１の箇所に配置された
サンプルメモリセルから得られる第１の基準電圧と、第
２の箇所に配置されたサンプルメモリセルから得られる
第２の基準電圧とを記憶し、制御部は、記憶手段に記憶
された第１及び第２の基準電圧に基づいて基準電圧を設
定することを特徴とするものである。

【００１５】また、この発明のうち請求項５に係るデー
タ読み出し回路は、請求項３記載のデータ読み出し回路
であって、サンプルメモリセルに対して一及び他のデー
タを順次書き込むデータ書込手段をさらに備えることを
特徴とするものである。

【００１６】

【発明の実施の形態】図１は、メモリの構成例を示す概
略図である。１はＣＰＵである。２は、ＣＰＵ１から送
られてくるアドレスデータをメモリ１６に伝達するため
のアドレスバスである。１５は、アドレスバス２から送
られてきたアドレスデータをワードデコーダ４及びビッ
トデコーダ５に振り分けるためのアドレスバッファであ
る。３は、「１」又は「０」のデータを記憶する複数の
データメモリセル（図示しない）が行列状に配置された
メモリセルアレイである。メモリセルアレイ３を構成す
る各データメモリセルは、例えば浮遊ゲートを有するメ
モリトランジスタであるＥＰＲＯＭセルによって構成さ
れており、各データメモリセルにはワード線６及びビッ
ト線７がそれぞれ接続されている。また、メモリセルア
レイ３には、データ「１」を記憶したサンプルメモリセ
ル１０ａと、データ「０」を記憶したサンプルメモリセ
ル１０ｂとが設けられており、サンプルメモリセル１０
ａはワード線８及びビット線９ａに、サンプルメモリセ
ル１０ｂはワード線８及びビット線９ｂに、それぞれ接
続されている。４は、複数のワード線６，８の中から、
アドレスデータによって指定された所望のワード線を選
択するためのワードデコーダである。５は、複数のビッ
ト線７，９ａ，９ｂの中から、アドレスデータによって
指定された所望のビット線を選択するためのビットデコ
ーダである。１１は、ワードデコーダ４及びビットデコ
ーダ５によってそれぞれ選択されたワード線及びビット
線の交点に存在するメモリセルに記憶されているデータ
を検出し増幅するためのセンスアンプ部である。１２
は、センスアンプ部１１から出力されたデータをＣＰＵ
１に伝達するためのデータバスである。１３は制御回
路、１４は基準電圧発生回路であり、これらについては
以下に詳述する。

【００１７】図２は、本発明の実施の形態に係るデータ
読み出し回路の構成を示すブロック図である。サンプル
メモリセル１０ａ，１０ｂは、それぞれメモリトランジ
スタ２６ａ，２６ｂから成り、メモリトランジスタ２６
ａ，２６ｂはいずれもＥＰＲＯＭを構成している。メモ
リトランジスタ２６ａの浮遊ゲートには電子が注入され
ておらず、メモリトランジスタ２６ａは動作しきい値電
圧が低い状態となっている。一方、メモリトランジスタ
２６ｂの浮遊ゲートには電子が注入されており、メモリ
トランジスタ２６ｂは動作しきい値電圧が高い状態とな
っている。メモリトランジスタ２６ａのゲート（Ｇ）は
ワード線８に、ドレイン（Ｄ）はビット線９ａに、ソー
ス（Ｓ）は接地に、それぞれ接続されている。また、メ
モリトランジスタ２６ｂのゲート（Ｇ）はワード線８
に、ドレイン（Ｄ）はビット線９ｂに、ソース（Ｓ）は
接地に、それぞれ接続されている。ビット線９ａ，９ｂ
は、いずれもセレクタ１７に接続されている。セレクタ
１７は、図１に示したビットデコーダ５の一部分に相当
するものであり、配線２０に対してビット線９ａ，９ｂ
の一方を選択して接続する。また、データメモリセルに
記憶されたデータを読み出す場合はビットデコーダ５に
よって電圧降下が生ずるが、サンプルメモリセル１０
ａ，１０ｂとセンスアンプ１８との間にセレクタ１７を
設けることにより、ビットデコーダ５によって生ずる電
圧降下と同様の電圧降下をセレクタ１７によって生じさ
せることができる。１９はプルアップ回路であり、配線
２０に所定の電圧を印加する。そして、この電圧はセレ
クタ１７を介してビット線９ａ，９ｂにも印加される。

【００１８】センスアンプ１８（比較手段）は２つの入
力端子２２，２３を有しており、一方の入力端子２２に
は、ノードＮＤ₁を介して配線２０の電圧が入力され
る。このセンスアンプ１８は、図１に示したセンスアン
プ部１１の一部分に相当するものであり、その動作は制
御回路１３から制御信号線２５を介して入力される制御
信号によって制御される。１４は、制御回路１３からの
制御信号に基づいて、所定の参照電圧Ｖ₀₀，Ｖ₀₁、及び
所定の基準電圧Ｖ_REFを発生するための基準電圧発生回
路（電圧発生手段）であり、例えばディジタル信号をア
ナログ信号に変換するＤＡ変換器によって構成されてい
る。２１は、端子Ｘに対して端子Ｙ及び端子Ｚの一方を
選択して接続するためのスイッチである。端子Ｙが選択
されることによりセンスアンプ１８と制御回路１３とが
接続され、端子Ｚが選択されることによりセンスアンプ
１８とデータバス１２とが接続される。２４はＣＰＵ１
に接続されたメモリであり、ＣＰＵ１が基準電圧Ｖ_REF
の設定動作を行うためのプログラムが記憶されている。

【００１９】以下、図１を参照しつつ、図２に示した回
路の動作について説明する。なお、以下に説明する動作
は、ＣＰＵ１がメモリ２４に記憶されたプログラムに基
づいて実行する。

【００２０】まず、基準電圧Ｖ_REFの設定を行う。この
とき、スイッチ２１は端子Ｘと端子Ｙとを接続してい
る。装置の電源を投入した後、ビットデコーダ５（セレ
クタ１７）によってビット線９ａを選択するとともに、
ワードデコーダ４によってワード線８を選択する。これ
により、サンプルメモリセル１０ａが選択される。サン
プルメモリセル１０ａを構成するメモリトランジスタ２
６ａの浮遊ゲートには電子が注入されておらず動作しき
い値電圧が低いため、ワード線８によってゲート電圧が
印加されるとメモリトランジスタ２６ａはオンする。こ
のとき、配線２０にはプルアップ回路１９によって電圧
Ｖ₁₁が印加されており、この電圧Ｖ₁₁はセレクタ１７を
介してビット線９ａにも印加されているので、メモリト
ランジスタ２６ａがオンすることによりビット線９ａに
電流が流れ、セレクタ１７及びメモリトランジスタ２６
ａによる電圧降下を生じる。これにより、センスアンプ
１８の一方の入力端子２２には電圧Ｖ₂₂が入力される。

【００２１】この電圧Ｖ₂₂を検出するために、基準電圧
発生回路１４からセンスアンプ１８の他方の入力端子２
３に参照電圧Ｖ₀₀を入力する。電圧Ｖ₂₂の電圧値は設計
段階である程度予想可能であるため、参照電圧Ｖ₀₀とし
ては、予想される電圧Ｖ₂₂に対して所定のマージンをも
った低電圧を入力し、そこから徐々に参照電圧Ｖ₀₀の電
圧値を上昇していく。センスアンプ１８は２つの入力端
子２２，２３にそれぞれ入力される電圧の大小を比較す
る機能を有するため、参照電圧Ｖ₀₀の電圧値を上昇して
いく過程で、センスアンプ１８による参照電圧Ｖ₀₀と電
圧Ｖ₂₂との比較結果が反転する時の電圧として電圧Ｖ₂₂
を検出することができる。そして、制御回路１３は、検
出した電圧Ｖ₂₂をディジタル値として記憶する。

【００２２】次に、ビットデコーダ５（セレクタ１７）
によってビット線９ｂを選択するとともに、ワードデコ
ーダ４によってワード線８を選択する。これにより、サ
ンプルメモリセル１０ｂが選択される。サンプルメモリ
セル１０ｂを構成するメモリトランジスタ２６ｂの浮遊
ゲートには電子が注入されており動作しきい値電圧が高
いため、ワード線８によってゲート電圧を印加してもメ
モリトランジスタ２６ｂはオンしない。このとき、プル
アップ回路１９によって配線２０に電圧Ｖ₁₁が印加さ
れ、この電圧Ｖ₁₁はセレクタ１７を介してビット線９ｂ
にも印加されているが、メモリトランジスタ２６ｂがオ
ンしないのでビット線９ｂに電流は流れない。従って、
センスアンプ１８の一方の入力端子２２には電圧Ｖ₁₁が
そのまま入力されることとなる。

【００２３】この電圧Ｖ₁₁を検出するために、基準電圧
発生回路１４からセンスアンプ１８の他方の入力端子２
３に参照電圧Ｖ₀₁を入力する。電圧Ｖ₁₁の電圧値は設計
段階である程度予想可能であるため、参照電圧Ｖ₀₁とし
ては、まず予想される電圧Ｖ₁₁に対して所定のマージン
を持った低電圧を入力し、そこから徐々に参照電圧Ｖ₀₁
の電圧値を上昇していく。これにより、参照電圧Ｖ₀₁の
電圧値を上昇していく過程で、センスアンプ１８による
参照電圧Ｖ₀₁と電圧Ｖ₁₁との比較結果が反転する時の電
圧として電圧Ｖ₁₁を検出することができる。そして制御
回路１３は、検出した電圧Ｖ₁₁をディジタル値として記
憶する。

【００２４】その後制御回路１３は、記憶した２つのデ
ィジタル値に基づいて、例えば両者の中間のディジタル
値を演算によって求め、これをディジタル信号として基
準電圧発生回路１４に出力する。基準電圧発生回路１４
は上記ディジタル信号に基づいて基準電圧Ｖ_REFを発生
する。この場合は、電圧Ｖ₁₁及びＶ₂₂の中間の電圧（Ｖ
₁₁＋Ｖ₂₂）／２を基準電圧Ｖ_REFとして発生する。

【００２５】基準電圧発生回路１４が発生した基準電圧
Ｖ_REFは、センスアンプ１８の入力端子２３に入力され
る。その後、制御回路１３はスイッチ２１を駆動して端
子Ｘと端子Ｚとを接続し、通常のデータ読み出し動作を
行い得る状態で待機する。

【００２６】以上の説明では、メモリセルアレイ３内の
一箇所にサンプルメモリセル１０ａ，１０ｂを設ける場
合について述べたが、複数の箇所にサンプルメモリセル
を設けることもできる。図３は、メモリ１６の他の構成
例を示す概略図である。図３には、メモリセルアレイ３
内の二箇所にサンプルメモリセル１０ａ，１０ｂと、２
７ａ，２７ｂとを設ける例を示した。まず、サンプルメ
モリセル１０ａ，１０ｂを順次選択することにより基準
電圧の設定を行い、得られた基準電圧Ｖ_REF1（第１の基
準電圧）をＣＰＵ１に接続されたレジスタ２８等の記憶
手段に記憶する。次に、サンプルメモリセル２７ａ，２
７ｂを順次選択することにより基準電圧の設定を行い、
得られた基準電圧Ｖ_REF2（第２の基準電圧）をレジスタ
２８に記憶する。そして、ＣＰＵ１は、例えば基準電圧
Ｖ_REF1及びＶ_REF2の中間の電圧を基準電圧Ｖ_REFとして
設定する。

【００２７】また、以上の説明では、データ「１」を記
憶するサンプルメモリセル１０ａと、データ「０」を記
憶するサンプルメモリセル１０ｂとを個別に設ける場合
について述べたが、単独のサンプルメモリセルのみを設
けて基準電圧の設定を行うこともできる。図４は、メモ
リ１６の他の構成例を示す概略図である。サンプルメモ
リセル２９は、上記サンプルメモリセル１０ａ，１０ｂ
と同様、ＥＰＲＯＭセルによって構成されている。装置
の電源を投入した後、まずサンプルメモリセル２９にデ
ータ「１」を書き込んだ状態で上記と同様の動作を行
い、電圧Ｖ₂₂を検出する。次に、ＣＰＵ１からの制御信
号に基づいてデータ書込回路３０はワード線８に高電圧
を印加し、サンプルメモリセル２９にデータ「０」を書
き込む。その後、上記と同様の動作を行って電圧Ｖ₁₁を
検出する。そして、電圧Ｖ₁₁とＶ_２２とに基づいて基準
電圧Ｖ_ＲＥＦを設定する。

【００２８】なお、以上の説明では、メモリセルアレイ
３を構成するデータメモリセルがＥＰＲＯＭセルによっ
て構成されている場合を想定したため、素子の特性を合
わせるべく、サンプルメモリセル１０ａ，１０ｂ，２７
ａ，２７ｂ，２９もＥＰＲＯＭセルによって構成した。
しかし、メモリセルアレイ３を構成するデータメモリセ
ルが他の記憶素子によって構成されている場合であって
も、サンプルメモリセル１０ａ，１０ｂ，２７ａ，２７
ｂ，２９をそれと同一の記憶素子によって構成すること
により、本発明を同様に適用することができる。また、
電源を投入した後に基準電圧Ｖ_REFを設定する場合につ
いて述べたが、メモリ１６とは異なる外部メモリを使用
するモードからメモリ１６を使用するモードへモード変
更する際に基準電圧Ｖ_REFの設定を行ってもよい。

【００２９】このように本発明に係るデータ読み出し回
路によれば、従来のデータ読み出し回路において必要で
あったメモリトランジスタ１１６が不要となるため、メ
モリトランジスタ１１１等の特性に対応させて適切な特
性を有するメモリトランジスタ１１６等を選択するとい
う煩雑な作業を省略することができ、工期の短縮化を図
ることができる。

【００３０】しかも、データメモリセルに記憶されてい
るデータを読み出す際に使用するセンスアンプと、基準
電圧Ｖ_REFを設定する際に使用するセンスアンプとを共
用するため、回路を複雑にすることなく上記効果を達成
することができる。

【００３１】また、電圧Ｖ₁₁，Ｖ₂₂を再検出し、制御回
路１３に記憶されているこれらの電圧値を補正するとい
う簡単な作業により基準電圧Ｖ_REFの再設定を行うこと
ができるため、素子の特性等の経年変化に容易に対応す
ることができる。

【００３２】さらに、サンプルメモリセルをメモリセル
アレイ３内に設けることにより、サンプルメモリセルの
特性の変動と、データメモリセルの特性の変動とが近似
したものとなり、基準電圧Ｖ_REFを適切に設定すること
ができる。

【００３３】さらにまた、サンプルメモリセルをメモリ
セルアレイ３内の複数の箇所に設けた場合は、メモリセ
ルアレイ３内の複数の箇所における特性の変動に対応す
ることができ、さらに適切に基準電圧Ｖ_REFを設定する
ことができる。

【００３４】加えて、サンプルメモリセルを単独で構成
した場合は、一対のサンプルメモリセル１０ａ，１０ｂ
を設ける場合と比較すると、用意すべきサンプルメモリ
セルの個数を削減することができる。

【００３５】

【発明の効果】この発明のうち請求項１に係るものによ
れば、サンプルメモリセルが記憶しているデータに対応
する第２及び第３の電圧に基づいて基準電圧が設定され
る。従って、従来のデータ読み出し回路において必要で
あった比較用メモリトランジスタが不要となるため、デ
ータメモリセルを構成するメモリトランジスタの特性に
対応させて適切な特性を有する比較用メモリトランジス
タを選択するという煩雑な作業を回避することができ
る。

【００３６】また、この発明のうち請求項２に係るもの
によれば、第１の電圧を基準電圧と比較するための比較
手段と、第２及び第３の電圧をそれぞれ第１及び第２の
参照電圧と比較するための比較手段とを共用するため、
回路を複雑にすることなく請求項１に係るデータ読み出
し回路の効果を達成することができる。

【００３７】また、この発明のうち請求項３に係るもの
によれば、サンプルメモリセルをメモリセルアレイ内に
設けることにより、サンプルメモリセルの特性の変動と
データメモリセルの特性の変動とが近似したものとな
り、適切な基準電圧を設定することができる。

【００３８】また、この発明のうち請求項４に係るもの
によれば、メモリセルアレイ内の複数の箇所における特
性の変動に対応することができ、さらに適切に基準電圧
を設定することができる。

【００３９】また、この発明のうち請求項５に係るもの
によれば、データ書込手段によってサンプルメモリセル
に一及び他のデータを順次書き込むことができる。従っ
て、サンプルメモリセルを単独で構成することができ、
一のデータを書き込んだサンプルメモリセルと他のデー
タを書き込んだサンプルメモリセルとを別々に設ける場
合と比較すると、用意すべきサンプルメモリセルの個数
を削減することができる。

【図面の簡単な説明】

【図１】メモリの構成例を示す概略図である。

【図２】本発明の実施の形態に係るデータ読み出し回
路の構成を示すブロック図である。

【図３】メモリの他の構成例を示す概略図である。

【図４】メモリの他の構成例を示す概略図である。

【図５】一般的なメモリの構成を示す概略図である。

【図６】従来のデータ読み出し回路の構成を示すブロ
ック図である。

【符号の説明】

１ＣＰＵ、３メモリセルアレイ、４ワードデコー
ダ、５ビットデコーダ、６，８ワード線、７，９
ａ，９ｂビット線、１０ａ，１０ｂ，２７ａ，２７
ｂ，２９サンプルメモリセル、１１センスアンプ
部、１８センスアンプ、１３制御回路、１４基準
電圧発生回路、１６，２４メモリ、２８レジスタ、
３０データ書込回路。

Claims

【特許請求の範囲】

【請求項１】データメモリセルに記憶される２値のデ
ータが一のデータであるか他のデータであるかに対応し
て電圧値が高低する第１の電圧と基準電圧とを比較し、
その比較結果に基づいて前記データメモリセルが記憶し
ている前記データを把握するデータ読み出し回路であっ
て、前記一及び他のデータをそれぞれ記憶するサンプルメモ
リセルと、前記サンプルメモリセルが記憶している前記一のデータ
に対応する第２の電圧と第１の参照電圧とを比較し、前
記サンプルメモリセルが記憶している前記他のデータに
対応する第３の電圧と第２の参照電圧とを比較する比較
手段と、前記第１及び第２の参照電圧をそれぞれ発生する電圧発
生手段とを備え、前記基準電圧は前記比較手段による比較結果に基づいて
設定されるデータ読み出し回路。
【請求項２】前記第１の電圧と前記基準電圧との比較
は前記比較手段によって行われる、請求項１記載のデー
タ読み出し回路。
【請求項３】前記サンプルメモリセルは、複数の前記
データメモリセルが行列状に配置されたメモリセルアレ
イ内に設けられる、請求項１記載のデータ読み出し回
路。
【請求項４】前記データ読み出し回路の動作を制御す
る制御部と、前記制御部に接続された記憶手段とをさらに備え、前記サンプルメモリセルは、前記メモリセルアレイ内の
少なくとも２箇所に設けられ、前記記憶手段は、第１の箇所に配置された前記サンプル
メモリセルから得られる第１の基準電圧と、第２の箇所
に配置された前記サンプルメモリセルから得られる第２
の基準電圧とを記憶し、前記制御部は、前記記憶手段に記憶された前記第１及び
第２の基準電圧に基づいて前記基準電圧を設定する、請
求項３記載のデータ読み出し回路。
【請求項５】前記サンプルメモリセルに対して前記一
及び他のデータを順次書き込むデータ書込手段をさらに
備える、請求項３記載のデータ読み出し回路。