JPH0778997B2 - 不揮発性半導体メモリ - Google Patents

不揮発性半導体メモリ

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JPH0778997B2
JPH0778997B2 JP27546287A JP27546287A JPH0778997B2 JP H0778997 B2 JPH0778997 B2 JP H0778997B2 JP 27546287 A JP27546287 A JP 27546287A JP 27546287 A JP27546287 A JP 27546287A JP H0778997 B2 JPH0778997 B2 JP H0778997B2
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寿実夫 田中
順一 宮本
滋 渥美
伸朗 大塚
伸二 斎藤
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    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
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    • G—PHYSICS
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    • G11C—STATIC STORES
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    • G11C2216/12—Reading and writing aspects of erasable programmable read-only memories
    • G11C2216/14—Circuits or methods to write a page or sector of information simultaneously into a nonvolatile memory, typically a complete row or word line in flash memory

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は不揮発性半導体メモリに係り、特に書き込みデ
ータをラッチすると同時に書き込みを行うように制御す
る回路に関する。
（従来の技術） 不揮発性半導体メモリ、たとえばEPROM（紫外線消去型
再書き込み可能な読出し専用メモリ）は、メモリの大容
量化に伴って書き込み時間の短縮を図るために、数バイ
トの書き込みデータを一度ラッチした後、同時に複数の
メモリセルへの書き込みを行うページモード書き込み方
式を採用することが多くなってきている。また、通常は
上記ページモード書き込み方式と通常モードの書き込み
方式とを両立させる必要があり、従来は上記両モードの
切り換えを３個の外部入力端子（書き込み電圧、▲
▼入力端子、チップイネーブル▲▼入力端子、出
力イネーブル▲▼入力端子）の入力論理レベルの組
合せによって指定している。ここで、従来のEPROMの一
部を第４図に示し、その動作タイミングを第５図に示
す。即ち、たとえばデータ入出力端子41はインバータ回
路42を介して例えば４ビット分のデータラッチ制御用ト
ランジスタ431〜434の各一端に共通に接続され、このト
ランジスタ431〜434の各他端に対応してラッチ回路441
〜444の各入力端が接続され、このラッチ回路441〜444
の各出力端は対応してページモード書き込み制御用トラ
ンジスタ451〜454およびインバータ回路461〜464を介し
て書き込み用トランジスタ471〜474のゲートに接続され
ている。上記書き込み用トランジスタ471〜474にはそれ
ぞれビット線BL1〜BL4が接続されており、このビット線
BL1〜BL4にはそれぞれ列選択用トランジスタ（図示せ
ず）を介して複数のメモリセルMC…が接続されている。
さらに、前記インバータ回路42の出力端は、各対応して
通常モード書き込み制御用トランジスタ481〜484を介し
て前記インバータ回路461〜464の入力端に接続されてい
る。
上記４個のデータラッチ制御用トランジスタ431〜43
4は、アドレス入力A0〜Anの下位２ビットA0,A1の組み合
せに応じて、かつ▲▼信号が高レベルのときに選択
されるものである。いま、第５図に示すように、▲
▼信号、▲▼信号が共に高レベルになるページモ
ードのとき、入出力端子41に順次入力する入力データD1
〜D4は▲▼信号が高レベルになる毎に順次オン状態
になる前記データラッチ制御用トランジスタ431〜434を
各対応して経由して各対応してラッチ回路441〜444にラ
ッチされる。そして、▲▼信号が低レベルになっ
たとき、ページモード書き込み制御トランジスタ451〜4
54が同時にオン状態に制御され、前記ラッチ回路441〜4
44の各データは各対応するインバータ回路461〜464を経
て書き込み用トランジスタ471〜474に与えられることに
よって４ビットのメモリセルに同時に書き込まれる。次
に、▲▼信号が高レベル、▲▼信号、▲
▼信号が共に低レベルになるベリファイモードのとき
に、前記書き込みデータが読み出され、一方、通常モー
ドの書き込み時には、通常モード書き込み用トランジス
タ481〜484がアドレス入力A0,A1に応じて択一的に選択
され、この選択されたトランジスタを経由して入力デー
タが書き込まれる。
上記したように３個の入力信号▲▼，▲▼，
▲▼の組み合せにより、通常モードの書き込み、ペ
ージモード書き込み、ページモード書き込みデータのラ
ッチ、ベリファイ、書き込み禁止などの多様なモード選
択が可能である。
ところで、制御入力として▲▼信号を省略し、残
りの▲▼信号、▲▼信号の二種類のみを使用す
る場合、前記第４図の回路を採用できなくなる。これを
避けるため、第３図に示すように▲▼信号の短かい
低レベル期間T1に書き込みデータをラッチし、▲▼
信号の長い低レベル期間T2にラッチデータの書き込みを
行う方式が考えられている。この場合、▲▼信号
は、ページモード書き込みのときには高レベルのままで
あり、データ出力時毎に低レベルになる。また、この場
合、通常モードの書き込み時には▲▼信号が低レベ
ル期間になってから一定時間低レベルが続く（つまり、
▲▼信号の長い低レベル期間T2である）ことをタイ
マで確認してから書き込みを行うことになる。
しかし、このようなタイマ方式による通常モード書き込
みは、書き込み開始までに余分な時間を浪費することに
なり、書き込み時間が長くなるという問題点がある。
（発明が解決しようとする問題点） 本発明は、上記したようにページモード書き込みと通常
モード書き込みとを２個の制御信号により制御したい場
合に通常モード書き込みにおける書き込み時間が長くな
るという問題点を解決すべくなされたもので、▲▼
信号と▲▼信号とによってページモード書き込みと
通常モード書き込みとを使い分けることができ、両モー
ドでデータラッチと同時に書き込みを行うことができ、
書き込み時間を短縮し得る不揮発性半導体メモリを提供
することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の不揮発性半導体メモリは、書き込みモードであ
って出力イネーブル信号が非アクティブ状態のときにチ
ップイネーブル信号がアクティブになると、入力データ
をデータラッチ回路にラッチすると同時にラッチデータ
により対応する書き込み用トランジスタを書き込み制御
し、前記出力イネーブル信号がアクティブ状態になった
とき、あるいは書き込み電源が書き込み電圧でなくなる
と前記データラッチ回路をリセットするようにしてな
り、前記データラッチ回路はアドレス入力の所定のビッ
トの組み合わせにより指定可能な複数個設けられている
ことを特徴とする。
（作用） ページモード書き込みのときには、アドレス入力を切り
換えながら入力データを順次ラッチすると同時に書き込
むことが可能になり、通常モード書き込みのときには所
定のアドレス入力を与えて入力データ（通常は８ビット
構成または16ビット構成）をラッチすると同時に書き込
むことが可能になる。なお、ラッチしたデータのリセッ
トは、書き込み電源電圧が書き込み電圧でなくなった
時、またはアウトプットイネーブル信号をアクティブに
することによって可能である。したがって、アウトプッ
トイネーブル信号とチップイネーブル信号とによりペー
ジモード書き込みと通常モード書き込みとを使い分ける
ことが可能になり、しかも通常モード書き込みにおいて
も入力データのラッチと同時に書き込むので書き込み時
間が短かくなる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
第１図はたとえば８ビット構成のEPROMの概略的構成を
示しており、A0〜Anはアドレス入力、１はアドレス入力
信号に基いてメモリセルアレイ２のアドレス選択を行う
アドレスデコーダ、３は上記メモリセルアレイ２に対し
てデータの書き込み・読み出しを行う書き込み回路・セ
ンスアンプ、４は上記書き込み・センスアンプ３に対し
てデータの入出力を行う入出力回路、51〜58は上記入出
力回路４に接続されたデータ入出力端子、６は電源電圧
Vcc入力、プログラム電圧Vpp入力、チップイネーブル信
号▲▼入力、出力イネーブル信号▲▼入力に基
いてメモリ動作を制御する制御回路である。
第２図は、上記EPROMにおける前記データ入出力端子51
〜58のそれぞれに対応して設けられた入力データラッ
チ、データ書き込み系であって、たとえば４ビット分の
ページモード書き込みおよび１ビットの通常モード書き
込みが選択的に可能な構成を示している。即ち、５はデ
ータ入出力端子、10は入力バッファ（インバータ）、11
1は上記入力バッファ10を経由した入力データが入力す
るデータラッチ回路、121は書き込みモードのとき、
（書き込み電圧Vpp入力が高電圧のとき）にEPROM内部で
発生する高レベル（“1"レベル）の書き込みモード信号
SVppと出力イネーブル信号▲▼とが入力する二入力
のナンド回路、131は上記ナンド回路121の出力とチップ
イネーブル信号▲▼とが入力する二入力のノア回
路、141は上記ノア回路131の出力とアドレス入Ａ力０〜
Anのうちの下位２ビットA0,A1が入力する三入力のナン
ド回路である。前記ノア回路131の出力はライトイネー
ブル信号WEとして用いられ、高レベルアクティブレベル
である。前記ナンド回路141の出力はラッチセット信号
として前記データラッチ回路111に入力され、その低レ
ベルがアクティブレベルである。データラッチ回路111
の出力は、メモリセルアレイにおけるビット線BL1に直
列に挿入されている書き込み用トランジスタ171のゲー
トに加えられる。
上記したようなデータラッチ回路111等が４ビット分の
ページモード書き込みが可能なように４個設けられてお
り、前記１個のデータ入出力端子５の入力データが前記
入力バッファ（インバータ）10を経て４個のデータラッ
チ回路111〜114に共通に入力しており、４個のナンド回
路141〜142のアドレスビット入力はA0,A1の相異なる組
み合せが与えられており、データラッチ回路111〜114の
出力は４列のビット線BL1〜BL4の各書き込み用トランジ
スタ171〜174に対応して加えられている。
次に、上記EPROMの動作について第３図を参照して説明
する。書き込み用電源が書き込み電圧の際、書き込みモ
ード信号SVppがアクティブ（高レベル）になっており、
▲▼信号が非アクティブ（高レベル）になっている
とき、ナンド回路121〜124の出力はアクティブ（低レベ
ル）である。ページモード書き込みのときには、入力デ
ータD1〜D4を順次入力し、アドレスビットA0,A1の組み
合せ（アドレスバッファの出力0,１の組み合せを図
示している）が順次変化するように制御し、この順次制
御に同期して▲▼信号をアクティブ（低レベル）に
する。このとき、▲▼信号が低レベルになる毎にノ
ア回路131〜134の出力WEがアクティブ（高レベル）にな
る。このとき、ナンド回路141〜142の出力は順次アクテ
ィブ（低レベル）になり、入力データD1〜D2は各対応し
てデータラッチ回路111〜114に順次ラッチされる。した
がって、入力データD1〜D4は、それぞれラッチされると
同時に各対応する書き込み用トランジスタ171〜174に与
えられることによって書き込みが行われ、WE信号がアク
ティブの間はラッチデータが書き込まれ続ける。
ベルファイモードのときには、▲▼信号が非アクテ
ィブ（高レベル）になるので、ノア回路131〜134の出力
WEは非アクティブ（低レベル）になり、ナンド回路141
〜144の出力も非アクティブ（高レベル）になってい
る。そして、読み出しデータを順次出力する毎に▲
▼信号がアクティブ（低レベル）になり、この▲▼
信号が最初にアクティブになったときのノア回路121〜1
24の出力がリセット信号としてデータラッチ回路111〜1
14に与えられ、データラッチ状態が解除される。また、
書き込み電源が書き込み電圧でなくなったときにも、ノ
ア回路121〜124の出力は高レベルになるので、上記と同
様のリセット動作が行われる。
一方、通常モード書き込みの際、前記ページモード書き
込みと異なるのは、１個の入力データDiに同期して▲
▼信号を１回アクティブにすることによって、A0,A1
ビットの組み合せにより指定されるナンド回路141〜144
のうちの１個からラッチ信号を発生させ、このラッチ信
号に対応する１個のデータラッチ回路に入力データをラ
ッチし、このデータラッチ回路に対応して接続された１
個の書き込み用トランジスタによって書き込みを行う点
である。この場合も、入力データをラッチすると同時に
書き込みを行うので、書き込み時間を短縮することがで
きる。この後、▲▼信号がアクティブ（低レベル）
になると、または書き込みモード信号SVppが非アクティ
ブ（低レベル）になると、リセット信号が高レベルにな
り、データラッチ回路141〜144がリセットされる。
なお、上記実施例では、ページモード書き込み後のリセ
ットを行うために▲▼信号を低レベルにする場合を
示したが、▲▼信号を低レベルにしない場合には、
▲▼信号がアクティブ（低レベル）になる回数をカ
ウントしていき、４回カウントしたときにデータラッチ
回路141〜144をリセットするような回路を付加しておけ
ばよい。
また、上記実施例では、通常モード書き込み後のリセッ
トを行うのにアドレスビットを利用していないが、アド
レスビットA0,A1が共に高レベルになったときにデータ
ラッチ回路141〜144をリセットするような回路を付加し
ておけば、A0,A1以外のアドレスがラッチデータをリセ
ットする前に変化しなければ、どのアドレスから書き込
みを始めても通常モード書き込みを行うことが可能にな
る。さらに、A0,A1以外のアドレスが１ビットでも変化
した時にラッチデータをリセットするような回路にして
おけば、▲▼を高レベル固定にしておいても従来ど
おり、どのアドレスにも自由に書き込むことのできる、
通常モード書き込みが可能となる。
［発明の効果］ 上述したように本発明の不揮発性半導体メモリによれ
ば、▲▼信号と▲▼信号とによってページモー
ド書き込みと通常モード書き込みとを使い分けることが
でき、両モードでデータラッチと同時に書き込みを行う
ことができるので、書き込み時間を短縮することができ
る。
【図面の簡単な説明】
第１図は本発明の不揮発性半導体メモリの一実施例を示
すブロック図、第２図は第１図中の一部を示す回路図、
第３図は第２図の動作例を示すタイミング図、第４図は
従来の不揮発性半導体メモリの一部を示す回路図、第５
図は第４図の動作例を示すタイミング図である。 111〜114……データラッチ回路、121〜124……ナンド回
路、131〜134……ノア回路、141〜144……ナンド回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 渥美 滋 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 大塚 伸朗 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝総合研究所内 (72)発明者 斎藤 伸二 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (56)参考文献 特開 昭61−151896（ＪＰ，Ａ) 特開 昭59−154693（ＪＰ，Ａ)

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】通常モードとページモードを選択してデー
    タの書き込みを行う不揮発性半導体メモリにおいて、 メモリセルアレイの各列線に１つずつ接続される複数の
    データ書き込み用トランジスタと、各データ書き込み用
    トランジスタに対応して１つずつ設けられ、ラッチセッ
    ト信号を受けると、入力されたデータをラッチすると共
    に、前記データを所定のデータ書き込み用トランジスタ
    のゲートに与える複数のデータラッチ回路と、各データ
    ラッチ回路に対応して１つずつ設けられ、所定のデータ
    ラッチ回路にラッチセット信号を出力する複数の制御回
    路とを備え、かつ、 各制御回路には、それぞれ相異なる組み合わせの列アド
    レス信号が入力され、 通常モード書き込みの際には、前記複数の制御回路のう
    ち列アドレス信号がアクティブの制御回路のみがラッチ
    セット信号を出力し、 ページモード書き込みの際には、列アドレス信号を順次
    変化させることにより、前記複数の制御回路が順次ラッ
    チセット信号を出力するように構成した ことを特徴とする不揮発性半導体メモリ。
  2. 【請求項２】前記複数の制御回路には、書き込みモード
    信号、出力イネーブル信号及びチップイネーブル信号が
    入力され、 各制御回路は、前記書き込みモード信号及び前記チップ
    イネーブル信号がアクティブ、前記出力イネーブル信号
    が非アクティブのときにラッチセット信号を出力するこ
    とができ、 各制御回路は、前記出力イネーブル信号がアクティブの
    とき又は前記書き込みモード信号が非アクティブのとき
    に、所定のデータラッチ回路をリセットするためのリセ
    ット信号を出力する ことを特徴とする特許請求の範囲第１項記載の不揮発性
    半導体メモリ。
  3. 【請求項３】前記列アドレス信号の特定の組み合わせに
    より、前記複数のデータラッチ回路をリセットする手段
    を設けたことを特徴とする特許請求の範囲第１項記載の
    不揮発性半導体メモリ。
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