DE69020384T2

DE69020384T2 - Integrierte Halbleiterspeicherschaltung mit Möglichkeit zum Maskieren des Schreibens im Speicher.

Info

Publication number: DE69020384T2
Application number: DE69020384T
Authority: DE
Inventors: Kazuhiro Nakada
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: Micron Memory Japan Ltd
Priority date: 1989-02-27
Filing date: 1990-02-27
Publication date: 1996-03-21
Anticipated expiration: 2010-02-28
Also published as: EP0385389A2; EP0385389A3; DE69020384D1; US5148396A; EP0385389B1

Description

Die Erfindung betrifft einen Speicher einer integrierten Halbleiterschaltung (IC) (im folgenden als "Halbleiterspeichervorrichtung" bezeichnet), und insbesondere eine Halbleiterspeichervorrichtung, die durch Schalten in einen Ein- Bit-Eingabe- und -Ausgabemodus sowie in einem Mehr-Bit-Eingabe- und -Ausgabemodus mit der geteilten Nutzung des gleichen Pellets verwendet werden kann und die eine Speicherschreibmaskierung ermöglicht.
Die Mehrzahl der Halbleiterspeichervorrichtungen in früheren Tagen hatte einen Aufbau mit dem Ein-Bit-Eingabe- und -Ausgabemodus mit Eingabe oder Ausgabe von nur Ein-Bitdaten aus dem Hauptgrund der Vermeidung des Anstiegs der Anzahl von IC-Anschlüssen. Die Massenspeicherung wurde jedoch mit dem Aufweiten des Anwendungsfeldes der Halbleiterspeichervorrichtungen und mit der Verbesserung des Integrationsgrades beschleunigt, und Vorrichtungen mit Mehr-Bit-Eingabe- und -Ausgabemodus wurden entwickelt, bei denen gleichzeitig Daten mit einer Anzahl von Bits ein- bzw. ausgegeben werden können. Bei einer derartigen Halbleiterspeichervorrichtung wird derselbe Adreßanschluß in Zeitfolge für ein Zeilenadreßsignal und für ein Spaltenadreßsignal mehrfach verwendet, und derselbe Anschluß wird für die Dateneingabe und für die Datenausgabe durch Umschaltung zwischen ihnen verwendet.
Bei der Halbleiterentwicklung, die in den letzten Jahren deutlich schneller verläuft, ist es allgemein üblich geworden, eine Technik einzusetzen, bei der eine Schaltung angeordnet ist, die sowohl für den Aufbau mit Ein-Bit-Eingabe- und -Ausgabemodus (im folgenden als Ein-Bit-Aufbau bezeichnet) als auch für den Aufbau mit Mehr-Bit-Eingabe- und -Ausgabemodus (im folgenden als Mehr-Bit-Aufbau bezeichnet) erforderlich ist, und zwischen diesen Aufbauten wird mittels einer Bindung oder einer Maske umgeschaltet. Es soll festgestellt werden, daß selbst für eine Halbleiterspeichervorrichtung, die im Ein-Bit-Aufbau verwendet wird, eine derartige Technik beim Testen zum Reduzieren der Test zeit wirksam ist, was als ein Problem erkannt wurde, das den Fortschritt des Integrationspegels begleitet, dadurch, daß der Vorrichtung eine Mehr-Bit-Konfiguration gegeben wird. Bei einer Halbleiterspeichervorrichtung in dieser Technik wird die Mehr-Bit-Konfiguration dadurch gehandhabt, daß Schreibverstärker in einer Anzahl zumindest gleich der der gleichzeitig zu schreibenden Bits vorgesehen sind und ein Selektor, der einen der Schreibverstärker aufgrund der Adreßsignale auswählt, um den Fall des Ein-Bit-Aufbaus handhaben zu können.
Bei Halbleiterspeichervorrichtungen der Mehr-Bit-Konfiguration, beispielsweise für den Fall eines RAM für ein Bild einer Kathodenstrahlröhre oder dergleichen, können viele Fälle auftreten, in denen eine Speichermaskierungsfunktion erforderlich ist, die die Schaltinformation unwirksam machen kann, d.h. die jedes der Bits schreibmaskieren kann. Normalerweise wird das Speicherschreibmaskieren durch Vorsehen von Schreibmaskierungsdaten-Eingangsschaltungen durchgeführt, die den jeweiligen Schreibverstärkern entsprechen, die Eingangsschreibmaskendaten von den Dateneingangsanschlüssen eingeben und sie den Leseverstärkern bei der Mehr-Bit-Konfiguration zuführen, und einen Schreibmaskendekoder, der die Adreßsignale dekodiert, die identisch zu den Adreßsignalen sind, die an den Selektor geliefert werden, und ein Schreibverstärker-Freigabesignal an einen der Schreibverstärker nur bei der Ein-Bit-Konfiguration zuführt. Mit anderen Worten wird das Schreibmaskieren dadurch ausgeführt, daß den Schreibverstärkern Schreibmaskendaten eingegeben werden, die keiner Adressenauswahl innerhalb der Halbleiterspeichervorrichtung ausgesetzt sind, und ein Schreibverstärker-Freigabesignal, das der Adressenauswahl innerhalb der Halbleiterspeichervorrichtung ausgesetzt ist.
Dementsprechend ist eine große Anzahl von Steuersignalleitungen für Leseverstärker erforderlich, und im Hinblick auf das Layoutdesign für die Halbleiterspeichervorrichtungen sind die Leseverstärker im wesentlichen entfernt von den Schreibmaskendaten-Eingabeschaltungen und dem Schreibmaskendecoder angeordnet. Aufgrunddessen wird die Verdrahtungsfläche groß, was ein deutliches Hindernis bei den Miniaturisierungsanstrengungen für die Halbleiterspeichervorrichtung ist. Des weiteren führt ein Ansteigen der Verdrahtungsfläche zu einer Erhöhung der Parasitärkapazität, die ebenfalls ein Problem in Verbindung mit Anstrengungen zur Erhöhung der Betriebsleistungsfähigkeit bilden.
Die US-A-4 807 189 zeigt eine Halbleiterspeichervorrichtung für Mehr-Bit-Eingabe- und -Ausgabe zur Ausführung einer Speicherschreibmaskierung. Eine Halbleitervorrichtung zum Schalten in den Ein-Bit-Eingabe- und -Ausgabemodus sowie in den Mehr-Bit-Eingabe- und -Ausgabemodus ohne Durchführung einer Speicherschreibmaskierung ist aus der US-A-4 763 304 bekannt.
Es ist eine Aufgabe der Erfindung, eine Halbleiterspeichervorrichtung zu schaffen, die eine verminderte Fläche zur Verdrahtung aufweist.
Eine weitere Aufgabe der Erfindung liegt in der Schaffung einer Halbleiterspeichervorrichtung, die eine Miniaturisierung und eine Erhöhung der Betriebsleistungsfähigkeit erreichen kann.
Diese Aufgaben werden durch eine Speichervorrichtung gelöst, die im Anspruch 1 definiert ist; die abhängigen Ansprüche betreffen weitere Entwicklungen der Erfindung.
Erfindungsgemäß kann die Anzahl der Signalleitungen zum Steuern der Schreibverstärker reduziert werden. Dementsprechend kann die für die Verdrahtung verwendete Fläche reduziert werden, und die Miniaturisierung und die Erhöhung der Betriebsleistungsfähigkeit der Halbleiterspeichervorrichtung kann erzielt werden.
Die oben genannten und andere Aufgaben, Merkmale und Vorteile der Erfindung werden aus der folgenden detaillierten Beschreibung der Erfindung in Verbindung mit den beigefügten Zeichnungen deutlich. Es zeigt:
Fig. 1 eine Anschlußstiftanordnung einer dynamischen Speichervorrichtung mit freiem Zugriff (DRAM) von 4-Megabit,
Fig. 2 ein Spannungssignalformdiagramm zur Erläuterung der Schreibmaskierungsfunktion,
Fig. 3 ein Blockdiagrammder bekannten Technik,
Fig. 4 ein Logiktordiagramm des Schreibmaskendecoders der Fig. 3,
Fig. 5 ein Layout des 4-Megabit-DRAM,
Fig. 6 ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung,
Fig. 7 ein Logiktordiagramm des Schreibmaskendecoders in Fig. 6,
Fig. 8 ein Blockdiagramm der Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der Erfindung,
Fig. 9 ein Logiktordiagramm des Schreibmaskendecoders der Fig. 8, und
Fig. 10 ein Logiktordiagramm des Selektors gemäß Fig. 8.
Vor der Beschreibung der erfindungsgemäßen Ausführungsformen folgt hier eine allgemeine Beschreibung des Schaltens der Verbindung zwischen dem Ein-Bit-Aufbau und dem Mehr- Bit-Aufbau und der Schreibmaskierungsfunktion der Halbleiterspeichervorrichtung und eine Beschreibung der bekannten Speicherschreibmaskierung in dieser Reihenfolge.
Die Fig. 1(A) und 1(B) zeigen Anschlußstiftanordnungen einer Halbleiterspeichervorrichtung, die geteilten Gebrauch eines Pellets macht und es ermöglicht, zu einer Ein-Bit- Konfiguration (Fig. 1(A)) und einer Mehr-Bit-Konfiguration (Fig. 1(B)) durch Schalten der Verbindung zwischen externen Anschlüssen und Anschlußrahmen überzugehen.
In Fig. 1(A) werden Adreßeingabesignale A&sub0; bis A&sub1;&sub0;, die dem Stift 9 bis Stift 12, Stift 14 bis Stift 18, Stift 22 und Stift 5 zugeführt werden, in Zeitfolge aktiviert und werden zu einer Spaltenadresse und einer Zeilenadresse durch ein Spaltenadreß-Abtastsignal , das 24 zugeführt wird, und durch ein Zeilenadreßsignal , das dem Stift 3 zugeführt wird. Ein Schreibverstärker-Freigabesignal , das dem Stift 2 zugeführt wird, bezeichnet den Unterschied zwischen der Schreiboperation in das Speicherzellenfeld und der Leseoperation aus dem Speicherzellenfeld. Bei der Schreiboperation wird ein Dateneingangssignal DIN, das dem Stift 1 zugeführt wird, in das Speicherzellenfeld eingeschrieben, während bei der Leseoperation ein Datenausgangssignal DOUT an dem Stift 25 aus dem Speicherzellenfeld ausgelesen wird. Als Ergebnis arbeitet die Halbleiterspeichervorrichtung der Ein-Bit-Konfiguration mit 10²² Adressen x 1 Bit.
In Fig. 1(B) unterscheidet sich die Stiftanordnung der oberen Hälfte der Figur von der der Fig. 1(A). Da insbesondere der Stift 22 in Fig. 1(A) in Fig. 1(B) durch einen Stift 22B des Ausgabe-Freigabesignals ersetzt ist, hat in diesem Fall das Adreßeingabesignal 10 Bits, nämlich A&sub0; bis A&sub9;. Jeder der Anschlüsse 1 und 25 für das Dateneingangssignal DIN und das Datenausgangssignal DOUT in Fig. 1(A) wird in Fig. 1(B) gemeinsam für die Eingabe und die Ausgabe verwendet, und durch Vorsehen von Anschlüssen 1B, 2B, 24B und 25B für zusammen vier Dateneingangs- und -ausgangssignale I/O&sub1; bis I/O&sub4; wird eine gleichzeitige Eingabe oder Ausgabe von 4 Bits möglich. Der Unterschied zwischen der Schreiboperation und der Leseoperation wird durch das Ausgabe-Freigabesignals (Stift 22A) bezeichnet. Als Ergebnis arbeitet die Vorrichtung als Halbleiterspeichervorrichtung in Mehr-Bit-Konfiguration mit 10²&sup0; Adressen x 4 Bit.
Die Ein-Bit-Konfiguration und die Mehr-Bit-Konfiguration können dabei durch ein einfaches Schalten der Zuleitungsrahmenverbindungen für die Stifte der Halbleiterspeichervorrichtung bewirkt werden, ohne irgendeine Änderung des internen Aufbaus der Vorrichtung einzuschließen.
Mit Bezug auf Fig. 2 wird als nächstes die Funktion der Schreibmaskierung erläutert.
Es soll festgestellt werden, daß, was die Dateneingangsanschlüsse für die X4-Konfiguration genannt wird, den Stiften 1B, 2B, 24B und 25B für die Dateneingabe- und Ausgabesignale der Halbleiterspeichervorrichtung für die 4-Bit-Konfiguration, die in Fig. 1(B) dargestellt ist, entspricht.
Da im folgenden der Schreibvorgang erläutert wird, dienen diese Anschlüsse als Dateneingangsanschlüsse.
Zunächst wird ein Signaldatum, das den Dateneingangsanschlüssen für die X4-Konfiguration der Halbleiterspeichervorrichtung zu dem Zeitpunkt angelegt wird, wenn ein Steuersignal 1 vom Pegel "1" zum Pegel "0" übergeht, als Schreibmaskendatum gehalten. Des weiteren wird ein Signaldatum, das den Dateneingangsanschlüssen für die X4-Konfiguration der Halbleiterspeichervorrichtung zu dem Zeitpunkt angelegt wird, wenn ein Steuersignal 2 von "1" zu "0" geht, als Schreibdatum zum Schreiben gehalten. Falls ein Schreibmaskendatum, das demselben Eingangsanschluß eingegeben wird, auf "1" ist, wird das Datum in das Speicherzellenfeld eingeschrieben, während, wenn es auf "0" ist, das Schreibdatum nicht in das Speicherzellenfeld eingeschrieben wird. Die Schreibmaskenfunktion arbeitet für jedes Datenbit derart, daß es sinnlos ist, sofern nicht die Halbleiterspeichervorrichtung in der Mehr-Bit-Eingabe- und -Ausgabe- Konfiguration ist.
Bezugnehmend auf die Fig. 3 wird das bekannte Speicherschreibmaskensystem in einer Halbleiterspeichervorrichtung beschrieben, das die Mehr-Bit-Konfiguration operativ macht und die Schreibmaskenfunktion aufweist.
Fig. 3 zeigt ein Blockdiagramm der Teile, die sich nur auf die Schreiboperation des Speichers beziehen.
Ein Speicherzellenfeld S1 ist in vier Abschnitte unterteilt, um einen gleichzeitigen Betrieb im Fall der X4-Konfiguration zu ermöglichen. Die Zeilendecoder S2 und die Spaltendecoder S3 decodieren die Eingangsadreßsignale für die Ein-Bit-Konfiguration oder die Vier-Bit-Konfiguration in Abhängigkeit von dem Zeilenadreßsignal und dem Spaltenadreß-Abtastsignal , zum Treiben der Spaltenadreßleitungen und der Zeilenadreßleitungen des Speicherzellenfeldes S1.
Die Schreibverstärker 101 bis 104 dienen dem Schreiben von Daten in die Speicherzellen, die wie oben ausgewählt sind, wobei der Grund für das Vorsehen von vier Verstärkern der ist, den Fall der Vier-Bit-Konfiguration handhaben zu können. Wenn ein Steuersignal 3 auf "0" ist, d.h. wenn die Vorrichtung in der Ein-Bit-Konfiguration ist, wählt ein Selektor 70 eine der vier Schreibdatenleitungen WD1 bis WD4 unter Verwendung der Eingangsadreßsignale A&sub1; und A&sub2; aus und verbindet die ausgewählte Leitung mit einer Datenschreibleitung WD5. Das Steuersignal 3 wird normalerweise durch eine bekannte programmierbare Schaltungseinrichtung, wie eine Schmelzeinrichtung, erzeugt. Wenn des weiteren das Steuersignal 3 auf "1" ist, d.h., wenn die Vorrichtung in der Vier-Bit-Konfiguration ist, wird die Vorrichtung so betrieben, daß die Schreibdatenleitung WD5 mit keiner der Schreibdatenleitungen WD1 bis WD5 verbunden ist.
Eine Schreibdaten-Eingangsschaltung 60 liefert eine Schreibdateneingabe von einem Dateneingangsanschluß 50 für die X1(Ein-Bit)-Konfiguration an die Schreibdatenleitung WD5 in Abhängigkeit von dem Steuersignal 2 zum Datenheranholen. Die vier Schreibdaten-Eingangsschaltungen 31 bis 34 liefern die Schreibdaten, die über die Dateneingangsanschlüsse 201 bis 204 für-die X4-Konfiguration eingegeben wurden, an die Schreibdatenleitungen WD1 bis WD4, in Abhängigkeit von dem Steuersignal 2.
Die vier Schreibmaskendaten-Eingangsschaltungen 41 bis 44 liefern Schreibmaskendaten, die durch Dateneingangsanschlüsse 201 bis 204 für X4-Konfiguration eingegeben wurden, an Schreibmaskendatenleitungen MD1 bis MD4 in Abhängigkeit von einem Steuersignal 1 für das Schreibmaskendatenheranholen. Ein Schreibmaskendekoder 80 stellt nur eine Leitung unter den vier Schreibverstärker-Freigabesignalleitungen E1 bis E4 auf "1" ein durch Decodieren der Eingangsadreßsignale A&sub1; und A&sub2;, wenn das Steuersignal 3 auf "0" ist, und stellt alle Schreibverstärker-Freigabesignalleitungen E1 bis E4 auf "1" ein, wenn das Steuersignal 3 auf "1" ist.
Fig. 4 zeigt den Logiktoraufbau des Schreibmaskendocoders 80. Wenn das Steuersignal 3 auf "1" ist, geben alle vier Zwei-Eingangs-ODER-Tore G1 "1" aus, so daß alle vier Schreibverstärker-Freigabesignalleitungen E1 bis E4 auf "1" gehen. Wenn andererseits das Steuersignal 3 auf "0" ist, werden die Ausgaben der vier Zwei-Eingangs-UND-Tore G2 wie sie sind an die Schreibverstärker-Freigabesignalleitungen E1 bis E4 ausgegeben. Die vier der Zwei-Eingangs-UND-Tore G2 und die beiden Inverter G3 dekodieren die Eingangsadreßsignale A&sub1; und A&sub2; und geben "1" von nur einem der Zwei-Eingangs-UND-Tore G2 und "0" von den verbleibenden Zwei-Eingangs-UND-Toren G2 aus.
Bezugnehmend auf Fig. 3 geht somit das Steuersignal 3 bei der Ein-Bit-Konfiguration auf "0", eine der Schreibverstärker-Freigabesignalleitungen E1 bis E4 wird durch den Schreibmaskendecoder 80 in Abhängigkeit von Eingangsadreßsignalen A&sub1; und A&sub2; auf "1" eingestellt, und beispielsweise nur der Schreibverstärker 101, der mit der speziellen Leitung verbunden ist, wird aktiviert. Anschließend wird die Schreibdatenleitung WD1, die mit dem aktivierten Schreibverstärker 101 verbunden ist, und die Schreibdatenleitung WD5 mit dem Selektor 70 verbunden, und das Datum auf der Schreibdatenleitung WDS wird durch den aktivierten Schreibverstärker 101 in das Speicherzellenfeld geschrieben.
Des weiteren geht bei der Vier-Bit-Konfiguration das Steuersignal auf "1", alle Schreibverstärker-Freigabesignalleitungen E1 bis E4 gehen auf "1", wodurch alle Schreibverstärker 101 bis 104 aktiviert werden. Falls dann die Schreibmaskierungsdatenleitungen MD1 bis MD4 auf "1" sind, sind die Daten auf den Schreibdatenleitungen WD1 bis WD4, die durch die Verbindung mit den Schreibverstärkern 101 bis 104 mit der gleichen Anzahl von Bits in gepaarter Beziehung stehen, in das Speicherzellenfeld eingeschrieben. Falls andererseits die Maskierungsdatenleitungen MD1 bis MD4 auf "0" sind, werden die Daten auf den Schreibdatenleitungen WD1 bis WD4 nicht in die Speicherzelle geschrieben, wodurch die Schreibmaskierung bewirkt wird.
Fig. 5 zeigt das Schaltungslayout auf dem gemeinsamen Pellet für den 4-Megabit-DRAM der Fig. 1. Die Figur zeichnet die Umrisse des aktuellen Produktes, wobei das Größenverhältnis der langen und der kurzen Seiten im wesentlichen gleich dem wirklichen Wert des aktuellen Produktes sind (es soll festgestellt werden, daß Anschlüsse, die nicht für die Beschreibung erforderlich sind, aus der Figur weggelassen wurden) . In diesem Beispiel sind 16 Schreibverstärker 110 gleichförmig entlang beider Seiten des Speicherzellenfeld S110 angeordnet, das insgesamt aus 16 Teilen besteht. Bei dieser Anordnung wählt der Selektor 70 einen der 16 Leseverstärker 110 bei der X1-Eingabekonfiguration und wählt 4 der 16 Schreibverstärker gleichzeitig in der X4-Eingabekonfiguration. In dem rechten Abschnitt entlang der kurzen Seite des Pellets sind kompakt ein Dateneingangsanschluß 1a für die X1-Konfiguration, Dateneingangsanschlüsse 1b, 2b, 24b und 25b für die X4-Konfiguration, eine Dateneingangsschaltung 60, integrierte Schaltungen einer Dateneingangsschaltung 30 und eine Schreibmaskierungsdateneingangsschaltung 40, ein Selektor 70 und ein Maskierungsdecoder 90 angeordnet. Es ist deshalb einfach zu verstehen, daß die Trennung zwischen der Schreibmaskierungsdateneingangsschaltung 40 und dem Schreibmaskierungsdecoder 90 geringer ist als der Abstand zwischen der Schreibmaskierungsdateneingangsschaltung 40 und dem Leseverstärker 110.
Falls angenommen wird, daß die bekannte Speicherschreibvorrichtung gemäß Fig. 3 bei dem Speicher in Fig. 5 eingesetzt wird, müssen die Schreibmaskierungsdatenleitungen MD1 bis MD4, die die Schreibmaskierungsdateneingangsschaltung 40 und die Verstärker 110 verbinden, über deutlich lange Distanzen verlaufen, was eine dementsprechend große Verdrahtungsfläche erfordert. Dies wird somit zu einem großen Hindernis bei Miniaturisierungsanstrengungen für das Pellet. In diesem Fall führen die Schreibdatenleitungen WD1 bis WD4 und die Schreibverstärker-Freigabesignalleitungen E1 bis E4 zusätzlich zu den Schreibmaskierungsdatenleitungen MD1 bis MD4 zu den Leseverstärkern 110. Des weiteren verlaufen diese Leitungen für einen relativ langen Abstand aneinander angrenzend, so daß die Parasitärkapazität erhöht ist, und folglich ist die Betriebsleistungsfähigkeit des Pellets verschlechtert.
Im folgenden werden die Ausführungsformen der Erfindung beschrieben.
Fig. 6 ist ein Blockdiagramm einer Halbleiterspeichervorrichtung gemäß einer ersten Ausführungsform der Erfindung. In dieser Beschreibung sind Bauteile, die denen der bekannten Vorrichtung entsprechen, mit den gleichen Symbolen versehen, um eine doppelte Beschreibung zu vermeiden, wobei nur die charakteristischen Merkmale beschrieben werden.
Wenn die vorliegende Halbleiterspeichervorrichtung für einen 4-Megabit-Speicher verwendet wird, sind die Schreibmaskierungsfunktion und das Schaltungslayout auf dem Pellet wie in Fig. 1, Fig. 2 und Fig. 5 dargestellt.
Erfindungsgemäß sind die Schreibmaskierungsdatenleitungen MD1 bis MD4 der Schreibmaskierungsdateneingangsschaltungen 41 bis 44 mit dem Schreibmaskierungsdecoder 90 verbunden, und die Schreibmaskierungsdaten auf den Leitungen MD1 bis MD4 werden den Schreibverstärkern 111 bis 114 über Schreibverstärker-Freigabesignalleitungen E1 bis E4 eingegeben, die von dem Schreibmaskendocoder 90 und den Schreibverstärkern 111 bis 114 laufen. Des weiteren sind die Schreibmaskierungsdatenleitungen MD1 bis MD4 und die Schreibverstärker-Freigabesignalleitungen E1 bis E4 seriell über den Schreibmaskierungsdecoder 90 verbunden.
Der Schreibmaskierungsdecoder 90 wählt unter den Schreibverstärker-Freigabesignalleitungen E1 und E4 durch Decodieren der Eingangsadreßsignale A&sub1; bis A&sub2; eine Leitung aus und gibt bei der Ein-Bit-Konfiguration "1" aus und gibt die Schreibmaskierungsdaten auf den Signalleitungen MD1 bis MD4 an die Schreibverstärker-Freigabesignalleitungen E1 bis E4 immer unabhängig von den Werten der Eingangsadreßsignale A&sub1; und A&sub2; bei der Vier-Bit-Konfiguration aus.
Als Ergebnis werden die Leseverstärker 111 bis 114 durch die Schreibverstärker-Freigabesignalleitungen E1 bis E4 allein gesteuert. Es soll hier festgestellt werden, daß diese Steuerung unter derselben Logik arbeitet wie die direkte Steuerung durch die Schreibmaskierungsdatenleitungen MD1 bis MD4 und die Schreibverstärker-Freigabesignalleitungen E1 bis E4 in Fig. 3. Bei dieser Ausführungsform kann das Steuersignal 3 durch eine bekannte programmierbare Schaltungseinrichtung erzeugt- werden, beispielsweise wie in der US-A4,571,707. Als Schreibverstärker 111 bis 114 kann ein Verstärker, der in der US-A-4,669,064 beschrieben ist, eingesetzt werden.
Fig. 7 zeigt den Logiktoraufbau des Schreibmaskierungsdatendecoders 90. In der Figur ist G4 ein Drei-Eingangs-UND- Tor, und die verbleibenden Komponenten sind dieselben wie in Fig. 4. Wie aus der Figur klar ist, gibt der Decoder 90 die Werte auf den Schreibmaskendatenleitungen MD1 bis MD4 an die Schreibverstärker-Freigabesignalleitungen E1 bis E4, wenn das Steuersignal 3 auf "1" ist, und gibt "1" nur zu einer Leitung unter E1 bis E4 und "0" an die verbleibenden, abhängig von den Werten der Eingangsadreßsignale A&sub1; und A&sub2;, wenn das Steuerrsignal 3 auf "0" ist.
Wenn in Fig. 6 bei der Vier-Bit-Konfiguration das Steuersignal 3 zu "1" wird, und falls die Schreibmaskierungsdatenleitungen MD1 bis MD4 auf "1" sind, wird die entsprechende Schreibverstärker-Freigabesignalleitung E1 bis E4 ebenso zu "1" über den Schreibmaskierungsdecoder 90, und die Daten auf den Schreibdatenleitungen WD1 bis WD4, die mit den Datenleitungen MD1 bis MD4 gepaart sind, werden in die Speicherzellenfelder 51 durch die aktivierten Schreibverstärker 111 bis 114 geschrieben.
Selbst wenn das Steuersignal 3 auf "1" ist, wenn die Schreibmaskierungsdatenleitungen MD1 bis MD4 auf "0" sind, wird die entsprechende Schreibverstärker-Freigabesignalleitung E1 bis E4 ebenso zu "0" über den Schreibmaskierungsdecoder 90, und die Daten auf den Schreibdatenleitungen WD1 bis WD4 werden nicht in die Speicherzellenfelder geschrieben, wodurch die Schreibmaskierung bewirkt wird.
Andererseits wird bei der Ein-Bit-Konfiguration das Steuersignal 3 zu "0", eine der vier Schreibverstärker-Freigabesignalleitungen E1 bis E4 wird durch die Eingangsadreßsignale A&sub1; und A&sub2; auf "1" eingestellt, und nur der verbundene Schreibverstärker, beispielsweise 111, wird aktiviert. Dann wird die Schreibdatenleitung WD5 über den Selektor 70 mit der Schreibdatenleitung WD1 verbunden, die mit dem Schreibverstärker 111 verbunden ist, und das Datum auf der Schreibdatenleitung WD5 wird in das Speicherzellenfeld eingeschrieben.
Fig. 8 ist ein Blockdiagramm der Halbleiterspeichervorrichtung gemäß einer zweiten Ausführungsform der Erfindung. Es soll hier festgestellt werden, daß die Komponenten, die denen der bekannten Vorrichtungen und dem ersten Ausführungsbeispiel entsprechen, mit den identischen Symbolen bezeichnet sind, um eine zweifache Beschreibung zu vermeiden, und daß nur die charakteristischen Merkmale der Ausführungsform beschrieben werden.
In der vorliegenden Ausführungsform sind vier Selektoren 121 bis 124 vorgesehen, und die Schreibmaskierungsdatenleitungen MD1 bis MD4 von den entsprechenden Schreibmaskierungsdateneingangsschaltungen 41 bis 44 sind mit den Selektoren 121 bis 124 verbunden. Analog dem bekannten Schreibmaskierungsdecoder 80, der in Fig. 3 dargestellt ist, wird ein Schreibmaskierungsdecoder 91 durch das Steuersignal 3 gesteuert und decodiert Eingangsadreßsignale A&sub1; und A&sub2;, aber seine Ausgaben werden in die entsprechenden neu vorgesehenen Selektoren 121 bis 124 über die Signalleitungen ES1 bis ES4 eingegeben.
Jeder der Selektoren 121 bis 124 wählt eine der Schreibmaskierungsdatenleitungen MD1 und dergleichen und die Signalleitungen ES1 und dergleichen durch Steuerung des Steuersignals 3 aus und gibt das Signal an den entsprechenden der Schreibverstärker 111 bis 114 durch Verbindung der ausgewählten Leitung mit der entsprechenden Schreibverstärker- Freigabesignalleitung E1 und dergleichen aus. Da die Selektoren 121 bis 124 im wesentlichen in den gleichen Positionen der Schreibdateneingangsschaltungen 30 und der Schreibmaskendateneingangsschaltung 40 auf dem Schaltungslayout der Fig. 5 vorgesehen sein können, sind die Schreibmaskendatenleitungen MD1 bis MD4 und die Signal leitungen ES1 bis ES4 in Fig. 8 relativ kurz.
Fig. 9 zeigt den Logiktoraufbau des Schreibmaskierungsdecoders 91. In dem Decoder 91 ist eine der Signalleitungen ES1 bis ES4 auf "1" durch die Eingangsadreßsignale A&sub1; und A&sub2; eingestellt, wenn das Steuersignal 3 auf "0" ist, und alle Signalleitungen sind auf "0" eingestellt, wenn das Steuersignal 3 auf "1" ist.
Fig. 10 zeigt die Logiktorkonfiguration der Selektoren 121 bis 124. In der Figur bezeichnet der Index i an den Symbolen die Werte 1 bis 4. Wenn bei diesen Selektoren das Steuersignal 3 auf "0" ist, werden die Werte der Signalleitungen ES1 bis ES4 ausgegeben, wie sie sind, an die Schreibverstärker-Freigabesignalleitungen E1 bis E4, und wenn das Steuersignal 3 auf "1" ist, werden die Werte der Schreibmaskierungsdatenleitungen MD1 bis MD4, wie sie sind, an die Schreibverstärker-Freigabesignalleitungen E1 bis E4 ausgegeben.
Bei der Vorrichtung gemäß Fig. 8 kann ein Betrieb entsprechend der Ausführungsform der Fig. 6 erhalten werden.
Bei der vorliegenden Ausführungsform kann ein Vorteil dahingehend erzielt werden, daß die Anzahl der Verdrahtungen reduziert werden kann, ohne die Schreibmaskierungsdatenleitungen MD1 bis MD4 zum Schreibmaskierungsdecoder 91 zu führen.
Bei dem vorliegenden Ausführungsbeispiel sind die Schreibverstärker-Freigabeleitungen und die Schreibmaskierungsdatenleitungen seriell verbunden, so daß die Anzahl der Eingangssignalleitungen für die Leseverstärker auf zwei Drittel reduziert werden kann. Das bedeutet, daß in der Vergangenheit die Schreibdatenleitungen, die Schreibverstärker- Freigabesignalleitungen und die Schreibmaskerierungsdatenleitungen mit den Schreibverstärkern verbunden waren, erfindungsgemäß ist es jedoch nur erforderlich, die Schreibdatenleitungen und die Schreibverstärker-Freigabesignalleitungen zu verbinden. Des weiteren müssen jede dieser Eingangssignalleitungen in der gleichen Anzahl wie die Anzahl der Schreibverstärker vorgesehen sein, so daß die Gesamtzahl auf die der Schreibverstärker reduziert werden kann.
Jede der oben beschriebenen Eingangssignalleitungen wird relativ lang aufgrund des Schaltungslayouts der Halbleiterspeichervorrichtung, so daß die Leitungsfläche durch die Abnahme ihrer Anzahl reduziert werden kann, was einen deutlichen Effekt bei dem Versuch der Miniaturisierung der Halbleiterspeichervorrichtung mit sich bringt. Des weiteren erhöht die Verminderung der parasitären Kapazität die Betriebsleistungsfähigkeit der Vorrichtung. Wenn beispielsweise die Erfindung bei einer Halbleiterspeichervorrichtung mit einer Chipgröße von 16 mm x 6 mm und einem Verdrahtungsversatz von 4 um eingesetzt wird, kann die Verdrahtungsfläche von 3840 um² auf 3584 um² und die Parasitärkapazität um 16 pF reduziert werden.

Claims

1. Halbleiterspeichervorrichtung, die in einem Ein-Bit-Eingabe- und -Ausgabemodus sowie in einem Mehr-Bit-Eingabe- und Ausgabe-Modus betreibbar ist und zur Ausführung einer Speicherschreib-Maskierungsfunktion, wobei die Halbleiterspeichervorrichtung aufweist:

ein Speicherzellenfeld (S1), das räumlich in einer Anzahl von Speicherzellenfeldteilen unterteilt ist,

einer Anzahl von Schreibverstärkern (111, 112, 113, 114), die jeweils operativ einen Datenschreibvorgang an jedem der Speicherzell-Feldteile durchführen, und wobei jeder der Schreibverstärker in der Nähe des entsprechenden einen der Speicherzellfeldteile angeordnet ist,

einer Anzahl von Schreibdatenleitungen (WD1, WD2, WD3, WD4), die jeweils mit einem entsprechenden der Schreibverstärker (111, 112, 113, 114) verbunden sind, um ein Schreibdatum dorthin zuzuführen,

einer Anzahl von Schreibverstärker-Freigabesignalleitungen (E1, E2, E3, E4), die jeweils mit einem entsprechenden der Schreibverstärker (111, 112, 113, 114) verbunden sind, zur Steuerung von deren Aktivierung, und

Empfangsmittel (201-204, 41-44) zum Empfang einer Anzahl von Schreibmaskendaten, von denen jedes eine Schreibmaske für jeden der Schreibverstärker im Mehrbiteingabe- und Ausgabe-Modus bezeichnet,

gekennzeichnet durch Schreibmasken-Dekodermittel (90; 91, 212-124), die mit den Empfangsmitteln (201- 204, 41-44) und den Schreibverstärker-Freigabesignalleitungen (E1-E4) verbunden sind, zur Zuführung jedes der Schreibmaskendaten, die durch die Empfangsmittel erhalten wurden, an eine entsprechende Schreibverstärker-Freigabesignalleitung beim Mehrbiteingabe- und Ausgabemodus und zum Zuführen eines Aktivierungspegels an eine der Schreibverstärker-Freigabesignalleitungen, um einen entsprechenden der Schreibverstärker beim Einbit-Eingabe- und Ausgabe- Modus zu aktivieren.

2. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibmasken-Dekodermittel einen Satz erster Tore (G1) aufweisen, von denen jedes einen Ausgang aufweist und mit einer entsprechenden der Schreibverstärker-Freigabesignalleitungen (E1-E4) verbunden ist und ein erstes und ein zweites Eingangsende aufweist, wobei jedes der ersten Tore einen aktiven Pegel am Ausgangsende erzeugt, wenn zumindest eins der ersten und zweiten Eingangsenden einen aktiven Pegel empfängt, einen Satz zweiter Tore (G2), die jeweils im Mehrbiteingabe- und Ausgabemodus aktiviert werden, um jedes der Schreibmaskendaten an ein entsprechendes erstes Eingangsende der ersten Tore zu liefern, und ein Satz dritter Tore (G4), die jeweils im Einbiteingabe- und Ausgabemodus aktiviert werden, um den aktiven Pegel an ein entsprechendes der zweiten Eingangsenden der ersten Tore (G1) zu liefern.

3. Speichervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Schreibmasken-Dekodermittel einen Satz von Selektoren (121-124) aufweisen, von denen jeder ein Ausgangsende aufweist, das mit einer entsprechenden der Schreibverstärker-Freigabeleitungen (E1-E4) verbunden ist, ein erstes Eingangsende, das mit einem entsprechenden der Schreibmaskendaten versorgt wird, und ein zweites Eingangsende, und einen Schreibmaskendekoder (91), der einen aktiven Pegel an eines der zweiten Eingangsenden liefert, wobei jeder der Selektoren das erste Eingangsende auswählt und es mit dem Ausgangsende in dem Mehrbiteingabe- und Ausgabemodus koppelt und das zweite Eingangsende mit dem Ausgangsende in dem Einbiteingabe- und Ausgabemodus.